专利名称：在同一晶片上的集成的各种晶体管的制作方法
技术领域：
本发明涉及在同一集成电路晶片上的不同类型的晶体管的形成。
背景技术：
在制造例如闪存的微电子存储器的过程中，可能还需要额外的电路系统以控制闪 存阵列。闪存阵列可以包括在控制电路控制下运行的闪存单元的矩阵，所述控制电路在阵 列外的周围或者区域中。
发明目的 这些外围电路可包括不同类型的晶体管，所述外围电路包括相对更低电压、更高 性能的晶体管以及相对更高电压的晶体管。这些晶体管的参数彼此各不相同，也与存储器 单元的参数不同，由此，即使所有这些装置形成在同一晶片上，有利地，用于制造它们的工 艺也不同。
图1为根据本发明的一个实施例在制造初期的放大局部剖视图； 图2为根据一个实施例在第二层多晶硅沉积之后的放大局部剖视图； 图3为根据一个实施例在制造初期的高电压晶体管栅的局部放的更大的剖视图； 图4为图3中所示的高电压晶体管多晶硅栅在根据一个实施例的后续处理之后的
放大剖视图；并且 图5为在根据一个实施例的后续处理之后与图4对应的放大剖视图。
具体实施例方式
根据某些实施例，集成电路可以包括由被控制电路包围的闪存单元制成的闪存，
所述控制电路包括可以处理更高电压的更高电压晶体管以及更低电压、更高性能的晶体 管。这些晶体管中的每个具有不同的操作功能性，并且因此具有不同的结构特征。有利地， 在某些实施例中，所有这些不同的晶体管和存储器单元可以在同一晶片上制成，且没有不 必要的重复微电子制造步骤。 根据包括更高电压晶体管的某些实施例，形成更高电压晶体管栅结构作为生产工
艺的开始是有利的。大体上，这些晶体管具有更高的热预算并且比在更低电压下操作的更 高性能晶体管具有更厚的栅氧化物。由此，可以在工艺流程的开始制造更高电压晶体管，以 使更高性能晶体管不会受到用于制造更高电压晶体管的更高热预算的影响。 参考图l，在某些实施例中，多个不同类型的装置可以形成在具有单个微电子基底 12的一个晶片上。例如，在区域10中，可以形成存储器单元的阵列。存储器阵列可以在不 同的区域中并且被外围电路包围。外围电路可包括用于控制存储器阵列操作的晶体管。通 常，在存储器阵列中的单元的构造与在外围电路中的晶体管构造不同。
由此，在某些实施例中，存储器阵列区域10可以以区域40， 42和44为界，这些区域分别包括第一和第二栅氧化物类型的更高电压晶体管和更高性能晶体管。在每个区域 中，可设置N型和P型的互补金属氧化物微电子晶体管。然而，本发明不局限于任何特定类 型的晶体管，无论是存储器还是外围，更高电压还是更高性能的晶体管。
为了形成不同类型的晶体管，大体上可以利用不同的栅电介质和不同的栅电介质 厚度。在一个实施例中，用于在区域40中的更高电压晶体管的栅电介质28，可以首先被形 成。可以在晶片的所有区域中去除该电介质，除了在计划用于形成更高电压晶体管的区域 40中。 然后，用于存储器单元的栅电介质26在存储器单元区域10中和在外围区域40，42 和44上均可以被布图。即栅电介质26可以变成存储器单元的唯一栅电介质并且可以为在 外围中的第二电介质层，例如，在先前形成的用于更高电压晶体管的第一电介质层28上。 这样，更高电压晶体管的栅电介质可以比存储器单元的栅电介质以及在区域42和44中的 更高性能晶体管的栅电介质明显更厚。在某些实施例中，区域42和44可以每个具有其自 己不同的栅电介质30参数。 根据一个实施例，存储器单元可以具有由充满氧化物14的隔离槽隔开的第一多 晶硅栅18。栅18可以均由布图和蚀刻单个多晶硅层形成。槽可以形成在微电子基底12 中。尽管仅示出了一个栅18，但是在某些实施例中大量的栅可以构成微电子存储器矩阵。
在某些情况中，与单元临近的可以为外围电路，其包括用于N和P沟道更高电压晶 体管的栅22。这些更高电压晶体管栅22可以从用于形成存储器单元的栅18的同一多晶硅 沉积形成。由此，沉积的多晶硅可以被适当地掩盖以形成与更高电压晶体管相关的较大的 栅22以及与微电子存储器电路相关的较小的栅18。 在某些情况中，与微电子存储器电路10相关的较小的栅18可以具有更多朝上翘 的边缘并且具有比用于高电压晶体管的栅22更小的尺寸。朝上翘的边缘为氧化物14生长 以及在下面的基底12a相对于在更高电压晶体管下面的基底12b具有较小厚度的结果。
在某些情况中，在更高电压晶体管之间的槽可以比在单元之间的槽更宽。同样地， 在每个更高电压晶体管下面的基底12可以比在每个单元下面的基底更宽。
图1中所示的结构可以为工艺步骤的顺序的结果，例如隔离限定、隐埋阱离子注 入(buried well implant)、用于更高电压晶体管的栅氧化物生长以及用于存储器单元的 阱n沟道离子注入(well n-cha皿elimplants)。 在第一多晶硅限定之后，更高电压晶体管栅22被掺入杂质。这使用掩模来进行。 在n沟道区域，阱被离子注入。在n沟道区域中，还进行阈值调整和轻掺杂漏极(LDD)离子 注入。轻掺杂漏极离子注入使用更高电压晶体管栅22作为在自对准工艺中的掩模。对于更 高电压晶体管的轻掺杂漏极离子注入在沟道区域中借助于已经被限定的更高电压多晶硅 栅22来屏蔽。由此，源极/漏极离子注入发生在多晶硅栅22的两侧中的任意一侧上(页 的里面和外面)以形成轻掺杂漏极结构的源极部分和漏极部分。与P沟道更高电压晶体管 相关，P沟道区域被离子注入。 然后，多晶硅间电介质20被沉积在区域10中的单元和区域40中的更高电压晶体 管上。在一个实施例中，多晶硅间电介质20为氧化物/氮化物/氧化物(ONO)叠层。
然后第一多晶硅层和多晶硅间电介质20可以从更高性能晶体管区域42和44被 去除。然后，使用两个专用的掩模，限定包括调整用于更高性能晶体管的阈值电压的N阱和
5P阱。 如图2中所示，第二多晶硅层24被沉积在存储器区域10以及更高电压晶体管区 域40上，并且还被沉积在更低电压，更高性能晶体管区域42，44上。 可以使用掩模来限定在存储器阵列中的字线。该掩模可以自对准到第二多晶硅层 24和多晶硅栅18。可以使用前述的掩模来执行对于闪存单元的源极和漏极离子注入。随 后进行更高性能晶体管栅布图。借助专用的掩模将多晶硅间电介质层20从更高性能晶体 管去除。该掩模在高性能晶体管区域中完全打开并且其在更高电压晶体管区域中成形以使 多晶硅间电介质层20保持在更高电压晶体管栅的上面。从更高电压晶体管区域40去除第 二多晶硅层24会产生问题，这是因为这些晶体管的临界区域受到去除的影响。
因此，如图3中所示，当借助各向异性蚀刻从更高性能晶体管去除第二层24时，多 晶硅间电介质20保持在栅22的上面并且多晶硅的第二层24的一部分被维持成侧壁隔离 物的形式。因为侧壁隔离物24与第一多晶硅层的边缘重叠导致其在竖直方向较厚，所以侧 壁隔离物24耐久。清除将要被接触的更高电压晶体管源极和漏极区域里的多晶硅间电介 质20。 然后，用于更高性能晶体管的阱被离子注入并且更低电压晶体管栅氧化物生长， 同时闪单元使其源极和漏极被离子注入。 使用侧壁隔离物作为限定高掺杂漏极区域34的长度的掩模使更高电压晶体管的 源极漏极区域32被离子注入。第二多晶硅层24和多晶硅间电介质20限定轻掺杂漏极延 伸34，所述轻掺杂漏极延伸34被保护免于源极和漏极离子注入以及目标在于源极/漏极区 域32的接触形成物(未示出)的自对准硅化物形成(salicide formation)。因此，自对准 硅化物保护掩模可以在更高电压晶体管区域中完全打开。 参考图4，可以选择使用合适的蚀刻剂将多晶硅电介质20的上层从栅22的上面去 除，所述上层被称为上氧化物层30和渗氮层28。蚀刻剂必须为对于多晶硅选择的。
然后，图5中所示为多晶硅隔离物24关于氧化物层30的选择性蚀刻。当然，对于 某些实施例，N和P型更高电压晶体管栅均可以被设置。在某些情况中，这可以改进性能。
轻掺杂漏极延伸区域34可以从平版印刷尺寸规格减少到次平版印刷尺寸规格。 它们的尺寸规格由侧壁隔离物24确定，所述隔离物的宽度本身又由用于形成隔离物24的 各向异性蚀刻的时间控制。结果，更高电压晶体管的尺寸可被减小。 整篇说明书中提到的"一个实施例"或者"实施例"意味着与实施例相关描述的特 定特征、结构或者参数被包括在包含在本发明中的至少一个实施中。由此，短语"一个实施 例"或者"在实施例中"的出现不必涉及同一个实施例。此外，特定的特征、结构或者参数可 以被建立在除了特定实施例的其他合适的形式中以及所有可以被本申请的权利要求所包 含的这种形式中。 尽管本发明仅关于有限数目的实施例进行了描述，但是本领域技术人员应当从这 些实施例体会到许多的修改和变化。应当理解文末附加的权利要求覆盖所有落入本发明的 精神和范围的所述修改和变化。
权利要求
一种制造半导体装置的方法，包括在基底上沉积和布图第一层多晶硅；在所述被布图的第一层上形成电介质；在所述电介质上形成第二层多晶硅；由所述第二层形成侧壁隔离物；以及去除所述侧壁隔离物而将下面的电介质留在所述基底上和所述第一层的侧面上。
2. 根据权利要求1所述的方法，其包括使用所述第一层形成存储器单元和外围晶体 管的栅。
3. 根据权利要求2所述的方法，其包括在所述外围晶体管处仅由所述第二层形成侧 壁隔离物。
4. 根据权利要求3所述的方法，其包括使用所述侧壁隔离物作为掩模从所述外围晶 体管的所述第一层的上面去除所述电介质。
5. 根据权利要求1所述的方法，其包括形成存储器阵列、在所述存储器阵列外的第一 组晶体管以及在所述存储器阵列外的第二组晶体管，所述第一组晶体管为比所述第二组晶 体管更高电压的晶体管。
6. 根据权利要求5所述的方法，其包括在形成所述第二组晶体管或者所述存储器阵 列的栅之前形成所述更高电压晶体管的栅。
7. 根据权利要求6所述的方法，其包括在所述第一组晶体管上形成侧壁隔离物。
8. 根据权利要求7所述的方法，其包括在用于所述存储器阵列的第一层上以及在用 于所述更高电压晶体管的第一层上形成所述电介质。
9. 根据权利要求8所述的方法，其包括形成用于更高电压晶体管的第一和第二电介 质，并且应用所述第二层电介质作为用于所述存储器阵列的电介质。
10. 根据权利要求l所述的方法，其包括形成氧化物/氮化物/氧化物的所述电介质。
11. 一种半导体器件，其包括 微电子基底；在所述基底中的轻掺杂漏极； 在所述基底中的源极和漏极；在所述基底上的栅，所述轻掺杂漏极与所述栅自对准；以及覆盖所述轻掺杂漏极但是不覆盖所述源极和漏极的电介质，所述电介质覆盖所述栅的 侧面。
12. 根据权利要求11所述的器件，其中所述电介质为氧化物/氮化物/氧化物叠层。
13. 根据权利要求11所述的器件，其中所述轻掺杂漏极具有次平版印刷尺寸规格。
14. 根据权利要求11所述的器件，其包括形成在所述基底上的存储器阵列，所述晶体 管在所述存储器阵列外。
15. 根据权利要求14所述的器件，仅所述氧化物/氮化物/氧化物叠层的最低层被置 于所述栅的顶部上。
16. 根据权利要求15所述的器件，仅所述氧化物/氮化物/氧化物叠层的最低层被置 于所述源极和漏极上。
17. 根据权利要求14所述的器件，其包括在所述基底上的存储器阵列和外围，所述外围包括第一组晶体管和第二组晶体管，所述第一组晶体管具有比所述第二组晶体管更高的 电压，所述第一组晶体管的其中之一具有所述源极和漏极，以及覆盖所述轻掺杂漏极但是 不覆盖所述源极和漏极的所述电介质。
18. 根据权利要求17所述的器件，其中所述第二组晶体管比所述第一组性能更高。
19. 根据权利要求11所述的器件，其中所述源极和漏极与所述栅自对准。
20. 根据权利要求11所述的器件，所述电介质保护所述轻掺杂漏极免于自对准硅化。
全文摘要
不同类型的晶体管，例如存储器单元、更高电压以及更高性能的晶体管，可以在同一基底上形成。晶体管可以形成为具有被电介质覆盖的第一多晶硅层。在电介质上的第二多晶硅层可以被蚀刻以形成在晶体管的栅上的侧壁隔离物。侧壁隔离物可以用于形成源极和漏极，并且限定次平版印刷轻掺杂漏极。在去除隔离物之后，在下面的电介质可以保护轻掺杂漏极。
文档编号H01L21/336GK101764098SQ20091026246
公开日2010年6月30日 申请日期2009年12月18日 优先权日2008年12月22日
发明者A·毛雷利, F·皮亚扎 申请人:恒忆公司