专利名称：垂直异质结隧道-fet的制造技术
方法
技术领域：
本发明涉及半导体制造，更具体地，涉及实施平面工艺的用于制造垂直异质结隧道场效应晶体管(FET)的系统和方法。
背景技术：
提出隧道-FET以替代/补充已有CMOS技术。优选在器件的源极侧上具有异质结的隧道-FET结构，因为它们能够在增加器件性能的同时抑制在漏极端的寄生双极特性。已有隧道-FET设计主要使用降低栅极场效应的垂直于而不是平行于栅极的隧道结
发明内容
本发明被限定在现在应该参考的所附权利要求中。本发明的优选实施例提供隧道-FET及其制造方法，该隧道-FET具有仅有源极侧异质结的平行栅极隧道路径。使用平行栅极(gate-parallel)隧道路径的其它设计或者不具有异质结或者具有还存在于漏极侧的一个，这增加了寄生双极电流。示范性实施例包括一种用于制造异质结隧道场效应晶体管(FET)的方法，该方法包括在绝缘体上硅(SOI)衬底的硅层上形成栅极区域，在硅层上邻近栅极区域形成漏极区域并且邻近所述栅极区域形成垂直异质结源极区域，其中所述垂直异质结源极区域产生符合(inline with)与栅极区域相关的栅极场的隧道路径。另外的实施例包括用于一种制造异质结隧道场效应晶体管(FET)的方法，该方法包括在绝缘体上硅(SOI)衬底的硅层上形成栅极区域，在硅层上邻近栅极区域形成η-型漏极区域并且邻近所述栅极区域形成垂直异质结源极区域，其中垂直异质结源极区域包括设置在第一 η-型半导体层和第二 η-型半导体层之间的P-型源极区域层。另外的实施例包括一种场效应晶体管(FET)器件，其包括绝缘体上硅(SOI)衬底，设置在SOI衬底上的栅极区域，邻近栅极区域的漏极区域以及邻近所述栅极区域的垂直异质结源极区域，其中所述垂直异质结源极区域产生符合与栅极区域相关的栅极场的隧道路径。另一个示范性实施例包括一种场效应晶体管(FET)器件,其包括绝缘体上娃(SOI)衬底，包括硅衬底层，设置在硅衬底上的掩埋氧化物(绝缘)层以及设置在掩埋氧化物层上的硅层，其中硅层的一部分是η-型的并且设置在垂直异质结源极区域，在硅层上设置的氧化物层，在氧化物层上设置并且在间隔物和硬掩模中包封的栅极，邻近栅极区域的η-型漏极区域，部分设置在η-型硅层的一部分之下的P-型源极区域以及设置在P-型源极区域之下的η-型硅层，其中所述垂直异质结源极区域产生符合与栅极区域相关的栅极场的隧道路径。通过本发明的技术可以实现另外的特征和优点。这里详细描述本发明的其它实施例和方面并且认为其是本发明的所附权利要求的一部分。为了更好地理解本发明的有点和特征，参考描述和附图。
在说明书的结论处的权利要求中具体指出并且明确要求保护被认为是本发明的主题。从后面联系附图的详细描述中可以明白本发明的前述和其它特征和优点图I示出了根据示范性实施例制造的示范性垂直异质结隧道-FET。图2示出了常规拐角器件；图3示出了 Id-Vg点图；图4不出了亚阈值斜率(STS)对漏极电流的关系图。图5示出了用于根据示范性实施例制造垂直异质结隧道-FET的方法的流程图；
图6示出了初始结构；图7示出了中间结构，其中构图并且形成了漏极区域；图8示出了中间结构，其中构图并且形成了用于垂直异质结的区域；图9示出了中间结构，其中构图并且形成了用于源极区域的底切区域；图10示出了中间结构，其中掺杂了用于垂直异质结的区域；以及图11示出了中间结构，其中形成了源极区域。
具体实施例方式示范性实施例包括用于制造具有以平面工艺制造的符合栅极的隧道路径的异质结隧道-FET的装置和方法，其给出仅有源极侧异质结的平行栅极隧道路径。这里描述的示范性实施例包括作为MOSFET的替代/补充的隧道-FET。在示范性实施例中，源极处的异质结允许源极注入点处的低有效带隙，而在漏极侧保持高带隙，其抑制寄生双极特性。示范性实施例还包括符合栅极场的隧穿路径。图I示出了根据示范性实施例制造的示范性垂直异质结隧道-FET器件100。在示范性实施例中，器件100可以包括硅衬底105。如这里进一步描述的，硅衬底105可以是绝缘体上硅(SOI)器件的一部分，其可以包括掩埋氧化物层110 (例如，SiO2)和硅层115。器件100还可以包括漏极区域120，其可以是N+Si漏极。器件100还包括源极区域125，其可以是P+SiGe源极。在示范性实施例中，源极区域125是异质结源极的一部分，其包括源极区域125、与源极区域125的半导体材料不同的半导体区域130以及与源极区域的半导体材料不同的半导体区域135。在示范性实施例中，半导体区域130，135是类似的半导体材料，如这里进一步描述的。类似地，半导体区域130，135可以是与漏极区域120相同的半导体材料。在图I的实例中，源极区域是P+SiGe并且半导体区域(以及漏极区域)是N+Si。如这里所述，包括夹在半导体区域130，135之间的源极区域125的垂直异质结在源极注入点处产生低有效带隙，而在漏极区域120处保持高带隙，从而抑制寄生双极特性。另外，垂直异质结126产生与栅极场排成一行的隧道路径140，其期望品质高于现有技术的具有倾角出现的隧穿路径，如这里进一步讨论的。在示范性实施例中，器件100还包括设置在绝缘层150 (例如，氧化物层)上的栅极145。在示范性实施例中，栅极包括间隔物155和硬掩模160。如技术上已公知的，在制造器件100期间间隔物155和硬掩模被实施以构图栅极145并且可以是包括但不限于氮化硅的任意合适的材料。在另一个实例中，栅极间隔物可以具有多层结构并且可以包括氧化硅、氮化硅、氧氮化硅或者其它介质材料。在示范性实施例中，形成栅极145的间隔物155和硬掩模160以在制造处理期间保护栅极145。包封可以避免栅极145的氧化并且还促进在栅极构图期间有可能被破坏或者改变的栅极145的化学剂量的修复和恢复。如上所述，垂直异质结产生符合栅极场的隧道路径140。图2示出了常规拐角器件200，其中与栅极245成倾角产生从源极225到栅极245的隧道路径240。图3示出了Id-Vg图300，对比示范性器件100和常规器件200，从而示出了具有符合栅极场的隧道路径140相对于与栅极245成倾角的隧道路径240的优点。如图所示，对于示范性器件，当栅极电压Vg升高时，漏极电流Id比给定栅极电压的常规器件200升高为100倍。图4示出了示范性器件100和常规器件两者的亚阈值斜率(STS)对漏极电流的图400。如所示，对给定的STS，示范性器件在漏极电流上增加达10，000倍。现在讨论用于制造器件100的示范性方法。图5示出了用于根据示范性实施例制造垂直异质结隧道FET的方法500的流程。在示范性实施例中，本领域的技术人员将明白，可以使用标准CMOS工艺制造这里描述的示范性FET。图6-11示出了在这里描述的每个 制造步骤期间的产生的中间结构。图6示出了在包括硅衬底105、掩埋氧化物层110和硅附加层115的SOI结构上的，被间隔物155和硬掩模160环绕的，具有包封栅极145的初始结构600。在示范性实施例中，可以用技术上已公知的CMOS技术制造初始接结构600。在框505处，进行标准掩蔽和光刻技术以掩蔽初始结构从而构图漏极区域120。图7示出了中间结构700，其中构图并且形成了漏极区域120。在示范性实施例中，通过本领域已公知的制造技术注入和退火漏极区域120形成漏极区域120。例如，可以用具有包括但不限于磷、砷和锑的元素的η-型掺杂剂物种(species)注入漏极区域120。可以进行退火以获得期望深度的漏极区域120。如此，形成产生的N+Si漏极区域120。在示范性实施例中，可以沉积氮化物硬掩模705作为中间结构700的一部分，如图7中进一步所示。在框510处，进行标准掩蔽和光刻技术以掩蔽图7的中间结构700以构图该区域形成垂直异质结126并且保护栅极145、间隔物155、硬掩模160和漏极区域120。在示范性实施例中，还构图了硬掩模705。在示范性实施例中，可以进行标准掩蔽和光刻技术以及如反应离子蚀刻(RIE)的各向异性蚀刻技术构图硬掩模705以从其中要制造源极的中间结构700的侧面除去硬掩模705。如这里进一步描述的，硬掩模保护漏极区域120不经历随后的生长步骤。图8示出了中间结构800，其中构图并且形成了用于垂直异质结126的区域805。在示范性实施例中，通过用技术上已公知的制造技术蚀刻穿过掩埋氧化物层110和硅层155形成区域805。例如，可以用如各向异性蚀刻(例如，RIE)的适合蚀刻这两种材料的蚀刻技术蚀刻掩埋氧化物层110和娃层155。在框515处，进行源极侧(异质结区域805)底切蚀刻。可以保留在框510处进行的掩蔽以保护栅极145、间隔物155、硬掩模160和漏极区域120。可选地，可以进行附加的标准掩蔽和光刻技术以掩蔽图8的中间结构800以构图该区域形成底切蚀刻。图9示出了中间结构900，其中构图并且形成用于源极区域125的底切区域905。在示范性实施例中，通过本领域公知的制造技术蚀刻穿过硅衬底105和硅层115之间的掩埋氧化物层110形成区域905。如此，期望能够蚀刻SiO2并且不能蚀刻Si的蚀刻剂。例如，使用暖氢氟酸的缓冲氧化物蚀刻(BHF)可以将掩埋氧化物层110蚀刻。在框520处，用合适的掺杂剂掺杂用于垂直异质结126的区域805以形成期望的隧道路径140。如此，因为在实例中漏极区域被η-型掺杂，在后面的制造步骤中源极区域125是P-型。为了形成隧道路径140，与漏极区域120相同的掺杂用于垂直异质结126的区域805，在此情况下为η-型。可以保留在框510和515处进行的掩蔽以保护栅极145、间隔物155、硬掩模160和漏极区域120不被掺杂。可以进行附加的掩蔽和光刻技术以掩蔽底切区域905中的掩埋氧化物层110不被掺杂。图10示出了中间结构1000，其中用于垂直异质结126的区域805已经被掺杂。在示范性实施例中，通过本领域公知的制造技术掺杂半导体区域130，135形成半导体区域130，135。例如，半导体区域130，135可以是用具有包括但不限于磷、砷和锑的元素η-型掺杂剂物种的气相掺杂。可以进行气相掺杂以获得半导体区域130，135的期望的掺杂水平。如此，形成产生的N+Si半导体区域130，135。在另一个示范性实施例中，可以进行如含掺杂剂物种的原子层沉积或者高掺杂Si的薄层的外延生长并且随后掺杂剂物种的向外扩散的其它掺杂方法。框525处，形成源极区域125。如所述，因为在实例中漏极区域120和半导体区域130，135是η-型掺杂的，所以源极区域125是ρ-型。在示范性实施例中，可以通过进行基于化学气相沉积(CVD)的外延技术形成源极区域125。另外，可以用ρ-型掺杂剂原位掺杂·如硅-锗(SiGe)的通过基于CVD的外延技术生长的材料。如此，生长原位硼掺杂的(ISBD)SiGe作为源极区域125。应理解，可以进行任意其它类型的P-型掺杂剂，例如包括但不限于铝、镓和铟的II A族元素。可以保留在框510和515处进行的掩蔽以保护栅极145、间隔物155、硬掩模160和漏极区域120不受沉积影响。如这里描述的，硬掩模705保留在其适当的位置以防止在漏极区域120上生长SiGe。在示范性实施例中，依赖于在SOI基底中使用的初始硅晶片的取向，期望用相同的取向生长源极区域。例如，对于(100)晶片，从优选的(100)面生长MBE生长源极区域125。图11示出了中间结构1100，其中生长ISBD SiGe作为源极区域125，从而形成P+源极区域125，如图I所示。随后可以去除硬掩模705。可以进行本领域公知的标准CMOS制造技术以完成期望的结构。如参考图I所述，现在形成具有符合栅极场的隧道路径140的期望的垂直异质结126。技术效果包括在源极处的异质结，其允许在源极注入点的低有效带隙，而在漏极侧保留高带隙，这抑制了寄生双极特性。 这里使用的术语仅用于描述具体的实施例的目的并且没有旨在限制本发明。如这里使用的，除非上下文中明确指明，单数形式“一” “一个”和“这个”旨在包括复数形式。还应该明白，当在此说明书中使用术语“包括”和/或“包含”时，明确状态特征、集成、步骤、操作、元件和/或部件的存在，但是没有排除一个或更多其它特征、集成、步骤、操作、元件部件和/或其组的存在和添加。在下面的权利要求中的对应的结构、材料、动作和所有装置或步骤加功能元件的等价物旨在包括结合所要求保护的其它主张元件以执行功能的任意结构、材料或动作。存在本发明的描述用于示出和描述目的，而没有旨在穷尽或者限制本发明到公开的形式上。本领域的技术人员可以在不脱离本发明的精神范围内进行多种修改和变化。选择并描述本发明的实施例目的是更好地揭示本发明的规律以及实际应用并且使得本领域的其它技术人员理解本发明用于具有各种修改的各种实施例，适用于具体的使用考虑。这里列出的附图仅是一个实例。对这里描述的图和步骤(或者操作)可以存在许多变化而没有脱离本发明。例如，可以以不同的顺序进行该步骤或者添加、删除或者修改步骤。所有的这些变化被认为是本发明的权利要求的一部分。虽然描述了本发明的优选实施例，本领域的技术人员应该明白，现在和将来可以进行各种落入随后的权利要求范围内的改善和提高。这些权利要求应该解释为维持对首次描述的本发明的适宜保护。·
权利要求
1.一种用于制造异质结隧道场效应晶体管(FET)的方法，所述方法包括 在绝缘体上硅(SOI)衬底的硅层上形成栅极区域； 所述硅层上邻近所述栅极区域形成漏极区域；以及 邻近所述栅极区域形成垂直异质结源极区域， 其中所述垂直异质结源极区域产生符合与所述栅极区域相关的栅极场的隧道路径。
2.根据权利要求I的方法，其中形成所述漏极区域包括用η-型掺杂剂注入所述漏极区域。
3.根据权利要求I或2的方法，其中形成所述垂直异质结源极区域包括蚀刻穿过所述SOI衬底的所述硅层和绝缘层。
4.根据权利要求3的方法，还包括穿过所述绝缘层并在所述SOI衬底的所述硅层和硅衬底层之间蚀刻底切。
5.根据任意前述权利要求的方法，还包括用η-型掺杂剂掺杂所述硅层和所述硅衬底层。
6.根据任意前述权利要求的方法，还包括在所述硅层和所述硅衬底层之间生长源极区域。
7.根据权利要求6的方法，其中所述源极区域是P-型。
8.根据任意前述权利要求的方法，其中所述垂直异质结源极区域包括在第一和第二半导体层之间沉积的源极区域层。
9.根据权利要求8的方法，其中所述源极区域层是P-型并且所述第一和第二半导体层是η-型。
10.根据任意前述权利要求的方法，其中所述漏极区域是η-型。
11.根据权利要求9或10的方法，其中所述P-型源极区域是原位硼掺杂的硅锗。
12.—种场效应晶体管(FET)器件，包括 绝缘体上硅(SOI)衬底； 设置在所述SOI衬底上的栅极区域； 邻近所述栅极区域的漏极区域；以及 邻近所述栅极区域的垂直异质结源极区域， 其中所述垂直异质结源极区域产生符合与所述栅极区域相关的栅极场的隧道路径。
13.根据权利要求12的器件，其中所述垂直异质结源极区域包括邻近所述栅极区域的源极区域。
14.根据权利要求12或13的器件，其中所述源极区域的一部分设置在所述栅极区域之下。
15.根据权利要求1、2、13或14的器件，还包括设置在所述栅极区域之下的第一和第二半导体层。
16.根据权利要求15的器件，其中设置在所述栅极区域之下的所述源极区域的部分被设置在所述第一和第二半导体层之间。
17.根据权利要求15或16的器件，其中所述源极区域是P-型，并且所述漏极区域和所述第一和第二半导体层是η-型。
18.根据权利要求12到17中任一项的器件，其中所述源极区域是原位硼掺杂的硅锗。
19.根据权利要求12到18中任一项的场效应晶体管(FET)器件 其中所述绝缘体上硅(SOI)衬底包括硅衬底层、在所述硅衬底层上设置的掩埋氧化物层和在所述掩埋氧化物层上设置的硅层，其中所述硅层的一部分是η-型并被设置在垂直异质结源极区域中； 其中所述栅极区域被设置在所述氧化物层上并以间隔物和硬掩模包封；以及其中所述漏极区域是η-型以及所述源极区域是P-型并被部分地设置在所述η-型硅层的所述部分之下；以及还包括 η-型硅层，设置在所述P-型源极区域之下。
全文摘要
示范性实施例包括一种用于制造异质结隧道场效应晶体管(FET)的方法，该方法包括在绝缘体上硅(SOI)衬底的硅层上形成栅极区域，在硅层上邻近栅极区域形成漏极区域并且邻近栅极区域形成垂直异质结源极区域，其中垂直异质结源极区域产生符合与栅极区域相关的栅极场的隧道路径。
文档编号H01L29/165GK102906879SQ201180024970
公开日2013年1月30日 申请日期2011年4月12日 优先权日2010年6月15日
发明者I·劳尔, P·M·索罗门, S·J·克斯特, A·马宗达 申请人:国际商业机器公司