专利名称：半导体器件的制作方法
技术领域：
本发明涉及具有ESD保护用元件的半导体器件。
背景技术：
以往，在功率IC等半导体器件中，与输入端子连接的保护浪涌电压的ESD保护用元件，一般与引线接合的焊盘电极邻接配置。此外，以往为了减少芯片面积，还开发了在焊盘电极下配置有ESD保护用元件的半导体器件。接着，说明在焊盘电极下配置有ESD保护用元件的现有的半导体器件的一例。图7是具有现有的ESD保护用二极管501的半导体器件的主要部分截面图。图7中表示了 ESD保护用二极管501附近的主要部分截面。图7中，该半导体器件500的ESD保护用二极管501具备:配置在P半导体基板51上的P层52、配置在P层52上的LOCOS氧化膜53、被LOCOS氧化膜53夹着配置在P层52上的η层54、p层55。此外，半导体器件500的ESD保护用二极管501具备:配置在LOCOS氧化膜53上和η层54上的绝缘膜56、配置于绝缘膜56和LOCOS氧化膜53的接触孔57、在η层54上的绝缘膜56配置的通过接触孔57与η层54电连接的焊盘电极58。此外，半导体器件500的ESD保护用二极管501具备配置在绝缘膜56上的与上述焊盘电极58隔开并与ρ层55电连接的金属电极59 。此外，半导体器件500的ESD保护用二极管501具备在焊盘电极58上开口、配置在焊盘电极58和金属电极59的表面的钝化膜60。上述焊盘电极58是ESD保护用二极管501的阴极电极，金属电极59是阳极电极。在阳电极上连接有未图示的金属配线。在焊盘电极58上固定有接合引线(bonding wire)61。图7中，符号R表示ESD保护用二极管501的动作电阻，为了方便而在P半导体基板51上表不。图8是表示现有的ESD保护用二极管501的电压与电流的关系的图。图8中，实线表示ESD保护用二极管501的面积为例如0.5mmX0.5mm程度的情况下的ESD保护用二极管501的电压与电流的关系。虚线表示例如80 μ mX80 μ m程度的情况下的ESD保护用二极管501的电压与电流的关系。图8所示的电流-电压曲线中，电流在ESD保护用二极管501的雪崩电压Vav处上升。动作电阻为斜率(电流+电压)的倒数，依赖于P层52与P半导体基板52合并的情况下的横向电阻R (图7中为了方便而在P半导体基板51上表示)。ESD保护用二极管501中，图8中如实线所示，通过增大基于电流-电压曲线的斜率，能够对浪涌电压有效地进行钳制。通过对浪涌电压进行钳制，能够保护半导体器件500的内部电路(M0SFET等元件)不受浪涌电压的影响。此外，专利文献I中，记载了在焊盘电极下形成由横向双极型晶体管构成的ESD保护元件的半导体器件。该双极型晶体管为横向结构，发射极电极、基极电极和集电极电极分别在横向上分开的位置形成，集电极电极不是包围发射极电极的结构。此外，晶体管动作的情况下，大部分电流在表面层横向地从集电极电极流向发射极电极。
此外，专利文献2中，记载了使用纵向双极型晶体管作为ESD保护元件。此外，专利文献3中，记载了在焊盘下形成绝缘膜，缓和引线接合时的应力并减少漏电流的二极管。此外，专利文献4中，记载了在焊盘下形成保护二极管的半导体器件。此外，专利文献5中，记载了用外延基板使焊盘与保护元件一体化，使接合的金属配线和经过二极管的配线与内部电路连接。现有技术文献专利文献1:日本特开2010-50177号公报专利文献2:日本特开2009-21622号公报专利文献3:日本特开2006-294776号公报专利文献4:日本专利第2712448号公报专利文献5:日本特开2005-223026号公报
发明内容
但是，上述现有技术的半导体器件500中，为了缩小芯片面积，减小ESD保护用二极管501的面积时，如图8的虚线所示，基于电流-电压曲线的斜率减小。因此，ESD保护用二极管501的动作电阻增大，存在难以保护半导体器件500的内部电路不受浪涌电压影响的问题。此外，上述现有技术的半导体器件500中，图7的n层54和P层52的pn结发生雪崩而产生的空穴65，通过将p层52和p半导体基板51合并的横向电阻R到达p层55 (接触层)，流向金属电极59。由于该空穴65在p层52和p半导体基板51中是多数载流子，不会发生因传导率调制引起的电阻值的降低。该情况下，横向电阻R保持为根据扩散分布(profile)获得的电阻值，是较大的值，所以ESD保护用二极管501的动作电阻相对较大。现有的技术中，存在为了减小该动作电阻而增大n层54的面积导致芯片面积增大的问题。此外，如图7所示，由于在焊盘电极58下的绝缘膜56上存在接触孔57，焊盘电极58的表面如图7中符号F表不的部分所不,成为凹凸的状态。这样，在现有的技术中，存在焊盘电极58具有凹凸从而导致接合引线的接合强度降低的问题。此外，现有技术中，存在因接合时和探测检查时的应力在图7中符号G表示的部分中易于对硅层造成损伤，降低了可靠性的问题。上述专利文献I 专利文献5中，没有记载减小ESD保护用元件的面积并减小动作电阻来提高ESD耐量，和使焊盘电极为2层，实现焊盘电极的平坦化并提高接合的接合强度等方法。此外，上述专利文献I记载的现有技术中，由于晶体管动作后的电流流过表面层，进一步流过不发生传导率调制的横向较长的集电极层，所以存在动作电阻增大的问题。此夕卜，专利文献I记载的现有技术中，存在为了减小该动作电阻而增大连接集电极电极和集电极层的接触层的面积时，需要在基极层旁边设置较大面积的接触层，ESD保护用元件的面积增大的问题。本发明为了消除上述现有技术的问题点，解决上述课题，其目的在于提供一种半导体器件，其减小ESD保护用元件的面积，并且减小动作电阻，能够实现ESD耐量的提高。此外，本发明为了消除上述现有技术的问题点，其目的在于提供一种可靠性较高的半导体器件，其使焊盘电极平坦化，使接合引线的接合强度提高，进而能够抑制接合时和探测检查时的应力对底层的娃层造成损伤。用于解决课题的方法为了解决上述课题，达成目的，本发明的半导体器件的特征在于，包括:第一导电型的第一半导体层；配置在上述第一半导体层上的第二导电型的第二半导体层；选择性地配置在上述第二半导体层上的第一导电型的第三半导体层；选择性地配置在上述第三半导体层上的第二导电型的第四半导体层；配置在上述第四半导体层上的绝缘膜；配置在上述绝缘膜上，通过形成于该绝缘膜中的多个接触孔与上述第四半导体层电连接的焊盘电极；和与上述第一半导体层、上述第二半导体层和上述第三半导体层电连接的金属电极，被上述第二半导体层和上述第四半导体层夹着的上述第二半导体层的宽度比因上述第四半导体层和上述第三半导体层构成的二极管的雪崩电压而在上述第三半导体层内向上述第一半导体层扩展的耗尽层的宽度大，在比上述二极管的雪崩电压高的电压下，由上述第四半导体层、上述第三半导体层和上述第二半导体层构成的晶体管导通。此外，本发明的半导体器件的特征在于，包括:第一导电型的第一半导体层；配置在上述第一半导体层上的第二导电型的第二半导体层；选择性地配置在上述第二半导体层上的第一导电型的第三半导体层；选择性地配置在上述第三半导体层上的第二导电型的第四半导体层；配置在上述第四半导体层上的绝缘膜；配置在上述绝缘膜上，通过形成于该绝缘膜中的多个接触孔与第四半导体层电连接的焊盘电极；和与上述第一半导体层、上述第三半导体层电连接的金属电极，因上述第四半导体层和上述第三半导体层构成的二极管的雪崩而产生的载流子蓄积在上述第三半导体层中，使得由上述第四半导体层、上述第三半导体层和上述第二半导体层构成的晶体管导通。此外，本发明的半导体器件的特征在于，在上述发明中，上述多个接触孔配置为包围上述焊盘电极的周围。此外，本发明的半导体器 件的特征在于，在上述发明中，包括:配置在上述焊盘电极上的层间绝缘膜；上层接触孔，其在上述焊盘电极的外周部上的上述层间绝缘膜中配置多个；配置在上述层间绝缘膜上，通过上述上层接触孔电连接的上层的焊盘电极。此外，本发明的半导体器件的特征在于，在上述发明中，上述绝缘膜和上述层间绝缘膜为BPSG膜或HTO膜。发明的效果根据本发明的半导体器件，实现了能够提供一种通过用晶体管构成ESD保护用元件，能够减小ESD保护用元件的面积，减小在电流急剧增加区域的电压的增加(电流-电压曲线倾斜度也急倾斜)，提高ESD耐量的半导体器件的效果。此外，根据本发明的半导体器件，实现了能够提供一种通过使焊盘电极夹着层间绝缘膜成为2层结构，能够使上层的焊盘电极的表面平坦化，提高接合引线的接合强度，抑制接合时和探测检查时对底层的硅层造成损伤的可靠性较高的半导体器件的效果。
图1是本发明的实施方式I的半导体器件的结构图，Ca)是主要部分平面图，(b)是按(a)的X-X线切断的主要部分截面图。
图2是说明图1的ESD保护用晶体管101的动作的图，(a)是图1 (b)的A部分放大截面图，(b)是等价电路图。图3是表示ESD保护用npn晶体管101的电压与电流的关系的图。图4是本发明的实施方式2的半导体器件的结构图，Ca)是主要部分平面图，(b)是按(a)的X-X线切断的主要部分截面图。图5是本发明的实施方式3的半导体器件的结构图，Ca)是主要部分平面图，(b)是按(a)的X-X线切断的主要部分截面图。图6是表示ESD保护用npn晶体管301的电压与电流的关系的图。图7是具有现有的ESD保护用二极管的半导体器件的主要部分截面图。图8是表示现有的ESD保护用二极管501的电压与电流的关系的图。
具体实施例方式以下参照附图，详细地说明本发明的半导体器件的优选的实施方式。(实施方式I)首先，对于本发明的实施方式I的半导体器件的结构进行说明。图1是本发明的实施方式I的半导体器件的结构图，该图(a)为主要部分平面图，该图(b)为按该图(a)的X-X线切断的主要部分截面图。此处，以第一导电型为P型、第二导电型为n型进行说明。本发明的半导体器件不限于第一导电型为P型、第二导电型为n型的半导体器件，也可以是相反的结构(第一导电型为n型，第二导电型为P型)。图1中，本发明的实施方式`I的半导体器件100具有ESD保护用npn晶体管101。图1中，表示了 ESD保护用npn晶体管101的部分。该半导体器件100的ESD保护用npn晶体管101具备:配置在p半导体基板I上的n层10、配置为包围该n层10并到达p半导体基板I的P层11、配置在n层10之中位于p层11与p层2之间的部分的n层10上的n层12。此外，ESD保护用npn晶体管101具备选择地配置在n层10上的p层2，和在p层2上被p层2包围地配置的p层4。此外，ESD保护用npn晶体管101具备:平面看该ESD保护用npn晶体管101的情况下被p层4包围地配置的n层3 ;和包围n层3并在n层3与p层11之间与n层3或p层11分别相接地配置的LOCOS氧化膜5。此外，ESD保护用npn晶体管101具备配置在LOCOS氧化膜5上和n层3上的绝缘膜6，和配置在该绝缘膜6上的焊盘电极8。焊盘电极8通过绝缘膜6和配置在LOCOS氧化膜5中的多个接触孔30与n层3相接。此外，ESD保护用npn晶体管101具备金属电极7和钝化膜9。金属电极7，在p层11与n层3之间配置的LOCOS氧化膜5上的绝缘膜6上与上述焊盘电极8隔开地配置。钝化膜9在焊盘电极8上开口并配置在表面。上述金属电极7通过接触孔31与p层2连接，通过接触孔32与n层10连接，通过接触孔33与p层11连接。p层4、n层12和p层20分别是用于减小p层2、n层10、p层11与金属电极7的接触电阻的高浓度的接触层。上述结构中，作为集电极的n层3被作为基极的p层2包围，p层2被作为发射极的n层10包围。该作为集电极的n层3通过多个接触孔30与焊盘电极8连接。
这样，由于作为集电极的η层3被ρ层2、η层10包围，所以与上述专利文献I所示那样将集电极配置在基极旁边的情况相比，使ESD保护用ηρη晶体管的面积相同的情况下，能够增大集电极的面积。其结果是，能够不增大集电极面积地使ESD保护用ηρη晶体管的动作电阻与专利文献I的情况相比较小。此外，本发明的ESD保护用ηρη晶体管是模拟的纵向结构，进而，不发生传导率调制的作为集电极的η层3的厚度较薄。与此相对，专利文献I的图6的结构中，作为基极的区域9与作为集电极电极的12a之间的作为集电极的区域420与区域11的间隔较宽，所以本发明的ESD保护用ηρη晶体管的动作电阻能够与专利文献I的情况相比减小。此外，该半导体器件100的ESD保护用ηρη晶体管101，如图1 (a)所示，为接触孔33组包围接触孔32组、接触孔32组包围接触孔31组、接触孔31组包围接触孔30组的结构。此外，该半导体器件100的ESD保护用ηρη晶体管101，使ρ半导体基板I与η层10通过金属电极7而短路。由η层3、ρ层2和η层10构成ESD保护用ηρη晶体管。图1中，说明了各接触孔30、31、32、33为四边形的贯通孔的示例，但各接触孔30、31、32、33的形状不限于四边形。各接触孔30、31、32、33也可以为例如圆形、条状或环状的贯通孔。对于圆形、条状或环状的贯通孔省略图示。接着，用图1说明半导体器件100的ESD保护用ηρη晶体管101的制造方法。在制造半导体器件100的ESD保护用ηρη晶体管101时，首先，在高浓度的ρ半导体基板I上通过外延生长形成比P半导体基板I低浓度的η层10。接着,贯通η层10形成到达ρ半导体基板I的比η层10高浓度的ρ层11。该ρ层11起到使P半导体基板I的电位为金属电极7的电位的作用。接着，在η层10的表面层上选择性地形成P层2，在该ρ层2上、ρ层2与η层10的ρη结附近上、和η层10与ρ层11的ρη结附近上 ，形成LOCOS氧化膜5。接着，在被LOCOS氧化膜5夹着的ρ层2的表面层上，通过离子注入和热处理形成t匕P层2高浓度的η层3 (作为寄生二极管13的阴极和ηρη晶体管14的集电极)。此外，在被LOCOS氧化膜5夹着的ρ层2的表面层上，通过离子注入和热处理形成比P层2高浓度的P层4。此外，在被LOCOS氧化膜5夹着的η层10的表面层上，通过离子注入和热处理形成比η层10高浓度的η层12。此外，在ρ层11的表面层上形成比ρ层11高浓度的P层20。ρ层4、20和η层12是用于减小接触电阻的接触层。接着，在η层3上和LOCOS氧化膜5上形成绝缘膜6，在η层3上的绝缘膜6中形成多个接触孔30。该绝缘膜6为BPSG膜(硼磷玻璃膜)或HTO膜(高温氧化膜)。接着，在η层3上形成通过多个接触孔30与η层3接合的焊盘电极8(例如，面积=80 μ mX80 μ m),形成通过多个接触孔31、32、33分别与ρ层4、η层12、ρ层11接合的金属电极7。之后，在表面形成在焊盘电极8上开口的钝化膜9，完成ESD保护用ηρη晶体管101。图2是说明图1的ESD保护用晶体管101的动作的图，该图(a)是图1 (b)的A部分放大截面图，该图(b)是等价电路图。图2中，ESD保护用晶体管101由ηρη晶体管14构成。该ηρη晶体管14的集电极与焊盘电极8 (集电极电极)连接，发射极通过η层10的横向电阻R3与金属电极7 (发射极电极)连接。
基极通过p层2的横向电阻Rl、R2与寄生二极管13的阳极连接，此外，寄生二极管13的阴极与焊盘电极8连接。发射极通过n层10的横向电阻R3与金属电极7连接。该寄生二极管13由npn晶体管14的基极(p层2)和集电极(n层3)构成。上述R2为恒定电阻，R1、R3为分布常数式的电阻。但是，此处为了方便，分布常数式的电阻Rl、R3换算为恒定电阻表示。npn晶体管14动作，从作为发射极的n层10向作为基极的P层2注入电子21后，横向电阻Rl、R2、R3成为传导率调制后的状态下的较低的电阻值。图3是表示ESD保护用npn晶体管101的电压与电流的关系的图。图3中表示了 npn晶体管14的集电极-发射极之间的电压与集电极电流的关系。图3中，对npn晶体管14施加电压使得焊盘电极8为正、金属电极7成为接地电位。在施加的电压成为寄生二极管13 (npn晶体管14的集电极-基极结)的雪崩电压(B点)之前，不流过电流II。在该雪崩电压下向P层2扩展的耗尽层23的宽度24比p层的宽度25小，耗尽层23没有到达n层10。对寄生二极管13施加的电压超过雪崩电压(B点)时，虚线所示的电流Il通过横向电阻R1、R2流动。此时，Rl和R2中流过的电流相等。此外，此时的Rl和R2为传导率调制前的电阻值。在电流Il下横向电阻R2中产生的电位相对于n层10的电位高0.7V程度时，对npn晶体管的基极-发射极结施加0.7V程度的电压，在n层10中也流过电流13。此时，在图2中虚线所示的通路中流动的电流II，变为按图2中实线所示的通路流动的电流II。该实线表示的电流Il成为流过P层2的横向电阻R2的电流12，和流过基极-发射极结的电流13。该电流13通过n层10的横向电阻R3流入金属电极7。通过对npn晶体管 14的基极-发射极结施加正向偏压，从发射极向基极注入电子21，从基极向发射极注入空穴22，npn晶体管导通。通过这些注入，p层2和n层10发生传导率调制，横向电阻R1、R2、R3的电阻值大幅减少。结果是，ESD保护用晶体管101的动作电阻大幅降低。由此，图3所示的电流-电压曲线在图3中的C点折弯，npn晶体管中流过较大的电流，电压的增加减小。如上所述，npn晶体管14动作后，电流通路成为图2 (b)中用实线表示的通路，电流Il成为电流12+电流13。电流-电压曲线的斜率，在电流Il成为电流12+电流13时如图3所示变得较陡。如图3所示，npn晶体管动作后的动作电阻为Rl+(I/((1/R2) + (1/R3)))。由于此时的R1、R2、R3为传导率调制后的电阻值，所以与根据扩散分布(profile，分布图)获得的电阻值相比大幅减小。因此，npn晶体管14动作后的动作电阻，与动作前的动作电阻相比大幅减小。另一方面，二极管发生雪崩、晶体管动作前的动作电阻为R1+R2。由于该R1、R2为传导率调制前的根据扩散分布获得的电阻，所以为较大的值。即，R1、R2的电阻值在晶体管动作前较大，动作后成为较小的值。图3中符号19表示的虚线相当于只有寄生二极管的情况，即ESD保护二极管的情况。这样，通过使用晶体管作为ESD保护元件，能够大幅减小动作电阻。该结果是，能够提高不受浪涌电压影响的保护功能，并且使焊盘电极8的面积大幅减少(例如减少数十至数百倍)。因此，ESD保护用晶体管101与ESD保护用二极管相比，能够减小占有面积，实现芯片尺寸的缩小化。此外，ESD保护用晶体管101与ESD保护用二极管相比，能够实现ESD耐量优良的高可靠性的半导体器件。此外，由于焊盘电极8下铺设了绝缘膜6，所以与不铺设绝缘膜6的情况相比，能够缓和引线接合时和用于特性评价的探测检查时对于硅层(η层3和ρ层2等)的应力。此外，图1中，为了方便而对焊盘电极8的表面平坦地进行了描绘，但是实际上如图7所示具有凹凸。此外，优选通过将上述接触孔31、32配置为包围上述焊盘电极8，使通过Rl、R2的电流12和通过R3的电流13在平面上均匀地流动。(实施方式2)接着，对于本发明的实施方式2的半导体器件的结构进行说明。实施方式2中，与上述实施方式I相同的部分用同一符号表示，省略说明。图4是本发明的实施方式2的半导体器件的结构图，该图(a)是主要部分平面图，该图(b)是按该图(a)的X-X线切断的主要部分截面图。上述图1所示的半导体器件100的ESD保护ηρη晶体管101中，由于在绝缘膜6中形成有接触孔30，所以绝缘膜6上的焊盘电极8的表面略微凹凸，设想会因此发生接合引线与焊盘电极8的接合强度降低的不良。此外，设想会因接合时和探测检查时的应力，发生对硅层造成损伤这样的不良。本发明的实施方式2的半导体器件能够改善这样的不良。本发明的实施方式2的半导体器件200的ESD保护用ηρη晶体管201与图1所示的半导体器件100的ESD保护ηρη晶体管101的不同点在于，形成在焊盘电极8上通过在层间绝缘膜15中形成的接触孔34与焊盘电极8电连接的上层的焊盘电极16。由于该上层的焊盘电极16的中央部为引线接合的场所，所以在连接焊盘电极8和上层的焊盘电极16的层间绝缘膜15中形成的接触孔34，设置在焊盘电极8的周边部上。
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接着，用图4对于本发明的实施方式2的半导体器件200的ESD保护用ηρη晶体管201的制造方法进行说明。制造本发明的实施方式2的半导体器件200的ESD保护用ηρη晶体管201时，在上述图1的半导体器件100的ESD保护用ηρη晶体管101的制造方法中，在形成焊盘电极8和金属电极7的工序之后，转移至图4的半导体器件200的ESD保护用ηρη晶体管201特有的制造方法。制造本发明的实施方式2的半导体器件200的ESD保护用ηρη晶体管201时，在上述形成焊盘电极8和金属电极7的工序之后，在焊盘电极8上形成层间绝缘膜15，在层间绝缘膜15的周围形成接触孔34(上层接触孔)。具体而言，例如形成开口部以1.2 μ mX 1.2 μ m的尺寸开口的该接触孔34。该接触孔34在焊盘电极8的外周部上的层间绝缘膜15中形成。该层间绝缘膜15为BPSG膜(硼磷玻璃膜)或HTO膜(高温氧化膜)。接着，在焊盘电极8上形成通过接触孔34与焊盘电极8连接的上层的焊盘电极16。之后，在表面上形成在上层的焊盘电极16上开口的钝化膜9，完成ESD保护用ηρη晶体管 201。图1的半导体器件100的ESD保护用晶体管101中，如上所述，焊盘电极8的表面由于反映出底层的绝缘膜6的凹凸因而变得凹凸。由此，固定在焊盘电极8上的接合引线的接合强度降低，或易于对底层的硅层造成损伤。另一方面，图4所示的半导体器件200的ESD保护用ηρη晶体管201中，如图4中符号D表示的场所(D部分)所示，焊盘电极8的表面略微凹凸，然而通过在焊盘电极8上覆盖层间绝缘膜15，在其上方形成上层的焊盘电极16，能够使上层的焊盘电极16的表面如C部分所示地平坦化。通过在该平坦化后的上层的焊盘电极16上固定接合引线，能够提高接合引线的接合强度。此外，变得不容易对底层的硅层造成接合时的损伤。图2所示的半导体器件200的ESD保护用npn晶体管201的对于浪涌电压的保护功能，与图1所示的半导体器件100的ESD保护用npn晶体管101是相同的。此外，优选通过将上述接触孔32配置为包围上述焊盘电极8，使通过R3的电流13在平面上均匀地流动。(实施方式3)接着，对于本发明的实施方式3的半导体器件的结构进行说明。实施方式3中，与上述实施方式I和实施方式2相同的部分用同一符号表不,省略说明。图5是本发明的实施方式3的半导体器件的结构图，该图(a)是主要部分平面图，该图(b)是该按图(a)的X-X线切断的主要部分截面图。本发明的实施方式3的半导体器件300的ESD保护用npn晶体管301与图4所示的本发明的实施方式2的半导体器件200的ESD保护用npn晶体管201的不同点在于，在图5中符号E表示的场所(E部分)，不形成接触孔31，不使p层2与金属电极7接触。SP，不同点在于使上述实施方式的npn晶体管14为基极开路的npn晶体管。图6是表示ESD保护用npn晶体管301的电压与电流的关系的图。图6中表示了npn晶体管14的集电极-发射极之间的电压与集电极电流的关系。ESD保护用npn晶体管301中，由于p层2与金属电极7不连接，所以npn晶体管14的基极为开路。因此，在寄生二极管13发生雪崩的时刻 (图6的B点)，npn晶体管14开始动作，电流急剧增加，对浪涌电压进行钳制。该情况下，因寄生二极管13的雪崩(击穿)而产生的空穴22，不从p层2流向金属电极7，而是蓄积在p层2中。因此，在寄生二极管13发生雪崩的时刻，npn晶体管14的基极-发射极间电压瞬间成为0.7V，npn晶体管14开始动作(导通)。此外，n层10因从p层2向n层10注入的空穴22而发生传导率调制，n层10的横向电阻R3变为较小的电阻值。因此，ESD保护用npn晶体管301的动作电阻减小。此外，由于基极开路，B点的上升电压(雪崩电压)降低。因基极开路而使B点的上升电压(雪崩电压)降低的部分的电压，能够通过在焊盘电极8下的n层3上用多晶硅形成二极管，将其与npn晶体管14串联连接(省略图示)而提高。由此，如图6中虚线所示，能够提高上升电压(B点的电压)。上升电压也能够通过降低p层2的杂质浓度，增加p层2的深度而提高。该情况下，如本发明的实施方式2的半导体器件所示，通过在焊盘电极8上形成层间绝缘膜15，形成其上方的上层的焊盘电极16，能够获得与本发明的实施方式2的半导体器件同样的效果。工业上的可利用性如上所述，本发明的半导体器件对具有ESD保护用元件的半导体器件是有用的，特别适合能够减小ESD保护用元件的面积和动作电阻、实现ESD耐量的提高的半导体器件。符号说明
I ρ半导体基板2，4，11，20 ρ 层3，10，12 η 层5 LOCOS 氧化膜6 绝缘膜7 金属电极8 焊盘电极9 钝化膜13 寄生二极管14 ηρη 晶体管15 层间绝缘膜16 上层的焊盘电极19 虚线21 电子22 空穴
23 耗尽层 24 耗尽层的宽度25 P层的宽度30，31，32，33，34 接触孔100,200,300 半导体器件101,201,301 ESD 保护用 ηρη 晶体管R1，R2，R3 横向电阻II，12，13 电流 ο
权利要求
1.一种半导体器件，其特征在于，包括: 第一导电型的第一半导体层； 配置在所述第一半导体层上的第二导电型的第二半导体层； 选择性地配置在所述第二半导体层上的第一导电型的第三半导体层； 选择性地配置在所述第三半导体层上的第二导电型的第四半导体层； 配置在所述第四半导体层上的绝缘膜； 配置在所述绝缘膜上，通过形成于该绝缘膜中的多个接触孔与所述第四半导体层电连接的焊盘电极；和与所述第一半导体层、所述第二半导体层和所述第三半导体层电连接的金属电极，被所述第二半导体层和所述第四半导体层夹着的所述第二半导体层的宽度比因由所述第四半导体层和所述第三半导体层构成的二极管的雪崩电压而在所述第三半导体层内向所述第一半导体层扩展的耗尽层的宽度大，在比所述二极管的雪崩电压高的电压下，由所述第四半导体层、所述第三半导体层和所述第二半导体层构成的晶体管导通。
2.—种半导体器件，其特征在于，包括: 第一导电型的第一半导体层； 配置在所述第一半导体层上的第二导电型的第二半导体层； 选择性地配置在所述第二半导体层上的第一导电型的第三半导体层； 选择性地配置在所述第三半导体层上的第二导电型的第四半导体层； 配置在所述第四半导体层上的绝缘膜； 配置在所述绝缘膜上，通过形成于该绝缘膜中的多个接触孔与所述第四半导体层电连接的焊盘电极；和 与所述第一半导体层、所述第三半导体层电连接的金属电极， 因由所述第四半导体层和所述第三半导体层构成的二极管的雪崩而产生的载流子蓄积在所述第三半导体层中，使得由所述第四半导体层、所述第三半导体层和所述第二半导体层构成的晶体管导通。
3.如权利要求1或2所述的半导体器件，其特征在于: 所述多个接触孔，配置为包围所述焊盘电极的周围。
4.如权利要求1 3的任意一项所述的半导体器件，其特征在于，包括: 配置在所述焊盘电极上的层间绝缘膜； 上层接触孔，其在所述焊盘电极的外周部上的所述层间绝缘膜中配置多个；和 配置在所述层间绝缘膜上，通过所述上层接触孔电连接的上层的焊盘电极。
5.如权利要求1 4的任意一项所述的半导体器件，其特征在于: 所述绝缘膜和所述层间绝缘膜为BPSG膜或HTO膜。
全文摘要
本发明提供一种半导体器件，其通过使ESD保护用元件由npn晶体管(101)构成，减小ESD保护用元件的面积和在电流急剧增加的区域的电压，使ESD耐量提高。此外，通过使焊盘电极(8)夹着层间绝缘膜(15)成为2层结构，能够使上层的焊盘电极(16)的表面平坦化，提高接合引线的接合强度，抑制接合时对底层的硅层造成的损伤，可靠性高。
文档编号H01L27/06GK103250250SQ20118005876
公开日2013年8月14日 申请日期2011年12月1日 优先权日2010年12月6日
发明者狩野太一 申请人:富士电机株式会社