专利名称：半导体结构及其制造方法
技术领域：
本发明涉及一种半导体结构及其制造方法，特别是指一种提高崩溃防护电压的半导体结构及其制造方法。
背景技术：
请参考图3,显示现有技术防护环(guard ring)结构在逆向偏压下的等电位线模拟图。防护环结构一般耦接至接地电位或浮接，其目的在保护防护环结构所围绕的受保护元件(未示出)。详言之，当受保护元件操作时，在受保护元件外围，若没有防护环结构，当受保护元件外围井区受逆向偏压时，空乏区中的等电位线会在受保护元件外围，形成密集的尖端，电场会超过受保护元件的物理结构所能承受。因此，其崩溃防护电压相对较低。如图3所示，现有技术防护环结构包含埋槽23与掺杂区25，用以缓和受保护元件外围的等电位线，使得电场下降，受保护元件可承受的电压增加，因而提高其崩溃防护电压。然而，随着元件应用与面积微缩的需要，崩溃防护电压越来越难以维持。有鉴于此，本发明即针对上述现有技术的不足，提出一种半导体结构及其制造方法，在不增加元件面积与过多制程步骤的情况下，提高受保护元件的崩溃防护电压，以增加保护元件的应用范围，并可整合于低压元件的制程。
发明内容
本发明目的在于克服现有技术的不足与缺陷，提出一种半导体结构及其制造方法。为达上述目的，本发明提供了一种半导体结构，形成于一第一导电型基板中，该第一导电型基板具有一上表面，该半导体结构包含:受保护元件，形成于该第一导电型基板中；至少一第一环状埋槽，形成于该上表面下方，由上视图视之，该第一环状埋槽围绕该受保护元件，且该第一环状埋槽自该上表面向下，具有第一深度；以及至少一环状掺杂区，形成于该上表面下方，由上视图视之，该环状掺杂区围绕该第一环状埋槽，且该环状掺杂区的导电型为第二导电型，且该环状掺杂区自该上表面向下，具有第二深度；其中，该第二深度不小于该第一深度。为达上述目的，就另一观点，本发明也提供了一种半导体结构制造方法，包含:提供一第一导电型基板，其具有一上表面；形成一受保护元件于该第一导电型基板中；形成至少一第一环状埋槽于该基板上表面下方，由上视图视之，该第一环状埋槽围绕该受保护元件，且该第一环状埋槽自该上表面向下，具有第一深度；以及形成至少一环状掺杂区于该上表面下方，由上视图视之，该掺杂区围绕该第一环状埋槽，且该环状掺杂区的导电型为第二导电型，且该环状掺杂区自该上表面向下，具有第二深度；其中，该第二深度不小于该第一深度。在一种较佳的实施例中，该受保护元件宜包含一高压元件。
在上述实施例中，该半导体结构宜更包含一第二导电型基板，位于该第一导电型基板下方，其中该高压元件为一绝缘栅双极性晶体管(insulate gate bipolartransistor, IGBT)，该第二导电型基板用以作为该IGBT的集极。在另一种较佳的实施例中，该环状掺杂区宜包括:至少一第二环状埋槽，形成于该上表面下方，由上视图视之，该第二环状埋槽围绕该第一环状埋槽；以及至少一包覆掺杂区，对应于该第二环状埋槽，形成于该第二环状埋槽外围该第一导电型基板中，于该上表面下方，包覆该第二环状埋槽。在上述实施例中，该第二环状埋槽与该第一环状埋槽宜利用相同制程步骤形成，且该包覆掺杂区由离子植入技术以不同角度植入加速离子形成。下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
图1A-1F显示本发明的第一个实施例；图2A-2C显示本发明的第二个实施例；图3、4、以及5，显示三种不同深度dl与深度d2比例的半导体结构(防护环结构)在逆向偏压下的等电位线模拟图；图6显示本发明半导体结构中受保护元件更具体的实施例。图中符号说明10，11 基板13，23 埋槽15，25，352 掺杂区17受保护元件19IGBT191 本体193 射极195 栅极197 集极111上表面131 沟槽132氧化层351 光阻dl，d2 深度
具体实施例方式本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。请参阅图1A-1F,显示本发明的第一个实施例。其中，图1A-1E显示本实施例的制造流程剖视示意图；图1F显示本实施例半导体结构的上视图。如图1A所示，首先提供基板11，其例如但不限于为在P型硅基板(未示出)上，所形成的N型磊晶层。接着，在基板11上表面111下方，形成至少一环状沟槽131，如图1B剖视图所示。环状沟槽131例如但不限于利用在同一基板中，形成浅沟槽绝缘(shallow trench isolation, STI)结构中的部分相同制程步骤所形成。接着于基板11上表面111，形成氧化层132，如图1C所示，如此，将会在环状沟槽131内部侧壁与底部，形成绝缘层。其中，由基板11上表面111起算，环状沟槽131的深度，为如图所示的深度dl。接下来在由氧化层132所覆盖的环状沟槽131内部，例如但不限于填入P型或N型的多晶硅材料，而形成如图1D所示的环状埋槽13。接着，例如由微影技术形成光阻为屏蔽，以定义待植入杂质的区域(未示出)，并以离子植入技术，将P型杂质，以加速离子的形式，植入定义的区域内，形成至少一环状掺杂区15，环状掺杂区15位于基板11上表面111下方，如剖视1E所示。其中，由基板11上表面111起算，环状掺杂区15的深度，为如图所示的深度d2。须注意的是，深度d2不小于前述深度dl。图1F显示本实施例半导体结构的上视图。其中，多个环状埋槽13围绕受保护元件17，且多个环状掺杂区15围绕环状埋槽13。其中，受保护元件17例如但不限于为高压元件，且此高压元件例如但不限于为绝缘栅双极性晶体管(insulate gate bipolartransistor，IGBT)。需说明的是，图1A-1E所示的剖视图，例如为图1F中，剖线AA’所切出的剖视图。深度d2不小于深度dl为本发明重点，由剖视1E视之，较佳的实施方式为深度d2大于深度dl。此种安排方式的优点为在元件规格上，可提高被保护元件17的崩溃防护电压。图2A-2C显示本发明的第二个实施例。如图2A所示，首先提供基板11，其例如但不限于为在P型硅基板(未示出)上，所形成的N型磊晶层。接着，在基板11上表面下方，形成至少一环状沟槽131，环状沟槽131例如但不限于利用在同一基板中，形成STI结构中的部分相同制程步骤所形成。接着于基板11上表面，形成氧化层132，这会在环状沟槽131内部侧壁与底部，形成绝缘层。其中，由基板11上表面起算，环状沟槽131的深度，为如图所示的深度dl。接着，由微影技术形成光阻351为屏蔽，以定义待植入杂质的区域，并以离子植入技术，将P型杂质，以加速离子的形式，植入定义的区域内，形成至少一包覆掺杂区352，包覆掺杂区352位于基板11上表面下方，如剖视2B所示。其中，包覆掺杂区352的深度，由基板11上表面起算，为如图2B所示的深度d2。须注意的是，深度d2不小于前述深度dl。接下来移除光阻351之后，在由氧化层132所覆盖的环状沟槽131内部，例如但不限于填入P型或N型的多晶硅材料，而形成如图2C所示的环状埋槽13与环状埋槽35。与第一个实施例不同的是，本实施例的包覆掺杂区352与第一个实施例的掺杂区15不同，一是本实施例的包覆掺杂区352在所定义区域内的环状沟槽131外围，掺杂P型杂质包覆选取的环状沟槽131，这种作法的优点在于，降低离子植入技术中，加速离子要贯穿较深基板深度的困难；而另一不同之处在，本实施例在以离子植入技术形成包覆掺杂区352时，需要以不同角度植入加速P型杂质离子，如图中虚线箭头所示意，以达到所需要的杂质分布。第一个实施例与第二个实施例，相较于现有技术，其等电压轮廓线密度较小，代表在相同操作情形下，也就是元件导通或不导通时，本发明实施例的电场较小，因此可以承受更高的电压，换言之，崩溃防护电压较大。请参阅图3、4、以及5，显示三种不同深度dl与深度d2比例的半导体结构(防护环结构)在逆向偏压下的等电位线模拟图。根据图3、4、以及5所示，明显看出当深度dl大于(如图3所示的现有技术)、等于(如图4所示的本发明实施例)、与小于(如图5所示的本发明实施例)深度d2时，半导体结构(防护环结构)在逆向偏压下的等电位线模拟图。根据模拟的结果，图3、图4、与图5所显示的半导体结构所能承受的逆向偏压，分别为408V、496V、与507V。由此观之，利用本发明可以明显增加元件的崩溃防护电压。换言之，请同时参阅图3、4、以及5，可以看出本发明的实施例，相较于现有技术，其等电压轮廓线密度较小，代表在相同操作情形下，P型基板10电连接至负电压，而N型基板11电连接至正电压，以形成逆向偏压时，本发明实施例的电场较小，因此可以承受更高的电压，崩溃防护电压较大。图6显示本发明半导体结构中，受保护元件更具体的实施例，如图所示，受保护元件例如但不限于包含一种高压元件，N信道IGBT 19，包含P型本体191、射极193、栅极195、与集极197。其中，N型基板10电连接IGBT 19的集极197，于IGBT 19逆向偏压操作时，也就是集极197电连接至负电压，P型基板11电连接至正电压时，利用本发明的半导体结构，可以提高崩溃防护电压。以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它制程步骤或结构，如深井区等；又如，微影技术并不限于光罩技术，亦可包含电子束微影技术；再如，第二实施例所示的环状埋槽13与环状埋槽35中的环状沟槽131利用相同制程形成，为其中一种实施例，亦可以利用不同制程形成，只要可形成深度d2不小于深度dl的结果即可；又再如，与第一个实施例的说明相似，其它实施例，亦可以应用于其它N型包覆掺杂区352或15，当应用于N型包覆掺杂区352或15时，只要将相关的P型与N型杂质互换即可。本发明的保护范围应涵盖上述及其它所有等效变化。
权利要求
1.一种半导体结构，形成于一第一导电型基板中，该第一导电型基板具有一上表面，其特征在于，该半导体结构包含: 受保护兀件，形成于该第一导电型基板中； 至少一第一环状埋槽，形成于该上表面下方，由上视图视之，该第一环状埋槽围绕该受保护元件，且该第一环状埋槽自该上表面向下，具有第一深度；以及 至少一环状掺杂区，形成于该上表面下方，由上视图视之，该环状掺杂区围绕该第一环状埋槽，且该环状掺杂区的导电型为第二导电型，且该环状掺杂区自该上表面向下，具有第二深度； 其中，该第二深度不小于该第一深度。
2.如权利要求1所述的半导体结构，其中，该受保护元件包含一高压元件。
3.如权利要求2所述的半导体结构，其中，还包含一第二导电型基板，位于该第一导电型基板下方，其中该高压元件为一绝缘栅双极性晶体管，该第二导电型基板电连接该绝缘栅双极性晶体管的集极。
4.如权利 要求1所述的半导体结构，其中，该环状掺杂区包括: 至少一第二环状埋槽，形成于该上表面下方，由上视图视之，该第二环状埋槽围绕该第一环状埋槽；以及 至少一包覆掺杂区，对应于该第二环状埋槽，形成于该第二环状埋槽外围该第一导电型基板中，于该上表面下方，包覆该第二环状埋槽。
5.如权利要求4所述的半导体结构，其中，该第二环状埋槽与该第一环状埋槽利用相同制程步骤形成，且该包覆掺杂区由离子植入技术以不同角度植入加速离子形成。
6.一种半导体结构制造方法，其特征在于，包含: 提供一第一导电型基板，其具有一上表面； 形成一受保护兀件于该第一导电型基板中； 形成至少一第一环状埋槽于该基板上表面下方，由上视图视之，该第一环状埋槽围绕该受保护元件，且该第一环状埋槽自该上表面向下，具有第一深度；以及 形成至少一环状掺杂区于该上表面下方，由上视图视之，该掺杂区围绕该第一环状埋槽，且该环状掺杂区的导电型为第二导电型，且该环状掺杂区自该上表面向下，具有第二深度； 其中，该第二深度不小于该第一深度。
7.如权利要求6所述的半导体结构制造方法，其中，该受保护元件包含一高压元件。
8.如权利要求7所述的半导体结构制造方法，其中，还包含形成一第二导电型基板于该第一导电型基板下方，其中该高压元件为一绝缘栅双极性晶体管，该第二导电型基板电连接该绝缘栅双极性晶体的集极。
9.如权利要求6所述的半导体结构制造方法，其中，该形成至少一环状掺杂区的步骤包括: 形成至少一第二环状埋槽于该上表面下方，由上视图视之，该第二环状埋槽围绕该第一环状埋槽；以及 形成至少一包覆掺杂区，对应于该第二环状埋槽于该第二环状埋槽外围该第一导电型基板中，于该上表面下方，包覆该第二环状埋槽。
10.如权利要求9所述的半导体结构制造方法，其中，该第二环状埋槽与该第一环状埋槽利用相同制程步骤形成，且该包覆掺杂区由离子植入技术以不同角度植入加速离子形成 。
全文摘要
本发明提出一种半导体结构及其制造方法，半导体结构形成于第一导电型基板中，其具有基板上表面。半导体结构包含受保护元件，形成于基板中；至少一环状埋槽，形成于基板上表面下方，由上视图视之，埋槽围绕受保护元件，且埋槽具有第一深度；以及至少一环状掺杂区，形成于基板上表面下方，由上视图视之，掺杂区围绕埋槽，且掺杂区具有第二导电型及第二深度；其中，第二深度不小于第一深度。
文档编号H01L21/331GK103199101SQ20121000403
公开日2013年7月10日 申请日期2012年1月6日 优先权日2012年1月6日
发明者黄宗义, 邱建维, 黄建豪 申请人:立锜科技股份有限公司