专利名称：半导体结构及其制造方法
技术领域：
本发明是有关于半导体结构及其制造方法，特别是有关于具有静电放电防护装置的半导体装置及其制造方法。
背景技术：
半导体结构被使用于许多产品之中，例如MP3播放器、数字相机、计算机等的元件中。随着应用的增加，对于半导体结构的需求也趋向较小的尺寸、较大的电路密度。然而，在半导体结构中，不同功效的装置往往是以分开的工艺独立制造，因此工艺复杂且成本高。静电放电(ESD)是不同物体与静电电荷累积之间静电电荷转移的现象。ESD发生的时间非常的短暂，只在几个纳秒的程度之内。ESD事件中产生非常高的电流，且电流值通常是几安培。因此，一旦ESD产生的电流流过半导体结构，半导体结构通常会由于高能量的密度而被损坏。故当通过机械、人体或充电装置在半导体结构中产生静电电荷时，ESD防护装置必须提供放电路径以避免半导体结构受到损坏。然而，在高压电场中，目前的ESD防护装置仍无法有效提供高压的ESD防护效能，例如小于2KV，因此难以应用在保护各种高压装置。
发明内容
本发明是有关于半导体结构及其制造方法。半导体结构的操作效能佳，且制造方法简单、成本低。提供一种半导体结构。半导体结构包括第一掺杂区、第二掺杂区、第一导电结构与第二导电结构。第一掺杂区包括第一接触区。第一掺杂区与第一接触区具有第一导电型。第二掺杂区包括第二接触区。第二掺杂区与第二接触区具有相反于第一导电型的第二导电型。提供一种半导体结构的制造方法。方法包括以下步骤。于衬底中形成第一掺杂区。第一掺杂区包括第一接触区。第一掺杂区与第一接触区具有第一导电型。于衬底中形成第二掺杂区。第二掺杂区包括第二接触区。第二掺杂区与第二接触区具有相反于第一导电型的第二导电型。第一掺杂区是邻近第二掺杂区。下文特举较佳实施例，并配合所附图式，作详细说明如下:
图1绘示一实施例中半导体结构的上视图。图2绘示一实施例中半导体结构的剖面图。图3绘示一实施例中半导体结构的剖面图。图4至图8绘示一实施例中半导体结构的制造流程。图5绘示一实施例中半导体结构的剖面图。图6绘示一实施例中半导体结构的剖面图。
图7绘示一实施例中半导体结构的剖面图。图8绘示一实施例中半导体结构的剖面图。图9绘示一实施例中半导体结构的剖面图。图10绘示一实施例中半导体结构的剖面图。图11绘示一实施例中半导体结构的剖面图。图12绘示一实施例中半导体结构的剖面图。图13绘示一实施例中半导体结构的剖面图。图14绘示一实施例中半导体结构的剖面图。图15绘示一实施例中半导体结构的剖面图。图16绘示一实施例中半导体结构的剖面图。图17绘示一实施例中半导体结构的剖面图。图18绘示一实施例中半导体结构的剖面图。图19显示的实施例与比较例的静电放电防护测试的结果。主要元件符号说明2、102、202、302、402、502、602、702、802、902、1002:第一元件区；
4:第二元件区；6:第三元件区；8:第一掺杂区；10:第二掺杂区；12:第一接触区；14:第一体掺杂部份；16、116、916:侧掺杂部份；18:第二接触区；20、720:第二体掺杂部份；22、422:介电结构；24:第一介电部份；26:第二介电部份；28、228、328:顶掺杂层；30:栅结构；32:第三接触区；34,634:第一导电结构；36,636:第二导电结构；38、42:导电层；40、74:导电插塞；44:金属层间介电层；46、846:第一掺杂埋藏区；48:衬底；50、850:第二掺杂埋藏区；52:掺杂埋藏层；
54、56、58、68:阱区；60、62、64、70:重掺杂区；66:介电质；72,872:外延层；98:层间介电层；176,976:第一次侧部份；178、978:第二次侧部份；280、282、384、386、388、390、392、394、396:掺杂层部份。
具体实施例方式
图1绘示一实施例中半导体结构的上视图。图2与图3绘示一实施例中半导体结构的剖面图。其中图2是沿着图1中的AB线画出。图3是沿着图1中的CD线画出。请参照图1，半导体结构包括第一元件区2、第二元件区4与第三元件区6。请参照图2，第一元件区2中的半导体结构包括第一掺杂区8与第二掺杂区10。第一掺杂区8可包括第一接触区12、第一体掺杂部份14与侧掺杂部份16。举例来说，侧掺杂部份16的掺杂浓度是大于第一体掺杂部份14的掺杂浓度。第一接触区12被形成于第一体掺杂部份14中。第一接触区12、第一体掺杂部份14与侧掺杂部份16具有第一导电型例如N导电型。第二掺杂区10可包括第二接触区18与第二体掺杂部份20。第二接触区18被形成于第二体掺杂部份20中。第二接触区18与第二体掺杂部份20具有相反于第一导电型的第二导电型。第二导电型例如为P导电型。第一掺杂区8的侧掺杂部份16是邻近在第一体掺杂部份14与第二掺杂区10的第二体掺杂部份20之间。于实施例中，第一接触区12与第二接触区18分别为重掺杂区。请参照图2，介电结构22被形成于第一掺杂区8上。于实施例中，第一掺杂区8的第一接触区12是由介电结构22所定义出。更详细地举例来说，介电结构22包括互相分开的第一介电部份24与第二介电部份26，其中第一接触区12是介于第一介电部份24与第二介电部份26之间。顶掺杂层28可形成在第一接触区12与第二接触区18之间的第一体掺杂部份14中。于一实施例中，顶掺杂层28具有第二导电型例如P导电型。栅结构30可形成于第一接触区12与第二接触区18之间的第一掺杂区8的侧掺杂部份16或第二掺杂区10的第二体掺杂部份20上。栅结构30可包括位于底部的栅介电层，以及位于栅介电层上的栅电极层。栅介电层可包括氧化物或氮化物，例如氧化硅或氮化娃。栅电极层可包括金属或多晶娃。第三接触区32可形成在第二掺杂区10的第二体掺杂部份20中。第三接触区32可具有第一导电型例如N导电型。于一实施例中，第三接触区32为重掺杂区。第一导电结构34是与第一掺杂区8的第一接触区12电性连接。第二导电结构36是与第二掺杂区10的第二接触区18电性连接。第一导电结构34与第二导电结构36分别包括位在不同层次的金属层间介电层(MD)44中的导电插塞74与导电插塞40，以及层间介电层(ILD)98中的导电层38与导电层42。导电插塞74、导电层38、导电插塞40与导电层42是互相电性连接。导电插塞74、导电层38、导电插塞40与导电层42可分别包括金属例如钨、铜等等。形成在衬底48中的第一掺杂埋藏区46位于第二掺杂区10下。第一掺杂埋藏区46具有第一导电型例如N导电型。形成在衬底48中的第二掺杂埋藏区50位于第一掺杂区8下。第二掺杂埋藏区50具有第一导电型例如N导电型。衬底48可具有第二导电型例如P导电型。请参照图2，于实施例中，位于第一元件区2中的半导体结构是用作静电放电防护装置，例如二极管静电放电防护装置。举例来说，第一导电结构34是用以将用户碰触半导体结构而产生的电流导向第一接触区12，接着电流流过第一体掺杂部份14、侧掺杂部份16与第二体掺杂部份20，而至第二接触区18与第三接触区32。第二导电结构36是用以电流导离第一接触区12。此能用作静电放电防护以避免晶粒烧毁。于一实施例中，第二导电结构36被电性连接至接地端。因此，位于第一元件区2中的半导体结构可用来防护其他元件区例如图1所示的第二元件区4与第三元件区6中的半导体结构。请参照图1与图2，位于第一元件区2中的半导体结构(静电放电防护装置)其静电放电防护效果可通过以下部件予以提升。举例来说，由介电结构22定义的第一接触区12可用以收集静电放电电流，以稳定的开启装置。使用侧掺杂部份16能提供更多的施体(donor)来提升静电放电的能力。第一掺杂埋藏区46与第二掺杂埋藏区50能提供更多的施体来提升静电放电的能力。图3所示的第二元件区4中的半导体结构与图2所示的第一元件区2中的半导体结构的差异处在于，是省略了图2所示的侧掺杂部份16，亦即，第一掺杂区8的第一体掺杂部份14与第二掺杂区10的第二体掺杂部份20是互相邻近。再者，是省略了图2所示的第二掺杂埋藏区50。请参照图1与图3，在第二元件区4中，第二掺杂区10的第二体掺杂部份20是环绕第一掺杂区8的第一体掺杂部份14。第二体掺杂部份20可提供第二元件区4中半导体结构的自隔离(self-shielding ；self-1solation)。请参照图1与图3 ，于实施例中，第二元件区4中的半导体结构为金氧半导体(MOS)装置，例如高压NMOS或超高压NMOS。举例来说，第一接触区12是用作漏极。第三接触区32是用作源极。第二接触区18是用作基极。请参照图1与图3，于实施例中，第三元件区6为一高压区域，其中可配置合适的装置，例如低压MOS、BJT、电容、电阻等等。请参照图3，举例来说，掺杂埋藏层52被形成在衬底48中。阱区54被形成在掺杂埋藏层52上。阱区56与阱区58被形成在阱区54中。重掺杂区60被形成在阱区56中。重掺杂区62与重掺杂区64被形成在阱区58中。于一实施例中，掺杂埋藏层52、阱区54、阱区56、重掺杂区60与重掺杂区64具有第一导电型例如N导电型。阱区58与重掺杂区62具有第二导电型例如P导电型。介电质66是介于重掺杂区60与重掺杂区62之间。图3所示的半导体结构还包括位于衬底48上的阱区68。重掺杂区70被形成在阱区68中。于一实施例中，阱区68与重掺杂区70具有第二导电型例如P导电型。请参照图3，于实施例中，第一体掺杂部份14的结深度是足以维持高电压的操作。顶掺杂层28是应用降低表面场(RESURF)的概念。掺杂埋藏层52可避免发生从第三元件区6(高压区域)至半导体结构(接地部分)的隧穿效应(punch through)。第一掺杂埋藏区46可提供第三接触区32(源极)与半导体结构之间的隔离。
图1仅绘示出第一元件区2中半导体结构的第二掺杂区10、第一接触区12与第三接触区32，以及第二元件区4中半导体结构的第二掺杂区10、第一接触区12与第三接触区32。图4至图8绘示如图2所示的第一元件区2中的半导体结构的制造流程。请参照图4，于衬底48中形成第一掺杂埋藏区46与第二掺杂埋藏区50。第一掺杂埋藏区46与第二掺杂埋藏区50可利用图案化的掩模层(未显示)，对衬底48未被遮盖的部份进行掺杂而形成。在掺杂步骤之后，移除图案化的掩模层。在掺杂步骤之后，亦可进行退火步骤以扩散第一掺杂埋藏区46与第二掺杂埋藏区50。外延层72可形成在衬底48上。于一实施例中，外延层72具有第二导电型例如P导电型。于另一实施例中，外延层72具有第一导电型例如N导电型。其中使用具有N导电型的外延层72可帮助提升半导体结构的衬底压力。请参照图5，可利用图案化的掩模层(未显示)，对衬底48与外延层72未被遮盖的部份进行掺杂，以形成第一体掺杂部份14。在掺杂步骤之后，移除图案化的掩模层。在掺杂步骤之后，亦可进行退火步骤以扩散第一体掺杂部份14。可利用图案化的掩模层(未显示)，对衬底48与外延层72未被遮盖的部份进行掺杂，以形成第二体掺杂部份20。在掺杂步骤之后，移除图案化的掩模层。在掺杂步骤之后，亦可进行退火步骤以扩散第二体掺杂部份20。请参照图6，可利用图案化的掩模层(未显示)，对第一体掺杂部份14未被遮盖的部份进行掺杂，以形成侧掺杂部份16。在掺杂步骤之后，移除图案化的掩模层。在掺杂步骤之后，亦可进行退火步骤以扩散侧掺杂部份16。请参照图7，可利用图案化的掩模层(未显示)，对第一体掺杂部份14未被遮盖的部份进行掺杂，以形成顶掺杂层28。在掺杂步骤之后，移除图案化的掩模层。请参照图8，可利用图案化的掩模层(未显示)，在第一体掺杂部份14与外延层72未被遮盖的部份上形成介电结 构22。于此实施例中，介电结构22为场氧化物(F0X)。然后移除图案化的掩模层。于侧掺杂部份16与第二体掺杂部份20上形成栅结构30。栅结构30的形成方法可包括于侧掺杂部份16与第二体掺杂部份20上形成栅介电层，并在栅介电层上形成栅电极层，然后图案化栅介电层与栅电极层而形成。请参照图8，可利用图案化的掩模层(未显示)，分别对第一体掺杂部份14与第二体掺杂部份20未被遮盖的部份进行掺杂，以形成第一接触区12与第三接触区32。在掺杂步骤之后，移除图案化的掩模层。请参照图8，可利用图案化的掩模层(未显示)，对第二体掺杂部份20未被遮盖的部份进行掺杂，以形成第二接触区18。在掺杂步骤之后，移除图案化的掩模层。请参照图2，形成第一导电结构34与第二导电结构36。第一导电结构34与第二导电结构36的导电插塞74与导电插塞40的形成方法,包括在金属层间介电层(IMD)44中形成通孔，然后以导电材料填充通孔而形成。第一导电结构34与第二导电结构36的导电层38与导电层42的形成方法，包括在金属层间介电层44上形成导电薄膜，然后图案化导电薄膜而形成。层间介电层(ILD)98是填充导电层38中的开口。于实施例中，第一元件区2中的半导体结构的工艺可与其他元件区中的半导体结构的工艺整合在一起，因此形成第一元件区2中的半导体结构(例如静电放电防护装置)并不需要使用额外的掩模，并可简化工艺、降低制造成本。于实施例中，第一元件区2、第二元件区4与第三元件区6中半导体结构的相似的部份是同时形成。举例来说，图2与图3中所示的第一体掺杂部份14是同时形成。图2与图3中所示的第二体掺杂部份20是同时形成。第一接触区12与第三接触区32是同时形成。实施例亦可应用至混合模式(mix-mode)或模拟电路设计，例如发光二极管、节能灯、安定器、马达驱动器等等。图9绘示一实施例中第一元件区102中半导体结构的剖面图。图9绘示的半导体结构与图2绘示的半导体结构的差异在于，侧掺杂部份116包括第一次侧部份176与第二次侧部份178。第二次侧部份178是利用掺杂步骤形成于第一次侧部份176中。于实施例中，第一次侧部份176与第二次侧部份178具有第一导电型例如N导电型。图10绘示一实施例中第一元件区202中半导体结构的剖面图。图10绘示的半导体结构与图2绘示的半导体结构的差异在于，顶掺杂层228包括多个掺杂层部份280、282，其中掺杂层部份280与掺杂层部份282是纵向地排列。图11绘示一实施例中第一元件区302中半导体结构的剖面图。图11绘示的半导体结构与图2绘示的半导体结构的差异在于，顶掺杂层328包括多个掺杂层部份384、386、388、390、392、394、396。掺杂层部份384、掺杂层部份386、掺杂层部份388、掺杂层部份390、掺杂层部份392、掺杂层部份394与掺杂层部份396是横向地排列，并且互相分开。
图12绘示一实施例中第一元件区402中半导体结构的剖面图。图12绘示的半导体结构与图2绘示的半导体结构的差异在于，介电结构422为浅沟道隔离(STI)。图13绘示一实施例中第一元件区502中半导体结构的剖面图。图13绘示的半导体结构与图2绘示的半导体结构的差异在于，是省略了图2所示的介电结构22。此实施例可降低制造成本。图14绘示一实施例中第一元件区602中半导体结构的剖面图。相较于图2绘示的半导体结构，图14绘示的半导体结构具有较少层次(例如一层)的第一导电结构634与第二导电结构636。此实施例可降低制造成本。图15绘示一实施例中第一元件区702中半导体结构的剖面图。图15绘示的半导体结构与图2绘示的半导体结构的差异在于，是省略了图2中所示的第一掺杂埋藏区46与第二掺杂埋藏区50。再者，相较于图2中所示的第二导电结构36，图15中所示的第二体掺杂部份720具有较浅的深度。图16绘示一实施例中第一元件区802中半导体结构的剖面图。图16绘示的半导体结构与图2绘示的半导体结构的差异在于，是使用具有第一导电型例如N导电型的外延层872，且因此可省略图2中所示的第一体掺杂部份14。图17绘示一实施例中第一元件区902中半导体结构的剖面图。图17绘示的半导体结构与图16绘示的半导体结构的差异在于，侧掺杂部份916包括第一次侧部份976与第二次侧部份978。第二次侧部份978是利用掺杂步骤形成于第一次侧部份976中。于实施例中，第一次侧部份976与第二次侧部份978具有第一导电型例如N导电型。图18绘示一实施例中第一元件区1002中半导体结构的剖面图。图18绘示的半导体结构与图16绘示的半导体结构的差异在于，省略了图16所示的第一掺杂埋藏区846与第二掺杂埋藏区850。于实施例中，形成在第一元件区中的半导体结构(静电放电防护装置)可以提供实质上大于3KV的静电放电防护。第一元件区中的半导体结构(静电放电防护装置)的击穿电压是大于650V。形成在第二元件区中的半导体结构(例如超高压NMOS)，其击穿电压可以大于650V。举例来说，从图19显示的静电放电防护测试的结果可知，实施例的静电放电防护装置在实质上大于2KV的静电作用后，能防护MOS装置维持操作电压。相对地，当比较例的静电放电防护装置在实质上大于2KV的静电作用后，MOS装置的操作效能已被破坏。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权 利要求范围所界定的为准。
权利要求
1.一种半导体结构,包括: 一第一掺杂区，包括一第一接触区，其中该第一掺杂区与该第一接触区具有一第一导电型；以及 一第二掺杂区，包括一第二接触区，其中该第二掺杂区与该第二接触区具有相反于该第一导电型的一第二导电型，该第一掺杂区是邻近该第二掺杂区。
2.根据权利要求1所述的半导体结构，其中该半导体结构为一静电放电防护装置。
3.根据权利要求1所述的半导体结构，更包括一第一导电结构，是与该第一接触区电性连接，其中该第一导电结构是用以将一电流导向该第一接触区。
4.根据权利要求1所述的半导体结构，更包括一第二导电结构，是与该第二接触区电性连接，其中该第二导电结构是用以将一电流导离该第二接触区。
5.根据权利要求1所述的半导体结构，更包括一介电结构，形成于该第一掺杂区上，其中该第一接触区是由该介电结构所定义出。
6.根据权利要求1所述的半导体结构，更包括一介电结构，形成于该第一掺杂区上，其中该介电结构包括一第一介电部份与一第二介电部份，该第一接触区是介于该第一介电部份与该第二介电部份之间。
7.根据权利要求1所述的半导体结构，其中该第一掺杂区更包括: 一第一体掺杂部份；以及 一侧掺杂部份，其中该第一体掺杂部份与该侧掺杂部份具有该第一导电型，该侧掺杂部份是邻近在该第一 体掺杂部份与该第二掺杂区之间。
8.根据权利要求1所述的半导体结构，其中该侧掺杂部份包括一第一次侧部份与一第二次侧部份，其中该第一次侧部份与该第二次侧部份具有该第一导电型，该第二次侧部份被形成于该第一次侧部份中。
9.根据权利要求1所述的半导体结构，更包括一第一掺杂埋藏区，位于该第二掺杂区下，其中该第一掺杂埋藏区具有该第一导电型。
10.一种半导体结构的制造方法，包括: 于一衬底中形成一第一掺杂区，其中该第一掺杂区包括一第一接触区，该第一掺杂区与该第一接触区具有一第一导电型；以及 于该衬底中形成一第二掺杂区，其中该第二掺杂区包括一第二接触区，该第二掺杂区与该第二接触区具有相反于该第一导电型的一第二导电型，该第一掺杂区是邻近该第二掺杂区。
全文摘要
本发明公开了一种半导体结构及其制造方法。半导体结构包括第一掺杂区、第二掺杂区、第一导电结构与第二导电结构。第一掺杂区包括第一接触区。第一掺杂区与第一接触区具有第一导电型。第二掺杂区包括第二接触区。第二掺杂区与第二接触区具有相反于第一导电型的第二导电型。第一掺杂区是邻近第二掺杂区。
文档编号H01L21/822GK103227171SQ20121002144
公开日2013年7月31日 申请日期2012年1月31日 优先权日2012年1月31日
发明者陈建志, 陈立凡, 林正基, 连士进, 吴锡垣 申请人:旺宏电子股份有限公司