专利名称：存储器边缘单元的制作方法
技术领域：
本发明涉及一种存储器边缘单元。
背景技术：
通常，当静态随机访问存储器(SRAM)中的存储器单元进入待机模式时，为了减小泄漏电流，将存储器的工作电压减小到足够保存数据的电压，通常被称作“保持电压”。在多种方法中，通过逻辑器件实现用于控制保持电压的电源管理电路，该逻辑器件需要占用面积并且无法良好地与存储器工艺制造的器件共同工作。例如，在一方法中，SRAM保持电压由与逻辑器件上连接的二极管产生。因为SRAM和逻辑器件具有不同的制造工艺变化，所以，当保持电压使逻辑器件运行时，会导致SRAM中的数据丢失。在另一方法中，保持电压由电压调节器产生，该电压调节器需更长的时间并且消耗大量能量。在另一方法中，对于分段的 SRAM和寄存器组中短的位线，SRAM边缘单元需要大的管芯面积。
发明内容
考虑到上述问题，本发明提出一种电路包括第一 PMOS晶体管，具有第一 PMOS漏极、第一 PMOS源极和第一 PMOS栅极；第二 PMOS晶体管，具有第二 PMOS漏极、第二 PMOS源极和第二 PMOS栅极；第一 NMOS晶体管，具有第一 NMOS漏极、第一 NMOS源极和第一 NMOS栅极；第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极和第二 NMOS栅极；第三NMOS晶体管，具有第三NMOS漏极、第三NMOS源极和第三NMOS栅极；以及第四NMOS晶体管，具有第四NMOS漏极、第四NMOS源极和第四NMOS栅极；其中，第一 PMOS漏极、第一 PMOS源极、电压源、第二PMOS栅极和第二NMOS栅极连接在一起；第一PMOS栅极、第一NMOS栅极、第二PMOS漏极、第二 NMOS漏极和第四NMOS源极连接在一起；第三NMOS栅极、第三NMOS漏极、第一匪OS漏极和第二 NMOS源极连接在一起并且作为第一参考电压节点；第四NMOS漏极与第二参考电压节点连接；第一参考电压节点的第一电压作为存储器单元的第一参考电压；并且第二参考电压节点的第二电压作为存储器单元的第二参考电压。其中，该电路进一步包括第五NMOS晶体管，具有与第一 NMOS源极连接的第五PMOS漏极、以及与第二参考电压节点连接的第五NMOS源极。其中，该电路进一步包括第六NMOS晶体管，具有与第一参考电压节点连接的第六NMOS漏极、以及与第二参考电压节点连接的第六NMOS源极。其中，第一 PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管由第一制造工艺制造；并且第五NMOS晶体管和第六NMOS晶体管中的至少一个由与第一制造工艺不同的第二制造工艺制造。其中，该电路进一步包括第二第一 NMOS晶体管，具有第二第一 NMOS漏极，第二第一 NMOS源极和第二第一晶体管NMOS栅极；第二第二 NMOS晶体管，具有第二第二 NMOS漏极，第二第二 NMOS源极和第二第二 NMOS栅极；第二第三NMOS晶体管，具有第二第三NMOS漏极，第二第三NMOS源极和第二第三NMOS栅极；第二第四NMOS晶体管，具有第二第四NMOS漏极，第二第四NMOS源极和第二第四NMOS栅极；以及第五NMOS晶体管，具有第五NMOS漏极，第五NMOS源极和第五NMOS栅极；其中，第一 NMOS源极和第二第一 NMOS漏极连接在一起；第二第一 NMOS源极和第二第三NMOS漏极连接在一起；第二第一 NMOS栅极、第二第二NMOS栅极和电压源连接在一起;第二第二 NMOS漏极和第二第四NMOS源极连接在一起；第二第二 NMOS源极和第二参考电压节点连接在一起；第二第三NMOS栅极和第一参考电压节点连接在一起；第四NMOS栅极和第二第四NMOS栅极连接在一起；第四NMOS漏极和第二第四NMOS漏极连接在一起；第五NMOS漏极和第一参考电压节点连接在一起；并且第五NMOS源极和第二参考电压节点连接在一起。其中，该电路进一步包括第二第一 PMOS晶体管，具有第二第一 PMOS漏极、第二第一 PMOS源极和第二第一 PMOS栅极；以及第二第二 PMOS晶体管，具有第二第二 PMOS漏极、第二第二 PMOS源极和第二第二 PMOS栅极，其中，第二第一 PMOS漏极、第二第一 PMOS源极、第二第一 PMOS栅极、第二第二 PMOS漏极、第二第二 PMOS源极、第二第二 PMOS栅极以及电
压源连接在一起。
其中，该电路被配置为位于存储器阵列的边缘。其中，存储器单元包括第一存储器PMOS晶体管，与第一 PMOS晶体管对应；第二存储器PMOS晶体管，与第二 PMOS晶体管对应；第一存储器NMOS晶体管，与第一 NMOS晶体管对应；第二存储器NMOS晶体管，与第二 NMOS晶体管对应；第三存储器NMOS晶体管，与第
三NMOS晶体管对应；第四存储器NMOS晶体管，与第四NMOS晶体管对应。其中，第一存储器PMOS晶体管的第一 PMOS存储器前端层与第一 PMOS晶体管的第
一PMOS前端层相同；第一存储器PMOS晶体管的第二 PMOS存储器前端层与第二 PMOS晶体管的第二 PMOS前端层相同；第一存储器NMOS晶体管的第一 NMOS存储器前端层与第一 NMOS晶体管的第一 NMOS前端层相同；第二存储器NMOS晶体管的第二 NMOS存储器前端层与第二NMOS晶体管的第二 NMOS前端层相同；第三存储器NMOS晶体管的第三NMOS存储器前端层与第三NMOS晶体管的第三NMOS前端层相同；第四存储器NMOS晶体管的第四NMOS存储器前端层与第四NMOS晶体管的第四NMOS前端层相同。其中，第一参考电压节点与存储器单元的内部接地节点连接。本发明还提出一种存储器列，包括第一边缘单元，处于列的第一边缘，并且包括第一边缘单元参考节点和第二边缘单元参考节点；以及至少一个存储器单元，至少一个存储器单元中的每一个都包括第一存储器参考节点，其中，第一边缘单元参考节点与至少一个存储器单元的相应第一存储器参考节点连接；第二边缘单元参考节点作为至少一个存储器单元的第二存储器参考节点；并且第一边缘单元的前端层与至少一个存储器单元中存储器单元的前端层相同。该存储器的列进一步包括第二边缘单元，处于列的第二边缘。其中，第一边缘单元与第二边缘单元不同。其中，至少一个存储器单元的存储器单元包括第一存储器PMOS晶体管、第二存储器PMOS晶体管、第一存储器NMOS晶体管、第二存储器NMOS晶体管、第三存储器NMOS晶体管和第四存储器NMOS晶体管；第一边缘单元包括第一 PMOS晶体管、第二 PMOS晶体管、第一NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；第一存储器PMOS晶体管与第一 PMOS晶体管对应；第二存储器PMOS晶体管与第二 PMOS晶体管对应；第一存储器NMOS晶体管与第一 NMOS晶体管对应；第二存储器NMOS晶体管与第二 NMOS晶体管对应；第三存储器NMOS晶体管与第三NMOS晶体管对应；第四存储器NMOS晶体管与第四NMOS晶体管对应。其中，至少一个存储器单元的存储器单元包括第一存储器PMOS晶体管、第二存储器PMOS晶体管、第一存储器NMOS晶体管、第二存储器NMOS晶体管、第三存储器NMOS晶体管和第四存储器NMOS晶体管；第一边缘单元包括第一 PMOS晶体管、第二 PMOS晶体管、第一NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管； 第一存储器PMOS晶体管的第一 PMOS存储器前端层与第一 PMOS晶体管的第一 PMOS前端层相同；第二存储器PMOS晶体管的第二 PMOS存储器前端层与第二 PMOS晶体管的第二 PMOS前端层相同；第一存储器NMOS晶体管的第一 NMOS存储器前端层与第一 NMOS晶体管的第一 NMOS前端层相同；第二存储器NMOS晶体管的第二 NMOS存储器前端层与第二 NMOS晶体管的第二 NMOS前端层相同；第三存储器NMOS晶体管的第三NMOS存储器前端层与第三匪OS晶体管的第三NMOS前端层相同；并且第四存储器NMOS晶体管的第四NMOS存储器前端层与第四NMOS晶体管的第四NMOS前端层相同。其中，第一 PMOS晶体管的第一 PMOS漏极和第一 PMOS源极、电压源、第二 PMOS晶体管的第二 PMOS栅极、以及第二 PMOS晶体管的第二 PMOS栅极连接在一起；第一 PMOS晶体管的第一 PMOS栅极、第一 NMOS的第一 NMOS栅极、第二 PMOS晶体管的第二 PMOS漏极、第二NMOS晶体管的第二 NMOS漏极和第四NMOS晶体管的第四NMOS源极连接在一起；第三NMOS的第三NMOS栅极、第三NMOS晶体管的第三NMOS漏极、第一 NMOS晶体管的第一 NMOS漏极和第二 NMOS晶体管的第二 NMOS源极连接在一起并且作为第一参考电压节点；并且第四NMOS晶体管的第四NMOS漏极与第二参考电压节点连接。该存储器的列进一步包括第五NMOS晶体管，具有与第一 NMOS源极连接的第五NMOS漏极、以及与第二参考电压节点连接的第五NMOS源极。该存储器的列进一步包括第六NMOS晶体管，第六NMOS晶体管具有与第一参考电压节点连接的第六NMOS漏极、以及与第二参考电压节点连接的第六NMOS源极。其中，第一边缘单元包括第一 PMOS晶体管，具有第一 PMOS漏极、第一 PMOS源极和第一 PMOS栅极；第二 PMOS晶体管，具有第二 PMOS漏极、第二 PMOS源极和第二 PMOS栅极；第一 NMOS晶体管，具有第一 NMOS漏极、第一 NMOS源极和第一 NMOS栅极；第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极和第二 NMOS栅极；第三NMOS晶体管，具有第三NMOS漏极、第三NMOS源极和第三NMOS栅极；第四NMOS晶体管，具有第四NMOS漏极、第四NMOS源极和第四NMOS栅极；第二第一 PMOS晶体管，具有第二第一 PMOS漏极、第二第一 PMOS源极和第二第一 PMOS栅极；第二第二 PMOS晶体管，具有第二第二 PMOS漏极、第二第二 PMOS源极和第二第二 PMOS栅极；第二第一 NMOS晶体管，具有第二第一 NMOS漏极、第二第一 NMOS源极，和第二第一 NMOS栅极；第二第二 NMOS晶体管，具有第二第二 NMOS漏极、第二第二 NMOS源极和第二第二 NMOS栅极；第二第三NMOS晶体管，具有第二第三NMOS漏极、第二第三NMOS源极和第二第三NMOS栅极；第二第四NMOS晶体管，具有第二第四NMOS漏极、第二第四NMOS源极和第二第四NMOS栅极；以及第五NMOS晶体管，具有第五NMOS漏极、第五NMOS源极和第五NMOS栅极；其中，第一 NMOS源极和第二第一 NMOS漏极连接在一起；第二第一 NMOS源极和第二第三NMOS漏极连接在一起；第二第一 NMOS栅极，第二第二 NMOS栅极和电压源连接在一起；第二第二匪OS漏极和第二第四NMOS源极连接在一起；第二第二 NMOS源极和第二参考电压节点连接在一起；第二第三NMOS栅极和第一参考电压节点连接在一起；第四NMOS栅极和第二第四NMOS栅极连接在一起；第四NMOS漏极和第二第四NMOS漏极连接在一起；第五NMOS漏极和第一参考电压节点连接在一起；第五NMOS源极和第二参考电压节点连接在一起；并且第二第一 PMOS漏极、第二第一 PMOS源极、第二第一 PMOS栅极、第二第二 PMOS漏极、第二第二 PMOS源极、第二第二 PMOS栅极和电压源连接在一起。本发明还提出一种电路，包括第一 PMOS晶体管，具有第一 PMOS漏极、第一 PMOS源极和第一 PMOS栅极；第二 PMOS晶体管，具有第二 PMOS漏极、第二 PMOS源极和第二 PMOS栅极；第一 NMOS晶体管，具有第一 NMOS漏极、第一 NMOS源极和第一 NMOS栅极；第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极和第二 NMOS栅极；第三NMOS晶体管，具有第
三NMOS漏极、第三NMOS源极和第三NMOS栅极；第四NMOS晶体管，具有第四NMOS漏极、第
四NMOS源极和第四NMOS栅极；第二第一 PMOS晶体管，具有第二第一 PMOS漏极、第二第一PMOS源极和第二第一 PMOS栅极；第二第二 PMOS晶体管，具有第二第二 PMOS漏极、第二第
二PMOS源极和第二第二 PMOS栅极；第二第一 NMOS晶体管，具有第二第一 NMOS漏极、第二第一 NMOS源极和第二第一 NMOS栅极；第二第二 NMOS晶体管，具有第二第二 NMOS漏极、第二第二 NMOS源极和第二第二 NMOS栅极；第二第三NMOS晶体管，具有第二第三NMOS漏极、第二第三NMOS源极和第二第三NMOS栅极；以及第二第四NMOS晶体管，具有第二第四NMOS漏极、第二第四NMOS源极和第二第四NMOS栅极；其中，第一 PMOS漏极、第一 PMOS源极、电压源、第二 PMOS栅极和第二 NMOS栅极连接在一起；第一 PMOS栅极、第一 NMOS栅极、第二 PMOS漏极，第二 NMOS漏极和第四NMOS源极连接在一起；第三NMOS栅极、第三NMOS漏极、第一 NMOS漏极和第二 NMOS源极连接在一起并且作为第一参考电压节点；第四NMOS漏极与第二参考电压节点连接；第二第一 PMOS源极、第二第二 PMOS源极和电压源连接在一起；第二第一 PMOS漏极、第二第一 NMOS漏极、第二第三NMOS漏极、第二第二 PMOS栅极和第二第二 NMOS栅极连接在一起；第二第三NMOS栅极、第二第四NMOS栅极和字线连接在一起；第三NMOS栅极、第二第三NMOS栅极和位线连接在一起；第二第一 PMOS栅极、第二第一 NMOS栅极、第二第二 PMOS漏极、第二第二 NMOS漏极和第二第四NMOS源极连接在一起；第二第一 NMOS源极、第二第二 NMOS源极和第一参考电压节点连接在一起；并且第二第四NMOS漏极与第二参考电压节点连接在一起。
在下面的附图和说明中描述了本公开的一个或多个实施例的细节。其他特征和优势将由说明书、附图和权利要求给出。图I是根据一些实施例的存储器的框图；图2是根据第一实施例的图I中存储器的电源管理边缘单元的详细电路；图3是根据第二实施例的图I中存储器的电源管理边缘单元的详细电路；图4是根据一些实施例对图3中电路的操作进行概括的图表； 图5是根据第三实施例的图I中存储器的电源管理边缘单元的详细电路；图6是根据一些实施例对图5中电路的操作进行概括的图表；图7是根据第四实施例的图I中存储器的电源管理边缘单元的详细电路；
图8是根据一些实施例对图7中电路的操作进行概括的图表；图9是示出根据一些实施例的图I中存储器的电源管理单元和存储器单元的连接的电路图。多个附图中类似的标号表示相同的元件。
具体实施例方式下面使用特定语言公开了附图中所示的实施例或实例。然而，应当理解，实施例和实例的意图不在于限制。本领域的普通技术人员通常能够想到此公开的实施例中的任何变化和改变、以及本文中公开所公开原理的任何 进一步应用。贯穿实施例，参考数字可以重复，但并不要求将一个实施例中的部件(或多个部件)应用到另一个实施例中，即使他们共用相同的参考数字。一些实施例具有以下特征和/或优点中的一个或其组合。根据一些实施例的电源管理边缘单元比其他方法中的边缘单元小大约一半。该电源管理边缘单元包括机构以产生参考电压，该参考电压用于具有减小的泄漏电流的保持电压。电源管理边缘单元的前端层与存储器单元的前端层相同。因此，存储器单元的模型可以被用于仿真电源管理边缘单元。示例性的存储器图I是根据一些实施例的存储器或SRAM 100的框图。存储器100包括多个组。为了说明，示出了两个存储器组MB-I和MB-2，并且仅标记出存储器组MB-I的细节。存储器组包括多个分段。为了说明，示出的存储器组MB-I具有两个分段SEG-I和SEG-2。多个带单元STPCELL在两个存储器阵列之间共用。在图I中，由于带单元STPCELL在两个存储器组MB-I和MB-2的两个阵列之间共用，所以带单元STPCELL有效地共用在两个存储器组MB-I和MB-2之间。存储器组的边缘包括多个带单元STPCELL或边缘单元ECELL中的任意一种单元。例如，存储器组MB-I的顶部边缘包括多个带单元STPCELL，并且存储器组MB-I的底部边缘包括多个边缘单元ECELL。存储器100的边缘包括多个边缘单元ECELL，这些边缘单元ECELL分别位于存储器100的顶部边缘和底部边缘。存储器阵列包括多个成行和成列设置的存储器单元或位单元。分段SEG-I和SEG-2中的每一个都包括各自的存储器阵列。每个存储器阵列都包括多个存储器单元MC (未标记出)ο存储器单元阵列的边缘包括多个边缘单元ECELL、电源管理边缘单元PMCELL或带单元STPCELL中的任意一种单元。例如，SEG-I的存储器阵列的顶部边缘包括多个第一电源管理边缘单元，并且SEG-I的存储器阵列的底部边缘包括多个第一边缘单元STPCELL。相反，SEG-2的存储器阵列的顶部边缘包括多个带单元STPCELL，而SEG-2的存储器阵列的底部边缘包括多个第二电源管理边缘单元PMCELL。在一些实施例中，边缘单元ECELL、带单元STPCELL和电源管理单元PMCELL在存储器阵列的边界或边缘产生用以保护内部存储器单元MC的环境。从列进行观察，分段SEG-I中单元的列包括位于该列顶部的电源管理单元PMCELL、位于电源管理单元PMCELL下方的多个存储器单元MC和位于该列底部的边缘单元ECELL。类似地,分段SEG-2中单元的列包括位于该列顶部的带单元STPCELL、位于该带单元STPCELL下方的多个存储器单元MC、和位于该列底部的电源管理单元PMCELL。在一些实施例中，电源管理单元PMCELL和存储器单元MC包括相同的晶体管，这些晶体管具有不同的结构(如图9所示)。因此，电源管理单元PMCELL和存储器单元MC在金属I层下方具有相同的布局。在一些实施例中，该金属层包括在金属2层下方的金属I层，这两个层依次位于金属3层等的下方。在金属I层下方的层通常被称作前端层，并且包括，例如，接触区域、聚合区域(poly area)、扩散区域等。前端层区别于后端层，该后端层涉及金属层和通孔。换言之，电源管理单元PMCELL和存储器单元MC具有相同的前端层。因此，用于存储器单元MC的仿真模型可以被用于仿真电源管理单元PMCELL。另外，如果电源管理单元PMCELL不位于存储器阵列的边缘，由于制造工艺的特性，存储器阵列边缘的存储器单元MC不会具有与不位于存储器阵列边缘的存储器单元MC相同的性能。在一些实施例中，因为保持电压以升高的电压VSSI作为参考(如图2所示)，所以电源管理边缘单元PMCELL提供用于具有最小泄漏电流的保持电压的接地参考电压。 本地输入/输出电路LIO的行在两个分段之间公用，并且包括用于控制各个分段的电路。电源管理边缘单元-第一实施例图2是电路200的附图，示出了根据第一实施例的电源管理边缘单元PMCELL。节点NVSS和NVSSI分别具有电压VSS和VSSI，该电压被提供给存储器100中的存储器单元MC，存储器的细节参考图9对进行了说明。出于说明的目的，与电路299连接的存储器单元MC被称作存储器单元MCPM。另外，因为图9中所示的存储器单元MCPM的内部接地节点NVSSM与电源管理边缘单元PMCELL的节点NVSSI连接，所以本文档中的内部接地节点NVSSM和节点NVSSI可交换地使用。节点NVSSI的电压电平不是处于晶体管N4和N2导通时节点NVSS的电压VSS，就是处于下文将说明的起二极管作用的晶体管NI漏极处的上升电压。因此，存储器单元MCPM具有不是处于VSSI上，就是处于VSS的地参考电压电平。换言之，电源管理边缘单元PMCELL向存储器单元MCPM的内部接地节点NVSSIM提供了偏置电压或参考电压，并且由此作为电存储器100的电源管理单元。成对的PMOS晶体管Pl和P2和成对的NMOS晶体管NI和N2对应于在存储器单元MC中形成交叉锁存器的成对的PMOS晶体管和成对的NMOS晶体管。晶体管Pl和NI的栅极和晶体管P2的漏极连接在一起。晶体管P2和N2的栅极和晶体管Pl的漏极连接在一起。晶体管Pl的漏极和源极、晶体管P2的源极和具有工作电压VDD的电压源连接在一起。因为晶体管Pl的漏极与处于电压VDD的PMOS晶体管P2和NMOS晶体管N2的栅极连接，所以晶体管P2 —直关断，而晶体管N2 —直导通。晶体管N3的漏极和源极的功能可以交换，也就是说，漏极作为源极，并且源极作为漏极。类似地，晶体管N4的漏极和源极的功能可以交换。晶体管P2和N2的漏极和晶体管N4的源极连接在一起。晶体管N4的漏极与具有电压VSS的节点NVSS连接。晶体管N4的栅极与信号线SLPB连接。实际上，晶体管N4由线SLPB上的信号控制，为了简单，该线上的信号也被称作信号SLPB。当提供信号SLPB为高时，晶体管N4导通。但是，当提供的信号SLPB为低时，晶体管N4关断。
具有电压VSSI的晶体管N2的源极、节点NVSSI、以及晶体管N3的栅极和漏极连接在一起。节点NVSSI与存储器单元MCPM的内部接地节点NVSSM连接。晶体管N3的源极与位线BL连接，该位线将存储器单元成列连接。晶体管N3的漏极与晶体管NI的漏极连接。因为晶体管N3的栅极与节点NVSSI连接，该节点具有处于低逻辑电平的电压VSSI，所以晶体管N3 —直关断。当晶体管N4导通时，晶体管N4的源极的电压、与晶体管N4的漏极处NVSS节点的电压VSS相同。因为晶体管N2 —直导通，所以在晶体管N2的源极的节点NVSSI与晶体管N2的漏极的电压相同。因为晶体管N4的源极与晶体管N2的漏极连接，所以晶体管N2的源极的节点NVSSI处于晶体管N4的漏极的节点NVSS的电压VSS。相反，当晶体管N4关断时，晶体管N4作为开路，并且关断来自晶体管N2和P2的漏极的电连接。因为晶体管N2 —直导通，所以晶体管N2的漏极和源极处于相同的电压电平。因为晶体管N2的漏极与晶体管NI的栅极连接，并且晶体管N2的源极与晶体管NI的漏极通过晶体管N3的栅极连接，所以晶体管NI的漏极和栅极处于相同的电压电平。实际上，晶体管作为二极管。因此，与晶体管NI的漏极连接的节点NVSSI所处的电压电平与作为二极管作用的晶体管NI的二极管压 降相等。换言之，电路200的接地参考和连接至电路200的存储器单元MCPM的接地参考，通过作为二极管NI作用的晶体管的二极管电压而升高。在一些实施例中，存储器100的保持电压基于节点NVSSI的升高的参考电压。在一些实施例中，晶体管NI的二极管电压大约为晶体管NI的阈值电压，对于O. 85V VDD的晶体管，该阈值电压大约为250mV。电源管理边缘单元-第二实施例图3是电路300的附图，示出了根据第二实施例的电源管理边缘单元PMCELL。与电路200相比，电路300额外包括由信号SDB控制的晶体管N5。晶体管N5的漏极与晶体管NI的源极连接。晶体管N5的源极接地。在一些实施例中，晶体管P1、P2、N1、N2、N3和N4由“存储器”制造工艺制造，该制造工艺涉及用于制造存储器器件的制造工艺。相反，晶体管N5由“逻辑”制造工艺制造，该制造工艺涉及用于制造逻辑器件的工艺。出于说明的目的，通过存储器工艺制造的晶体管被称作存储器晶体管，而通过逻辑工艺制造的晶体管被称作逻辑晶体管。因此，晶体管N5被称作逻辑晶体管。在一些实施例中，存储器晶体管具有与那些逻辑晶体管不同的阈值电压。晶体管N5作为电源开关。当晶体管N5关断时，晶体管N5作为开路。如果晶体管N4关断，电路200会因为没有用于晶体管N4、N2和NI的接地参考电压而关闭。换言之，内部接地节点NVSSI不固定。实际上，与电路200 —起工作的存储器单元MC中存储的所有数据都被损坏。当晶体管N5导通时，晶体管N5的漏极与晶体管N5的源极处于相同的低电压电平或接地。因为晶体管NI的源极与晶体管N5的漏极连接，所以晶体管NI的源极也处于接地电平。实际上，晶体管N5为晶体管NI提供了接地路径。换言之，晶体管NI的源极在晶体管N5的源极处接地。因此，电路300以与电路200相似的方式起作用。也就是说，当晶体管N5导通并且晶体管N4关断时，节点NVSSI升高了上述作为二极管作用的晶体管NI的二极管电压。当晶体管N4导通时，晶体管N4源极的电压电平被拉至晶体管N4漏极的VSS电压电平。因为晶体管N2—直导通，所以晶体管N2漏极的电压电平与源极的节点NVSSI的电压电平相同。因为晶体管N4的源极与晶体管N2的漏极连接，所以晶体管N2的源极的节点NVSSI的电压电平处于晶体管N4的漏极的电压VSS。在一些实施例中，当晶体管N4导通时，晶体管N5禁止关断。图4是根据一些实施例对电路300的操作进行概括的图表。在行(I)中，当两个晶体管N4和N5都导通时，电路300将存储器单元MCPM置于空闲、或读取、或写入模式，因为内部接地节点NVSSI处于电压VSS。
在行⑵中，当晶体管N4关断并且晶体管N5导通时，存储器单元MCPM处于休眠模式，因为内部接地节点NVSSI升高了晶体管NI的二极管电压。在行(3)中，当两个晶体管N4和N5都关断时，存储器单元MCPM关闭，因为不存在用于晶体管NI和N2的接地参考。在行⑷中，电路300禁止在晶体管N5关断时导通晶体管N4。电源管理边缘单元-第三实施例图5是电路500的详图，示出了根据第三实施例的电源管理边缘单元PMCELL。相比于电路300，电路500额外包括由信号LSLPB控制的晶体管N6。晶体管N6的漏极与节点NVSSI连接。晶体管N6的源极接地或与节点NVSS连接。在一些实施例中，晶体管N6为逻辑晶体管。当晶体管N6导通时，晶体管N6的漏极的节点NVSSI被拉至晶体管N6的源极的VSS电压电平。实际上，存储器单元MCPM的内部接地节点NVSSI处于通常的接地电压电平VSS。在一些实施例中，晶体管N6为逻辑晶体管，并且电阻小于晶体管N2和N4的合成电阻。因此，晶体管N6提供了更强的电流以将晶体管N6的漏极的节点NVSSI拉至晶体管N6的源极的电压VSS。当晶体管N6关断时，晶体管N6作为开路。因此，电路500与不包括晶体管N6的电路300以类似的方式起作用。图6是根据一些实施例对电路500的操作进行概括的图表。在行⑴中，当晶体管N5关断时，使得晶体管N4和N6关断，电路500处于关闭模式。在行(2)中，当晶体管N5导通且晶体管N4关断时，使得晶体管N6关断。电路500处于休眠模式。通过二极管NI，节点NVSSI具有处于电压VSSI的升高的电压电平。晶体管N5为晶体管NI提供了接地路径。在行(3)中，当晶体管N5导通时，晶体管N4导通，并且晶体管N6关断，与图表400中的行⑴类似，电路处于空闲/读取/写入模式。晶体管N2的源极的节点NVSSI的电压VSSI与晶体管N4的源极的电压VSS相同。在行(4)中，当晶体管N5、N6和N4导通时，电路500处于加速模式(turbo mode)。晶体管N6的漏极的节点NVSSI被拉至晶体管N6的源极的VSS电压电平。电源管理边缘单元-第四实施例图7是电路700的详图，示出了根据第四实施例的电源管理边缘单元PMCELL。电路700包括与电路710连接的电路100。电路710包括与电路100相似而具有不同构造的晶体管。电路710的晶体管Pl-2、P2-2、Nl-2、N2-2、N3-2和N4-2与电路100的各个晶体管PI、P2、NI、N2、N3和N4对应。另外，晶体管N3-2和电路500中的晶体管N5以类似的方式起作用。因此，可以认为电路710中的晶体管N3-2与电路500中的晶体管N5等效。出于说明的目的，可以交换地使用晶体管N3-2和N5。电路700还包括晶体管N6，该晶体管与电路500中的晶体管N6以相同的方式起作用。晶体管P1-2的栅极、漏极和源极、电压VDD以及晶体管Nl_2的栅极连接在一起。因为晶体管N2-1的栅极与电压VDD连接所以，晶体管N1-2—直导通。因此，晶体管N1-2的漏极和源极处于相同的电压电平。因为晶体管NI的源极与晶体管N1-2的漏极连接，所 以晶体管NI的源极的电压电平与晶体管N1-2的源极的处于相同的电压电平。当晶体管N5导通时，晶体管N5的漏极和源极处于相同的电压电平。因为晶体管N1-2的源极与晶体管N5的漏极连接，所以当晶体管N5导通时，晶体管N1-2的源极同样处于晶体管N5的源极的VSS电压电平。实际上，当晶体管N5导通时，晶体管NI的源极处于节点NVSS的电压VSS。晶体管P2-2的栅极、漏极和源极、电压VDD以及晶体管N2_2的栅极连接在一起。因为晶体管N2-2的栅极处于电压VDD，所以晶体管N2-2 —直导通。因此，晶体管N2-2的漏极和源极处于相同的电平。处于晶体管N4和N2的栅极的信号SLPB在同时导通或关断晶体管N4和N4_2。当晶体管N4和N4-2导通时(例如，通过激活信号SLPB)，晶体管N4的漏极和源极处于相同的电压电平，并且晶体管N4-2的漏极和源极处于相同的电压电平。因为晶体管N4的漏极和N4-2的漏极连接在一起，所以晶体管N4-2的源极与晶体管N4的源极处于相同的电压电平。因为晶体管N2—直导通，所以晶体管N2的漏极和源极处于相同的电平。因此，晶体管N2的源极的节点NVSSI与晶体管N4的源极处于相同的电平。实际上，当晶体管N4和N4-2导通时，晶体管N2的源极的节点NVSSI处于晶体管N2-2的源极的节点NVSS的电压VSS。与电路500相比，电路700具有更少的泄漏电流。在电路700中，当晶体管N2的源极的节点NVSSI被拉至晶体管N2-2的源极的电压VSS时，电流从节点NVSSI流经四个晶体管N2、N4、N4-2和N2-2流至地电平。相反，在电路500中，当晶体管N2的源极的节点NVSSI被拉至晶体管N4的漏极的电压VSS时，电流流经两个晶体管N2和N4流至地电平。实际上，晶体管N4-2和N2-2在电路700中提供了额外的电阻以减小流动的电流或泄漏电流。与电路500类似，当晶体管N6导通时，晶体管N6的漏极的节点NVSSI被拉至晶体管N6的源极的节点NVSS的电压VSS。换言之，节点NVSSI处于电压VSS。当晶体管N6关断时，晶体管N6作为开路。晶体管N2的源极的节点NVSSI与晶体管N6的漏极的电连接断开，并且该节点NVSSI通过晶体管N2的源极、以及晶体管N3的栅极和漏极受到其他晶体管的影响。图8是对根据一些实施例的电路500的操作进行概括的图表800。图表800与图表600类似，除了图表600中的晶体管N4独立起作用，而在图表800中，晶体管N4和N4-2同时导通或关断。在行(I)中，当晶体管N5关断时，使得晶体管N4、N4-2和N6关断。电路700处于关闭模式，因为晶体管N5作为开路并且不存在用于晶体管N1-2、NI、N4和N2-2的地电平。在行⑵中，当晶体管N5导通并且晶体管N4和N4-2关断时，使得晶体管N6关断。电路700处于休眠模式。通过二极管NI，节点NVSSI具有处于电压VSSI的升高的电压电平。因为二极管N5导通，所以在晶体管N5的源极处的电压VSS提供了使电流从晶体管NI的源极流经晶体管N1-2和N5的电流路径。在行(3)中，当晶体管N5导通时，晶体管N4和N4-2导通，并且晶体管N6关断。电路700处于空闲/读取/写入模式。通过与晶体管N4的源极连接的晶体管N2的漏极、与晶体管N4-2的漏极连接的晶体管N4的漏极、以及与晶体管N2-2的漏极连接的晶体管N4-2的源极，晶体管N2的源极的节点NVSSI的电压VSSI与晶体管N2-2的源极的电压电平相同。在行⑷中，当晶体管N5、N6和N4导通时，电路700处于加速模式。晶体管N6的漏极的节点NVSSI被拉至处于晶体管N6的源极的VSS电压电平。在一些实施例中，相比于级联的晶体管N2-2、N4-2、N4和N2的电阻，晶体管N6的电阻要小很多。同时，通过与晶体管N4的源极连接的晶体管N2的漏极、与晶体管N4-2的漏极连接的晶体管N4的漏极、以及与晶体管N2-2的漏极连接的晶体管N4-2的源极，晶体管N2的源极的节点NVSSI与晶体管N2-2的源极处于相同的电压电平。实际上，节点NVSSI处于晶体管N6的源极和晶体管N2-2 的源极的电压VSS。存储器单元和电源管理单元的示例性连接图9是根据一些实施例的电路900的附图，示出了存储器单元MC和电源管理边缘单元200的连接。存储器单元MC包括分别与单元200的晶体管P1、P2、N1、N2、N3和N4对应的晶体管P1M、P2M、N1M、N2M、N3M、和N4M。晶体管P1M、P2M、N1M和N2M形成用于存储器单元MC的本领域普通技术人员能够识别的交叉锁存器。存储器单元MC的字线WL与单元200的信号线SLPB对应。在一些实施例中，可供使用的存储器单元MC被用于形成电源管理边缘单元200。例如，字线WL被用于形成信号SLPB。晶体管N3M的栅极与字线WL断开并且与晶体管N2M的源极连接。晶体管N2M的源极与地电平断开。晶体管PlM的漏极与晶体管NlM的漏极断开，并且与晶体管PlM的源极连接。晶体管N4M的漏极与位线BLB断开，并且与接地节点NVSS等连接。存储器单元MC的内部接地节点NVSSM与电源管理边缘单元200的节点NVSSI连接。实际上，单元200的节点NVSS对存储器单元MC作为地电平或VSS节点。因此，当电压VSSI如上所述升高时，存储器单元MC的接地参考或处于节点NVSS的普通电压VSS或处于节点NVSSI的升高电压VSSI。图9用于说明。本领域的普通技术人员应能够认识到，附加的存储器单元MC与图9连接。例如，在一列中的附加的存储器单元MC的内部接地节点NVSSM也与单元200的节点NVSSI连接。附加的存储器单元MC的晶体管N3M与位线BL连接，而附加的存储器单元MC的晶体管N4M与位线BLB等连接。电路900实际上是存储器100的存储阵列的一列单元。本领域的普通技术人员应该能够认识到，在此列底部的存储器单元MC与电源管理单元PMCELL、带单元STPCELL连接，或者与边缘单元ECELL连接。电路900中的电路200用于进行说明。其他的电源管理边缘单元，包括单元300、500或700，可以用于替换电路200，这些都在多种实施例的范围内。已描述出了多个实施例。尽管如此应该理解，在不背离本公开的精神和范围的情况下可以进行各种改变。例如，各种所示的具体掺杂类型的晶体管(例如，N型或P型金属氧化物半导体，或NMOS和PMP0S)的目的都用于说明，本公开的实施例并不限于具体的类型。不同掺杂类型的选择都处于各个实施例的范围内。在上述说明中所使用的各种信号的逻辑电平(例如，低或高)也都用于说明。当信号被激活和/或去激活时，各种实施例不限于具体的电平。不同逻辑电平的选择都处于各种实施例的范围内。一些实施例涉及的电路包括第一 PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。第一 PMOS晶体管具有第一PMOS漏极、第一 PMOS源极和第一 PMOS栅极。第二 PMOS晶体管具有第二 PMOS漏极、第二PMOS源极和第二 PMOS栅极。第一 NMOS晶体管具有第一 NMOS漏极、第一 NMOS源极和第一NMOS栅极。第二 NMOS晶体管具有第二 NMOS漏极、第二 NMOS源极和第二 NMOS栅极。第三NMOS晶体管具有第三NMOS漏极、第三NMOS源极和第三NMOS栅极。第四NMOS晶体管具有第四NMOS漏极、第四NMOS源极和第四NMOS栅极。第一 PMOS漏极、第一 PMOS源极、电压源、第二 PMOS栅极和第二 NMOS栅极连接在一起。第一 PMOS栅极、第一 NMOS栅极、第二 PMOS漏极、第二 NMOS漏极和第四NMOS源极连接在一起。第三NMOS栅极、第三NMOS漏极、第一NMOS漏极和第二 NMOS源极连接在一起并且作为第一参考电压节点。第四NMOS漏极与第二参考电压节点连接。第一参考电压节点的第一电压作为存储器单元的第一参考电压。第二参考电压节点的第二电压作为存储器单元的第二参考电压。 一些实施例涉及的存储器的列包括第一边缘单元和至少一个存储器单元。第一边缘单元处于列的第一边缘，并且包括第一边缘单元参考节点和第二边缘单元参考节点第一边缘单元处于列的第一边缘，并且包括第一边缘单元参考节点和第二边缘单元参考节点。至少一个存储器单元中的每一个都包括第一存储器参考节点。第一边缘单元参考节点与至少一个存储器单元的相应第一存储器参考节点连接。第二边缘单元参考节点作为至少一个存储器单元的第二存储器参考节点。第一边缘单元的前端层与至少一个存储器单元中存储器单元的前端层相同。一些实施例涉及的电路包括第一 PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第二第一PMOS晶体管、第二第二PMOS晶体管、第二第一 NMOS晶体管、第二第二 NMOS晶体管、第二第三NMOS晶体管、第二第
四NMOS晶体管。第一 PMOS晶体管具有第一 PMOS漏极、第一 PMOS源极和第一 PMOS栅极。第二 PMOS晶体管具有第二 PMOS漏极、第二 PMOS源极和第二 PMOS栅极。第一 NMOS晶体管具有第一 NMOS漏极、第一 NMOS源极和第一 NMOS栅极。第二 NMOS晶体管具有第二 NMOS漏极、第二 NMOS源极和第二 NMOS栅极。第三NMOS晶体管具有第三NMOS漏极、第三NMOS源极和第三NMOS栅极。第四NMOS晶体管具有第四NMOS漏极、第四NMOS源极和第四NMOS栅极。第二第一 PMOS晶体管具有第二第一 PMOS漏极、第二第一 PMOS源极和第二第一 PMOS栅极。第二第二 PMOS晶体管具有第二第二 PMOS漏极、第二第二 PMOS源极和第二第二 PMOS栅极。第二第一 NMOS晶体管具有第二第一 NMOS漏极、第二第一 NMOS源极和第二第一 NMOS栅极。第二第二 NMOS晶体管具有第二第二 NMOS漏极、第二第二 NMOS源极和第二第二 NMOS栅极。第二第三NMOS晶体管具有第二第三NMOS漏极、第二第三NMOS源极和第二第三NMOS栅极。第二第四NMOS晶体管具有第二第四NMOS漏极、第二第四NMOS源极和第二第四NMOS栅极。第一 PMOS漏极、第一 PMOS源极、电压源、第二 PMOS栅极和第二 NMOS栅极连接在一起。第一 PMOS栅极、第一 NMOS栅极、第二 PMOS漏极，第二 NMOS漏极和第四NMOS源极连接在一起。第三NMOS栅极、第三NMOS漏极、第一 NMOS漏极和第二 NMOS源极连接在一起并且作为第一参考电压节点。第四NMOS漏极与第二参考电压节点连接。第二第一 PMOS源极、第二第二 PMOS源极和电压源连接在一起。第二第一 PMOS漏极、第二第一 NMOS漏极、第二第三NMOS漏极、第二第二 PMOS栅极和第二第二 NMOS栅极连接在一起。第二第三NMOS栅极、第二第四NMOS栅极和字线连接在一起。第三NMOS栅极、第二第三NMOS栅极和位线连接在一起。第二第一 PMOS栅极、第二第一 NMOS栅极、第二第二 PMOS漏极、第二第二 NMOS漏极和第二第四NMOS源极连接在一起。第二第一 NMOS源极、第二第二 NMOS源极和第一参 考电压节点连接在一起。第二第四匪OS漏极与第二参考电压节点连接在一起。
权利要求
1.一种电路包括 第一 PMOS晶体管，具有第一 PMOS漏极、第一 PMOS源极和第一 PMOS栅极； 第二 PMOS晶体管，具有第二 PMOS漏极、第二 PMOS源极和第二 PMOS栅极； 第一 NMOS晶体管，具有第一 NMOS漏极、第一 NMOS源极和第一 NMOS栅极； 第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极和第二 NMOS栅极； 第三NMOS晶体管，具有第三NMOS漏极、第三NMOS源极和第三NMOS栅极；以及 第四NMOS晶体管，具有第四NMOS漏极、第 四NMOS源极和第四NMOS栅极； 其中， 所述第一 PMOS漏极、所述第一 PMOS源极、电压源、所述第二 PMOS栅极和所述第二 NMOS栅极连接在一起； 所述第一 PMOS栅极、所述第一 NMOS栅极、所述第二 PMOS漏极、所述第二 NMOS漏极和所述第四NMOS源极连接在一起； 所述第三NMOS栅极、所述第三NMOS漏极、所述第一 NMOS漏极和所述第二 NMOS源极连接在一起并且作为第一参考电压节点； 所述第四NMOS漏极与第二参考电压节点连接； 所述第一参考电压节点的第一电压作为存储器单元的第一参考电压；并且 所述第二参考电压节点的第二电压作为所述存储器单元的第二参考电压。
2.根据权利要求I所述的电路，进一步包括 第五NMOS晶体管，具有与所述第一 NMOS源极连接的第五NMOS漏极、以及与所述第二参考电压节点连接的第五NMOS源极。
3.根据权利要求2所述的电路，进一步包括 第六NMOS晶体管，具有与所述第一参考电压节点连接的第六NMOS漏极、以及与所述第二参考电压节点连接的第六NMOS源极。
4.根据权利要求3所述的电路，其中， 所述第一 PMOS晶体管、所述第二 PMOS晶体管、所述第一 NMOS晶体管、所述第二 NMOS晶体管、所述第三NMOS晶体管和所述第四NMOS晶体管由第一制造工艺制造；并且 所述第五NMOS晶体管和所述第六NMOS晶体管中的至少一个由与所述第一制造工艺不同的第二制造工艺制造。
5.根据权利要求I所述的电路进一步包括 第二第一 NMOS晶体管，具有第二第一 NMOS漏极，第二第一 NMOS源极和第二第一晶体管NMOS栅极； 第二第二 NMOS晶体管，具有第二第二 NMOS漏极，第二第二 NMOS源极和第二第二 NMOS栅极； 第二第三NMOS晶体管，具有第二第三NMOS漏极，第二第三NMOS源极和第二第三NMOS栅极； 第二第四NMOS晶体管，具有第二第四NMOS漏极，第二第四NMOS源极和第二第四NMOS栅极；以及 第五NMOS晶体管，具有第五NMOS漏极，第五NMOS源极和第五NMOS栅极； 其中，所述第一 NMOS源极和所述第二第一 NMOS漏极连接在一起； 所述第二第一 NMOS源极和所述第二第三NMOS漏极连接在一起； 所述第二第一 NMOS栅极、所述第二第二 NMOS栅极和所述电压源连接在一起； 所述第二第二 NMOS漏极和所述第二第四NMOS源极连接在一起； 所述第二第二 NMOS源极和所述第二参考电压节点连接在一起； 所述第二第三NMOS源极和所述第二参考电压节点连接在一起； 所述第四NMOS栅极和所述第二第四NMOS栅极连接在一起； 所述第四NMOS漏极和所述第二第四NMOS漏极连接在一起； 所述第五NMOS漏极和所述第一参考电压节点连接在一起；并且 所述第五NMOS源极和所述第二参考电压节点连接在一起。
6.根据权利要求5所述的电路进一步包括 第二第一 PMOS晶体管，具有第二第一 PMOS漏极、第二第一 PMOS源极和第二第一 PMOS栅极；以及 第二第二 PMOS晶体管，具有第二第二 PMOS漏极、第二第二 PMOS源极和第二第二 PMOS栅极； 其中， 所述第二第一 PMOS漏极、所述第二第一 PMOS源极、所述第二第一 PMOS栅极、所述第二第二 PMOS漏极、所述第二第二 PMOS源极、所述第二第二 PMOS栅极以及所述电压源连接在一起。
7.根据权利要求I所述的电路，其中，所述电路被配置为位于存储器阵列的边缘。
8.根据权利要求I所述的电路，其中，所述存储器单元包括 第一存储器PMOS晶体管，与所述第一 PMOS晶体管对应； 第二存储器PMOS晶体管，与所述第二 PMOS晶体管对应； 第一存储器NMOS晶体管，与所述第一 NMOS晶体管对应； 第二存储器NMOS晶体管，与所述第二 NMOS晶体管对应； 第三存储器NMOS晶体管，与所述第三NMOS晶体管对应； 第四存储器NMOS晶体管，与所述第四NMOS晶体管对应。
9.一种存储器列,包括 第一边缘单元，处于所述列的第一边缘，并且包括第一边缘单元参考节点和第二边缘单元参考节点；以及 至少一个存储器单元，所述至少一个存储器单元中的每一个都包括第一存储器参考节占. 其中， 所述第一边缘单元参考节点与所述至少一个存储器单元的相应第一存储器参考节点连接； 所述第二边缘单元参考节点作为所述至少一个存储器单元的第二存储器参考节点；并且 所述第一边缘单元的前端层与所述至少一个存储器单元中存储器单元的前端层相同。
10.一种电路包括第一 PMOS晶体管，具有第一 PMOS漏极、第一 PMOS源极和第一 PMOS栅极； 第二 PMOS晶体管，具有第二 PMOS漏极、第二 PMOS源极和第二 PMOS栅极； 第一 NMOS晶体管，具有第一 NMOS漏极、第一 NMOS源极和第一 NMOS栅极； 第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极和第二 NMOS栅极； 第三NMOS晶体管，具有第三NMOS漏极、第三NMOS源极和第三NMOS栅极； 第四NMOS晶体管，具有第四NMOS漏极、第四NMOS源极和第四NMOS栅极； 第二第一 PMOS晶体管，具有第二第一 PMOS漏极、第二第一 PMOS源极和第二第一 PMOS栅极； 第二第二 PMOS晶体管，具有第二第二 PMOS漏极、第二第二 PMOS源极和第二第二 PMOS栅极； 第二第一 NMOS晶体管，具有第二第一 NMOS漏极、第二第一 NMOS源极和第二第一 NMOS栅极； 第二第二 NMOS晶体管，具有第二第二匪OS漏极、第二第二 NMOS源极和第二第二 NMOS栅极； 第二第三NMOS晶体管，具有第二第三NMOS漏极、第二第三NMOS源极和第二第三NMOS栅极；以及 第二第四NMOS晶体管，具有第二第四NMOS漏极、第二第四NMOS源极和第二第四NMOS栅极； 其中， 所述第一 PMOS漏极、所述第一 PMOS源极、电压源、所述第二 PMOS栅极和所述第二 NMOS栅极连接在一起； 所述第一 PMOS栅极、所述第一 NMOS栅极、所述第二 PMOS漏极，所述第二 NMOS漏极和所述第四NMOS源极连接在一起； 所述第三NMOS栅极、所述第三NMOS漏极、所述第一 NMOS漏极和所述第二 NMOS源极连接在一起并且作为第一参考电压节点； 所述第四NMOS漏极与第二参考电压节点连接； 所述第二第一 PMOS源极、所述第二第二 PMOS源极和所述电压源连接在一起； 所述第二第一 PMOS漏极、所述第二第一 NMOS漏极、所述第二第三NMOS漏极、所述第二第二 PMOS栅极和所述第二第二 NMOS栅极连接在一起； 所述第二第三NMOS栅极、所述第二第四NMOS栅极和字线连接在一起； 所述第三NMOS源极、所述第二第三NMOS源极和第一位线连接在一起； 所述第二第一 PMOS栅极、所述第二第一 NMOS栅极、所述第二第二 PMOS漏极、所述第二第二 NMOS漏极和所述第二第四NMOS源极连接在一起； 所述第二第一 NMOS源极、所述第二第二 NMOS源极和所述第一参考电压节点连接在一起;并且 所述第二第四NMOS漏极连接至第二位线。
全文摘要
本发明公开了一种存储器边缘单元，并且，具体地涉及一种电路，该电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。该PMOS晶体管和NMOS晶体管被配置用于提供具有第一参考电压的第一参考电压节点和具有第二参考电压的第二参考电压节点。该第一参考电压和第二参考电压分别作为存储器单元的第一参考电压和第二参考电压。
文档编号H01L27/11GK102637689SQ201210030368
公开日2012年8月15日 申请日期2012年2月10日 优先权日2011年2月11日
发明者廖宏仁, 李政宏, 李明怡, 潘国华, 田丽钧, 郑宏正, 陈蓉萱 申请人:台湾积体电路制造股份有限公司