一种形成双应力层氮化硅薄膜的方法

文档序号:7087069阅读:193来源:国知局
专利名称:一种形成双应力层氮化硅薄膜的方法
技术领域
本发明涉及半导体集成电路制造领域,且特别涉及一种形成双应力层氮化硅薄膜的方法。
背景技术
随着集成电路特征线宽缩小到90nm以下,人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在N/PM0S上面沉积高拉和高压应力氮化硅作为通孔刻蚀停止层(Contact Etch Stop Layer, CESL)。尤其是在65nm制程以下,为了同时提高N/PMOS 的电迁移率,有时需要同时沉积高拉和高压应力氮化硅于不同的MOS上,而若NMOS之上有压应力层薄膜或者PMOS之上有拉应力薄膜时,都会对N/PM0S的电迁移率产生不利的影响。因此需要对N/PM0S进行选择性的蚀刻,通常,为了蚀刻彻底,需要分别在两次高应力氮化硅沉积之前预先沉积二氧化硅缓冲层做为高应力氮化硅的蚀刻阻挡层,并且会最终保留在半导体的结构之中。虽然这两层二氧化硅缓冲层薄膜厚度较薄,并且应力也相对较小,但是由于这两层薄膜离栅极最近,对于N/PM0S的电迁移率也是有一定的影响的。因此,需要对该方法进行改善,尽可能的去除这两层薄膜对N/PM0S不利的影响。

发明内容
本发明提出一种形成双应力层氮化硅薄膜的方法,采用本方法所制备的N/PM0S, 与现有技术相比,能够更加进一步的提高N/PM0S的性能。为了达到上述目的,本发明提出一种形成双应力层氮化硅薄膜的方法,所述方法包括下列步骤提供具有N/PM0S晶体管的衬底;在所述结构上沉积具有拉应力的第一氧化硅缓冲层;在所述结构上沉积具有高拉应力的第一氮化娃应力层;对PMOS区域进行光刻以及蚀刻,去除该区域的第一氮化硅应力层和第一氧化硅缓冲层;在所述结构上沉积具有压应力的第二氧化硅缓冲层;在所述结构上沉积具有高压应力的第二氮化硅应力层;对NMOS区域进行光刻以及蚀刻,去除该区域的第二氮化硅应力层和第二氧化硅缓冲层。进一步的,所述沉积第一氧化硅缓冲层和第二氧化硅缓冲层的厚度为50-300A。进一步的,所述沉积第一氮化硅应力层和第二氮化硅应力层的厚度为100-800A。进一步的,所述沉积第一氧化硅缓冲层和第二氧化硅缓冲层的应力范围在 50-500MPa 之间。进一步的,所述沉积第一氮化硅应力层和第二氮化硅应力层的应力范围在 500-5000MPa 之间。
本发明提出一种形成双应力层氮化硅薄膜的方法,在沉积高拉和高压应力氮化硅应力层之前,预先沉积拉和压应力的二氧化硅缓冲层,并分别对N/PM0S进行选择性的蚀刻。采用该方法制备的双应力层,能够提高N/PM0S的电迁移率,从而改善器件性能。


图I所示为本发明较佳实施例的形成双应力层氮化硅薄膜的方法流程图。图2 图6所示为本发明较佳实施例的形成双应力层氮化硅薄膜的结构示意图。
具体实施例方式为了更了解本发明的技术内容,特举具体实施例并配合所附图式说明如下。请参考图1,图I所示为本发明较佳实施例的形成双应力层氮化硅薄膜的方法流程图。本发明提出一种形成双应力层氮化硅薄膜的方法,所述方法包括下列步骤步骤SlOO :提供具有N/PM0S晶体管的衬底;
:在所述结构上沉积具有拉应力的第一氧化硅缓冲层;
:在所述结构上沉积具有高拉应力的第一氮化硅应力层;
:对PMOS区域进行光刻以及蚀刻,去除该区域的第一氮化硅应力层和第
:在所述结构上沉积具有压应力的第二氧化硅缓冲层;
:在所述结构上沉积具有高压应力的第二氮化硅应力层;
:对NMOS区域进行光刻以及蚀刻,去除该区域的第二氮化硅应力层和第步骤S200步骤S300步骤S400 一氧化硅缓冲层;步骤S500步骤S6OO步骤S700 二氧化硅缓冲层。再请参考图2 图6,图2 图6所示为本发明较佳实施例的形成双应力层氮化硅薄膜的结构示意图。如图2所示,本发明提供具有NMOS和PMOS晶体管的衬底,并在所述结构上沉积具有拉应力的第一氧化硅缓冲层100和具有高拉应力的第一氮化硅应力层200, 所述沉积第一氧化硅缓冲层100的厚度为50-300A,所述沉积第一氮化硅应力层200的厚度为100-800A,所述沉积第一氧化硅缓冲层100的应力范围在50-500MPa之间,所述沉积第一氮化硅应力层200的应力范围在500-5000MPa之间。再请参考图3,在NMOS区域上方的结构上设置第一掩模300,并对PMOS区域进行光刻以及蚀刻,依次去除该区域的第一氮化硅应力层200和第一氧化硅缓冲层100。请参考图4,接着在所述结构上沉积具有压应力的第二氧化硅缓冲层400和具有高压应力的第二氮化硅应力层500,所述沉积第二氧化硅缓冲层400的厚度为50-300A,所述沉积第二氮化硅应力层500的厚度为100-800A,所述沉积第二氧化硅缓冲层400的应力范围在50-500MPa之间,所述沉积第二氮化硅应力层500的应力范围在500_5000MPa之间。请参考图5,在PMOS区域上方的结构上设置第二掩模600,并对NMOS区域进行光刻以及蚀刻,依次去除该区域的第二氮化硅应力层400和第二氧化硅缓冲层500,最终形成如图6所示的双应力层氮化硅薄膜结构。综上所述,本发明提出一种形成双应力层氮化硅薄膜的方法,在沉积高拉和高压应力氮化硅应力层之前,预先沉积拉和压应力的二氧化硅缓冲层,并分别对N/PM0S进行选择性的蚀刻。采用该方法制备的双应力层,能够提高N/PM0S的电迁移率,从而改善器件性倉泛。虽然本发明已以较佳实施例揭露如上,然其并非用以限定本发明。本发明所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作各种的更动与润饰。因此,本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种形成双应力层氮化硅薄膜的方法,其特征在于,所述方法包括下列步骤提供具有N/PM0S晶体管的衬底;在所述结构上沉积具有拉应力的第一氧化硅缓冲层;在所述结构上沉积具有高拉应力的第一氮化硅应力层;对PMOS区域进行光刻以及蚀刻,去除该区域的第一氮化硅应力层和第一氧化硅缓冲层;在所述结构上沉积具有压应力的第二氧化硅缓冲层;在所述结构上沉积具有高压应力的第二氮化硅应力层;对NMOS区域进行光刻以及蚀刻,去除该区域的第二氮化硅应力层和第二氧化硅缓冲层。
2.根据权利要求I所述的形成双应力层氮化硅薄膜的方法,其特征在于,所述沉积第一氧化硅缓冲层和第二氧化硅缓冲层的厚度为50-300A。
3.根据权利要求I所述的形成双应力层氮化硅薄膜的方法,其特征在于,所述沉积第一氮化硅应力层和第二氮化硅应力层的厚度为100-800A。
4.根据权利要求I所述的形成双应力层氮化硅薄膜的方法,其特征在于,所述沉积第一氧化硅缓冲层和第二氧化硅缓冲层的应力范围在50-500MPa之间。
5.根据权利要求I所述的形成双应力层氮化硅薄膜的方法,其特征在于,所述沉积第一氮化硅应力层和第二氮化硅应力层的应力范围在500-5000MPa之间。
全文摘要
本发明提出一种形成双应力层氮化硅薄膜的方法,在沉积高拉和高压应力氮化硅应力层之前,预先沉积拉和压应力的二氧化硅缓冲层,并分别对N/PMOS进行选择性的蚀刻。采用该方法制备的双应力层,能够提高N/PMOS的电迁移率,从而改善器件性能。
文档编号H01L21/31GK102610513SQ201210093939
公开日2012年7月25日 申请日期2012年3月31日 优先权日2012年3月31日
发明者徐强 申请人:上海华力微电子有限公司
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