一种全包围栅极器件形成纳米线的方法
【专利摘要】本发明提出一种全包围栅极器件形成纳米线的方法，包括步骤：提供半导体衬底，包括基底层以及立于基底层上的鳍形沟道结构，鳍形沟道结构包括半导体材料的鳍形沟道以及覆盖鳍形沟道顶部的硬掩膜层；对鳍形沟道进行氧化处理，使得鳍形沟道侧壁表面被氧化层覆盖包围；进行湿法回推，去除鳍形沟道的顶部拐角处的氧化层，使鳍形沟道的顶部拐角的半导体材料部分暴露；在鳍形沟道的顶部拐角暴露出的半导体材料处生长外延线；移除硬掩膜层和鳍形沟道侧壁上剩余的氧化层；热氧化处理鳍形沟道使其完全转化为氧化物，去除氧化物，使外延线转变为悬空于基底层上方的纳米线。
【专利说明】一种全包围栅极器件形成纳米线的方法
【技术领域】
[0001]本发明涉及半导体制造领域，且特别涉及一种全包围栅极器件中形成纳米线的方法。
【背景技术】
[0002]随着集成电路行业的不断发展，集成芯片的关键尺寸也遵照摩尔定律不断缩小，对于集成芯片的器件结构的要求也越来越高。在先进的集成芯片中，传统的平面结构的器件已经难以满足电路设计的要求。因此非平面结构的器件也应运而生，包括绝缘体上硅，双栅、多栅、纳米线场效应管以及最新的三维栅极。
[0003]具有全包围栅极(Gate-all-around)结构的半导体器件由于全包围栅极结构在器件性能以及有效地限制短沟道效应(Short channel effect)的特殊性能,正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。除此之外，漏场的影响也被移除，所以器件的短沟道效应被有效限制。由于构成器件沟道的硅膜与底部衬底之间最终需要悬空，因此全包围栅极器件的制造工艺也较为复杂。
【发明内容】
[0004]为了克服上述问题，本发明提供一种采用纳米线作为器件沟道的全包围栅极器件中纳米线的形成方法。
[0005]为了实现上述目的，本发明提出一种全包围栅极器件形成纳米线的方法，包括步骤:
[0006]提供半导体衬底，所述半导体衬底包括基底层以及立于基底层上的鳍形沟道结构，所述鳍形沟道结构包括半导体材料的鳍形沟道以及覆盖所述鳍形沟道顶部的硬掩膜层；
[0007]对所述鳍形沟道进行氧化处理，使得所述鳍形沟道侧壁表面被氧化层覆盖包围；
[0008]进行湿法回推，去除所述鳍形沟道的顶部拐角处的氧化层，使所述鳍形沟道的顶部拐角的半导体材料部分暴露；
[0009]在所述鳍形沟道的顶部拐角暴露出的半导体材料处生长外延线；
[0010]移除所述硬掩膜层和鳍形沟道侧壁上剩余的氧化层；
[0011]热氧化处理所述鳍形沟道使其完全转化为氧化物，去除所述氧化物，使所述外延线转变为悬空于所述基底层上方的纳米线。
[0012]进一步地，所述鳍形沟道结构还包括位于所述鳍形沟道和所述硬掩膜层之间的垫
氧化层。
[0013]进一步地,所述鳍形沟道的半导体材料材质包括S1、Ge或SiGe。
[0014]进一步地，所述硬掩膜层的材质为氮化物。
[0015]进一步地,所述外延线的材质包括Si或SiGe。[0016]进一步地，使所述外延线转变为悬空于所述基底层上方的纳米线之后，还包括:
[0017]在所述纳米线外周原子层沉积一层高介电常数材料层；
[0018]在所述纳米线外周再溅镀沉积一层金属材料层。
[0019]进一步地，所述高介电常数材料包括氧化铪、氧化铝、五氧化二钽及氧化锆中的至少一种。
[0020]进一步地，所述金属层材质包括氮化钛和/或氮化钽。
[0021 ] 进一步地，所述金属层具有拉伸应力。
[0022]进一步地，所述硬掩膜层的厚度大于所述垫氧化层的厚度。
[0023]进一步地,所述外延线的直径范围为20nm至lOOnm。
[0024]进一步地,所述外延线的长度范围为30nm至lum。
[0025]进一步地,所述纳米线的直径范围包括2nm至20nm。
[0026]进一步地,所述纳米线为掺杂Si纳米线或掺杂SiGe纳米线。
[0027]进一步地，所述纳米线的掺杂材质包括硼、碳、砷、磷、铟及锡中的至少一种。
[0028]进一步地，所述纳米线的掺杂浓度范围包括5 X IO11CnT3至IX 1016cnT3。
[0029]本发明还提供一种全包围栅极结构器件，使用上述全包围栅极器件形成纳米线的方法，将所述纳米线作为器件的沟道。
[0030]与现有技术先比，本发明所述的一种全包围栅极器件形成纳米线的方法的有益效果主要表现在:通过外延方式在鳍形沟道的顶部拐角暴露出的半导体材料处外延生长纳米线，再热氧化消耗移除鳍形沟道的半导体材料，使外延生长的纳米线相对于基底层悬空，形成纳米线沟道。使用本发明所述的形成纳米线的方法来作为全包围栅极器件的沟道，工艺方法较为简单。
【专利附图】
【附图说明】
[0031]图1为本发明的全包围栅极器件形成纳米线的方法步骤图；
[0032]图2a至图2c为形成具有鳍形沟道结构半导体衬底过程中的器件结构示意图；
[0033]图3为图2c的俯视图布局图；
[0034]图4为图3截面A-A的器件截面图；
[0035]图5为进行氧化处理后的器件截面图；
[0036]图6为进行湿法回推后的器件截面图；
[0037]图7为生长外延线后的器件截面图；
[0038]图8为移除硬掩膜层和侧壁上的氧化层后的器件截面图；
[0039]图9a和图9b为热氧化处理后的器件截面图；
[0040]图10为原子层沉积高介电常数材料层后的器件截面图；
[0041]图11为溅射沉积金属层后的器件截面图；
[0042]图12是完成形成纳米线工艺后器件的结构图。
【具体实施方式】
[0043]作为示例，本发明的器件是基于绝缘体上硅为衬底的硅片，但并不局限于此。
[0044]下面结合附图对发明作进一步的描述。[0045]请参考图1，图1是本发明的全包围栅极器件形成纳米线的方法步骤图，包括步骤如下:
[0046]步骤SlOl:提供半导体衬底，所述半导体衬底包括基底层以及立于基底层上的鳍形沟道结构，所述鳍形沟道结构包括半导体材料的鳍形沟道以及覆盖所述鳍形沟道顶部的硬掩膜层；
[0047]图2a至图2c是形成具有鳍形沟道结构半导体衬底过程中的器件结构示意图。
[0048]请参照图2a,以绝缘体上娃衬底的为示例,绝缘体上娃衬底包括衬底层I,覆盖于衬底层I的埋葬氧化层2以及埋葬氧化层2之上的绝缘体上硅层3。衬底层I和绝缘体上硅层3的材质均为半导体材料。通常的，衬底层I的材质为体硅，而绝缘体上硅层3的材质为Si或Ge，优选为Si，且衬底层I的厚度远远大于埋葬氧化层2的厚度和绝缘体上硅层3的厚度。埋葬氧化层2通常采用SiO2，起到绝缘层的作用。在绝缘体上硅层上沉积一层硬掩膜层4，作为刻蚀阻挡层，通常采用的是氮化物，优选为Si3N4。在硬掩膜层4的上方覆盖有已图案化的光刻胶层5。
[0049]请参照图2b，将图2a所示的膜质的硅片进行刻蚀，刻蚀停止于埋葬氧化层2，将未被已图案化的光刻胶层5遮蔽的硬掩膜层4和绝缘体上硅层3去除，形成与已图案化的光刻胶层5相同图案的硬掩膜层4’和绝缘体上硅层3’。刻蚀过程主要分为主刻蚀和过刻蚀两个过程。主刻蚀过程中以CxFy族气体作为主要刻蚀气体，而在过刻蚀过程中则以HBr/Cl2或是HBr/02的组合气体作为主要刻蚀气体。
[0050]请参照图2c，将上述膜质的硅片进行去胶，移除覆盖于顶层的已图案化光刻胶层5，使刻蚀完成，已图案化的硬掩膜层4暴露。形成步骤SlOl中的鳍形沟道结构200，鳍形结构200包括以图案化的绝缘体上硅层3 (包括源区、漏区以及位于两者之间的鳍形沟道)和覆盖于绝缘体上硅层3’上的硬掩膜层4’，而基底层100则包括最底层的衬底层I和埋葬氧化层2。
[0051]作为优选，在实际产品生产中，往往会在硬掩膜层4和绝缘体上硅层3之间生长一层氧化层，为了缓解硬掩膜层4对于绝缘提上硅层3的半导体材料的压力。该氧化层的厚度小于硬掩膜层4的厚度。通常常用的氧化层材质为Si02。在后续步骤中，该氧化层与硬掩膜层4同时移除。
[0052]请参照图3，图3是图2c的俯视布局图。截面A-A为鳍形沟道处的截面。
[0053]请参照图4，图4是图3截面A-A的器件截面图。基底层100包括底部的衬底层I以及覆盖于衬底层I上的作为绝缘层的埋葬氧化层2，埋葬氧化层2上具有鳍形结构200。鳍形结构200包括覆盖于埋葬氧化层2上的绝缘体上硅层3’(包括源区、漏区以及位于两者之间的鳍形沟道200a)及其顶部的硬掩膜层4’。
[0054]步骤S102:对所述鳍形沟道进行氧化处理，使得所述鳍形沟道暴露出的侧壁表面被氧化层覆盖包围；
[0055]请参考图5，图5是进行氧化处理后的器件截面图。对图4所示的器件进行氧化处理，在鳍形沟道200a侧壁的绝缘体上硅层3 ’上定向生长一层氧化层，遮蔽鳍形沟道200a侧壁的绝缘体上硅层3’。氧化处理通常采用高温热氧化(温度大于700° )，在氧化处理的同时，也会对绝缘体上硅层3’造成一定的消耗，且侧壁的绝缘体上硅层3’的消耗速度比平面处的消耗速度更快。因此在氧化处理后，实际的鳍形沟道200a侧壁的绝缘体上硅层3’的宽度会有所减少。
[0056]步骤S103:进行湿法回推，去除所述鳍形沟道的顶部拐角处的氧化层，使所述鳍形沟道的顶部拐角的半导体材料部分暴露；
[0057]请参考图6，图6是进行湿法回推后的器件截面图。
[0058]进行湿法回推(Wet Pull Back)，腐蚀掉位于鳍形沟道200a顶部拐角处覆盖绝缘体上硅层3’的氧化层，使鳍形沟道200a顶部拐角处的部分绝缘体上硅层3’a暴露，同时其他区域的氧化层也会有一定量的损耗。湿法回推溶液可采用DHF或BHF。
[0059]步骤S104:在所述鳍形沟道的顶部拐角暴露的半导体材料处生长外延线；
[0060]请参考图7，图7是生长外延线后的器件截面图。
[0061]在湿法回推腐蚀掉氧化层而暴露的顶部拐角处的部分绝缘体上硅层3’ a位置外延生长Si或SiGe,形成外延线7。优选的,外延线7材质为SiGe,搭配鳍形沟道的材质Si。外延线7的直径根据具体器件的沟道需求而不同，直径范围为20nm至lOOnm。同样的，外延线7的长度根据具体器件的沟道长度需求而不同，长度范围为30nm至lum。作为优选的，可以对外延线7进行掺杂处理，掺杂材质包括硼、碳、砷、磷、铟及锡中的至少一种，掺杂浓度范围包括 5 X IO11CnT2 至 IXlO1W0
[0062]生长外延线的工艺参数包括:温度为600°C至1000°C、压力为5torr至50torr、外延主要气体为硅烷和/或锗烷的混合气体，外延辅助气体为H2或HC1、工艺时间Imin至60mino
[0063]步骤S105:移除所述硬掩膜层和鳍形沟道侧壁上剩余的氧化层；
[0064]请参考图8，图8是移除硬掩膜层和侧壁上剩余的氧化层后的器件截面图。
[0065]通过RCA clean去除硬掩膜层和侧壁上剩余的氧化层。同样也可以通过增加热磷酸(155°C)来移除硬掩膜层以及RCA clean去除侧壁上剩余的氧化层。经过上述处理后，埋葬氧化层2表面有鳍形沟道200a的绝缘体上硅层3’与外延生长的纳米线7。
[0066]步骤S106:热氧化处理所述鳍形沟道使其完全转化为氧化物，去除所述氧化物，使所述外延线转变为悬空于所述基底层上方的纳米线。
[0067]请参考图9a，图9a是热氧化处理后的器件截面图。
[0068]对上述半导体器件进行热氧化处理，使鳍形沟道的绝缘体上硅层3’完全转化为氧化物，去除所述氧化物，使所述外延线转变为悬空于所述基底层100上方的纳米线7’。所述纳米线V的直径范围为2nm至20nm。热氧化处理的可采用快速热处理(RTP)或炉管的方式。热氧化处理的参数包括:温度700°C至1100°C、压力2torr至750torr、主要氧化气体为O2、辅助氧化气体为N2或4。采用快速热处理的工艺时间为IOs至20s ;采用炉管的工艺时间为I小时至7小时。
[0069]需要说明的是，当鳍形沟道的半导体材料为Si时，对应的外延线材质为SiGe混合物，热氧化处理鳍形沟道的Si时，由于对Si的氧化速度大于SiGe混合物的氧化速度，因此纳米线并不随着鳍形沟道Si的完全氧化而氧化，而是对外延线造成一定量的消耗；当鳍形沟道结构的半导体材料为SiGe，外延线的材质为Si，由于对Si的氧化速度快于SiGe混合物的氧化速度，因此为了在去除鳍形沟道的SiGe的同时仍需要保留一定直径的外延线Si不被氧化，需要在生长外延线时形成的外延线直径必须要大于鳍形沟道的宽度；同样的，当鳍形沟道的半导体材料和外延线材质相同时，其氧化速度相同，外延线直径也必须要大于鳍形沟道的宽度，才能在完全氧化鳍形沟道半导体材料的同时保留一定直径的外延线以作为器件的纳米线沟道。
[0070]请参考图％，图9b是去除热氧化产生的氧化层后的器件截面图。
[0071]于此同时，在衬底100的埋葬氧化层2表面由于热氧化处理而沉积一层牺牲氧化层8。普遍的，埋葬氧化层2的采用材质为SiO2，热氧化处理过程中氧等离子与鳍形沟道的半导体材料层Si反应而产生的牺牲氧化层8的材质同样为Si02。之后，通常会通过湿法腐蚀的方式去除掉一定厚度的氧化层，以减少埋葬氧化层2和牺牲氧化层8的加起来的总体氧化层的厚度。优选的，湿法移除的氧化层厚度大于牺牲氧化层8的厚度。
[0072]步骤S107:原子层沉积，在所述纳米线外周沉积一层高介电常数材料层；
[0073]传统的栅介电层材质SiO2已经不能满足45nm以下半导体器件的需求，利用高介电常数材质取代SiO2作为栅介电层材质可以再保持等效氧化层电容值的条件下，增加介电层的物理厚度。高介电常数材料层的沉积方式不同于传统的物理气相沉积和化学气相沉积，而采用更为精确地原子层沉积(Atomic Layer Deposition, ALD)方式。
[0074]请参考图10，图10是原子层沉积高介电常数材料层后的器件截面图。再通过原子层沉积的方式在步骤S106形成的纳米线沟道器件表面沉积一层高介电常数材料层9。高介电常数材料层9会沉积覆盖于牺牲氧化层8上以及纳米线7’的四周。高介电常数材料层9的材质包括:氧化铪、氧化铝、五氧化二钽或氧化锆，优选为氧化铪Hf02。高介电常数材料层9的厚度范围为20埃至100埃，具体厚度根据不同器件性能的需求而不同。
[0075]步骤S108:溅镀沉积，在所述纳米线外周再沉积一层金属材料层。
[0076]请参考图11，图11是溅射沉积金属层后的器件截面图。对上述经过原子层沉积高介电常数材料层的器件再通过物理气相沉积溅镀沉积一层金属层10。所述金属层10覆盖于高介电常数材料层9表面并包裹于纳米线7’外周的高介电常数层外。金属层10的材质包括氮化钛或氮化钽，优选为氮化钛TiN。金属层10的厚度范围包括20nm至lOOnm，且金属层10本身具有拉伸应力。
[0077]请参考图12，图12是完成形成纳米线工艺后器件的结构图。纳米线7’的外周由内向外依次包裹有一层高介电常数层9和一层金属层10，一根纳米线7’构成器件的一个沟道。纳米线7’相对于底部牺牲氧化层8而言为悬空状。在后续的栅极形成工艺中，在纳米线7’的悬空区域形成栅极(图中未示出)，最终完成全包围栅极结构器件，而后续步骤均与现有技术相同，在此不一一列举。
[0078]下面结合具体实施例对本发明做进一步描述。
[0079]实施例1
[0080]在本实施例中，采用绝缘体上硅衬底结构，包括位于底层的衬底硅，氧化生长覆盖于衬底硅的埋葬氧化层和位于埋葬氧化层顶部的绝缘体上硅层。埋葬氧化层厚度为3000埃，绝缘体上硅层厚度为1000埃。绝缘提上硅层材质为Si。
[0081]在上述绝缘体上硅衬底结构上通过化学气相沉积方式分别沉积一层200埃的SiO2氧化层和1000埃的Si3N4氮化层；
[0082]通过光刻曝光显影形成图案化的光刻胶图案覆盖于Si3N4氮化层上；进行刻蚀工艺，去除未被光刻胶覆盖的区域，刻蚀停止层停止在埋葬氧化层上，形成具有鳍形沟道Si的鳍形沟道结构，鳍形沟道的宽度为400埃,长度为300埃；[0083]进行900°C的高温热氧化，形成一层覆盖于鳍形沟道的Si侧壁和空旷区氧化层，鳍形沟道的Si宽度由于氧化消耗减小为300埃；
[0084]使用DHF溶液进行湿法回推，去除覆盖于鳍形沟道的Si顶部拐角部分的氧化层，使鳍形沟道的Si顶部拐角部分暴露；
[0085]在鳍形沟道的Si顶部拐角暴露部分外延生长直径为20nm的SiGe外延线，外延线的长度为30nm，并对上述外延线进行掺杂处理，掺杂材质为硼，掺杂浓度为5X IO11CnT3 ；
[0086]使用RCA clean移除鳍形沟道的Si上覆盖的SiO2氧化层和硬掩膜层Si3N4氮化层，以及鳍形沟道侧壁的氧化层；
[0087]对上述鳍形沟道的Si进行热氧化处理(温度:1000°C、压力:50torr、气体:02/H2)，热氧化消耗掉Si宽度为300埃、长度为300埃的鳍形沟道，同时也对SiGe外延线造成损耗，SiGe外延线的直径由20nm消耗成为10nm，SiGe外延线变为悬空于基底层的纳米线，同时在埋葬氧化层SiO2表面沉积一层牺牲氧化层SiO2 ；
[0088]原子层沉积一层50埃的HfO2层，覆盖于牺牲氧化层SiO2和SiGe纳米线外周；
[0089]物理气相沉积溅镀一层20nm的TiN金属层，TiN金属层覆盖于HfO2层和包裹SiGe纳米线外周的HfO2。
[0090]形成长度为30nm、直径为10nm、掺杂浓度为5X IO11CnT3的硼掺杂SiGe纳米线，SiGe纳米线外周由内向外依次包裹有50埃的HfO2层和20nm的TiN金属层。由上述纳米线构成的器件沟道长度为30nm,沟道宽度为10nm。
[0091]实施例2
[0092]在本实施例中，采用绝缘体上硅衬底结构，包括位于底层的衬底硅，氧化生长覆盖于衬底硅的埋葬氧化层和位于埋葬氧化层顶部的绝缘体上硅层。埋葬氧化层厚度为3000埃，绝缘体上硅层厚度为1000埃。绝缘提上硅层材质为SiGe。
[0093]在上述绝缘体上硅衬底结构上通过化学气相沉积方式分别沉积一层200埃的SiO2氧化层和1000埃的Si3N4氮化层；
[0094]通过光刻曝光显影形成图案化的光刻胶图案覆盖于Si3N4氮化层上；进行刻蚀工艺，去除未被光刻胶覆盖的区域，刻蚀停止层停止在埋葬氧化层上，形成具有鳍形沟道SiGe的鳍形沟道结构，鳍形沟道的宽度为200埃,长度为1000埃；
[0095]进行900°C的高温热氧化，形成一层覆盖于鳍形沟道的Si侧壁和空旷区氧化层，鳍形沟道的SiGe宽度由于氧化消耗减小为100埃；
[0096]使用DHF溶液进行湿法回推，去除覆盖于鳍形沟道的Si顶部拐角部分的氧化层，使鳍形沟道的SiGe顶部拐角部分暴露；
[0097]在鳍形沟道的SiGe顶部拐角暴露部分外延生长直径为30nm的Si外延线，外延线的长度为IOOnm,并对上述外延线进行掺杂处理,掺杂材质为磷,掺杂浓度为8X IO11CnT3 ；
[0098]使用RCA clean移除鳍形沟道的SiGe上覆盖的SiO2氧化层和硬掩膜层Si3N4氮化层，以及鳍形沟道侧壁的氧化层；
[0099]对上述鳍形沟道的SiGe进行热氧化处理(温度:1000°C、压力:20torr、气体:02/H2),热氧化消耗掉宽度为300埃、长度为300埃的鳍形沟道SiGe，同时也对Si外延线造成损耗，Si外延线的直径由30nm消耗成为5nm，Si外延线变为悬空于基底层的纳米线，同时在埋葬氧化层SiO2表面沉积一层牺牲氧化层SiO2 ；[0100] 原子层沉积一层20埃的HfO2层，覆盖于牺牲氧化层SiO2和SiGe纳米线外周；[0101 ] 物理气相沉积溅镀一层20nm的TiN金属层，TiN金属层覆盖于HfO2层和包裹SiGe纳米线外周的HfO2。
[0102]形成长度为30nm、直径为5nm、掺杂浓度为8 X IO11CnT3的磷掺杂SiGe纳米线，SiGe纳米线外周由内向外依次包裹有20埃的HfO2层和20nm的TiN金属层。由上述纳米线构成的器件沟道长度为30nm,沟道宽度为5nm。
[0103]实施例3
[0104]在本实施例中，采用绝缘体上硅衬底结构，包括位于底层的衬底硅，氧化生长覆盖于衬底硅的埋葬氧化层和位于埋葬氧化层顶部的绝缘体上硅层。埋葬氧化层厚度为3000埃，绝缘体上硅层厚度为1000埃。绝缘提上硅层材质为SiGe。
[0105]在上述绝缘体上硅衬底结构上通过化学气相沉积方式分别沉积一层200埃的SiO2氧化层和1000埃的Si3N4氮化层；
[0106]通过光刻曝光显影形成图案化的光刻胶图案覆盖于Si3N4氮化层上；进行刻蚀工艺，去除未被光刻胶覆盖的区域，刻蚀停止层停止在埋葬氧化层上，形成具有鳍形沟道Si的鳍形沟道结构，鳍形沟道的宽度为400埃,长度为300埃；
[0107]进行900°C的高温热氧化，形成一层覆盖于鳍形沟道的SiGe侧壁和衬底硅空旷区氧化层，鳍形沟道的SiGe宽度由于氧化消耗减小为300埃；
[0108]使用DHF溶液进行湿法回推，去除覆盖于鳍形沟道的SiGe顶部拐角部分的氧化层，使鳍形沟道的SiGe顶部拐角部分暴露；
[0109]在鳍形沟道的SiGe顶部拐角暴露部分外延生长直径为40nm的SiGe外延线，外延线的长度为30nm，并对上述外延线进行掺杂处理，掺杂材质为硼，掺杂浓度为5X IO11CnT3 ；
[0110]使用RCA clean移除鳍形沟道的SiGe上覆盖的SiO2氧化层和硬掩膜层Si3N4氮化层，以及鳍形沟道侧壁的氧化层；
[0111]对上述鳍形沟道的SiGe进行热氧化处理(温度:7000°C、压力:10torr、气体:02/N2),热氧化消耗掉宽度为300埃、长度为300埃的鳍形沟道SiGe,同时也对SiGe外延线造成损耗，SiGe外延线的直径由40nm消耗成为10nm，SiGe外延线变为悬空于基底层的纳米线，同时在埋葬氧化层SiO2表面沉积一层牺牲氧化层SiO2 ；
[0112]原子层沉积一层50埃的HfO2层，覆盖于牺牲氧化层SiO2和Si纳米线外周；
[0113]物理气相沉积派镀一层20nm的TiN金属层，TiN金属层覆盖于HfO2层和包裹Si纳米线外周的HfO2。
[0114]形成长度为30nm、直径为10nm、掺杂浓度为5 X IO11CnT3的硼掺杂Si纳米线，Si纳米线外周由内向外依次包裹有50埃的HfO2层和20nm的TiN金属层。由上述纳米线构成的器件沟道长度为30nm,沟道宽度为10nm。
[0115]综合上述，本发明所述的一种全包围栅极器件形成纳米线的方法，通过外延方式在鳍形沟道的顶部拐角暴露出的半导体材料处外延生长纳米线，再热氧化消耗移除鳍形沟道的半导体材料，使外延生长的纳米线相对于基底层悬空，形成纳米线沟道。使用本发明所述的形成纳米线的方法来作为全包围栅极器件的沟道，工艺方法较为简单。
[0116]综上所述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属【技术领域】的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
【权利要求】
1.一种全包围栅极器件形成纳米线的方法，其特征在于，包括步骤: 提供半导体衬底，所述半导体衬底包括基底层以及立于基底层上的鳍形沟道结构，所述鳍形沟道结构包括半导体材料的鳍形沟道以及覆盖所述鳍形沟道顶部的硬掩膜层； 对所述鳍形沟道进行氧化处理，使得所述鳍形沟道侧壁表面被氧化层覆盖包围； 进行湿法回推，去除所述鳍形沟道的顶部拐角处的氧化层，使所述鳍形沟道的顶部拐角的半导体材料部分暴露； 在所述鳍形沟道的顶部拐角暴露出的半导体材料处生长外延线； 移除所述硬掩膜层和鳍形沟道侧壁上剩余的氧化层； 热氧化处理所述鳍形沟道使其完全转化为氧化物，去除所述氧化物，使所述外延线转变为悬空于所述基底层上方的纳米线。
2.如权利要求1所述的全包围栅极器件形成纳米线的方法，其特征在于:所述鳍形沟道结构还包括位于所述鳍形沟道和所述硬掩膜层之间的垫氧化层。
3.如权利要求1所述的全包围栅极器件形成纳米线的方法，其特征在于:所述鳍形沟道的半导体材料材质包括S1、Ge或SiGe。
4.如权利要求1所述的全包围栅极器件形成纳米线的方法，其特征在于:所述硬掩膜层的材质为氮化物。
5.如权利要求1所述 的 全包围栅极器件形成纳米线的方法，其特征在于:所述外延线的材质包括Si或SiGe。
6.如权利要求1所述的全包围栅极器件形成纳米线的方法，其特征在于:使所述外延线转变为悬空于所述基底层上方的纳米线之后，还包括: 在所述纳米线外周原子层沉积一层高介电常数材料层； 在所述纳米线外周再溅镀沉积一层金属材料层。
7.如权利要求6所述的全包围栅极器件形成纳米线的方法，其特征在于:所述高介电常数材料包括氧化铪、氧化铝、五氧化二钽及氧化锆中的至少一种。
8.如权利要求6所述的全包围栅极器件形成纳米线的方法，其特征在于:所述金属层材质包括氮化钛和/或氮化钽。
9.如权利要求8所述的全包围栅极器件形成纳米线的方法，其特征在于:所述金属层具有拉伸应力。
10.如权利要求2所述的全包围栅极器件形成纳米线的方法，其特征在于:所述硬掩膜层的厚度大于所述垫氧化层的厚度。
11.如权利要求1或5所述的全包围栅极器件形成纳米线的方法，其特征在于:所述外延线的直径范围为20nm至lOOnm。
12.如权利要求1或5所述的全包围栅极器件形成纳米线的方法，其特征在于:所述外延线的长度范围为30nm至lum。
13.如权利要求1或5所述的全包围栅极器件形成纳米线的方法，其特征在于:所述纳米线的直径范围包括2nm至20nm。
14.如权利要求5所述的全包围栅极器件形成纳米线的方法，其特征在于:所述纳米线为掺杂Si纳米线或掺杂SiGe纳米线。
15.如权利要求14所述的全包围栅极器件形成纳米线的方法，其特征在于:所述纳米线的掺杂材质包括硼、碳、砷、磷、铟及锡中的至少一种。
16.如权利要求14或15所述的全包围栅极器件形成纳米线的方法，其特征在于:所述纳米线的掺杂浓度范围包括5 X IO11CnT3至IX 1016cm_3。
17.—种全包围栅极结构器件，其特征在于:使用如权利要求1至16中任一所述的全包围栅极器件形成纳米线的方法，`将所述纳米线作为器件的沟道。
【文档编号】H01L29/10GK103456609SQ201210183171
【公开日】2013年12月18日 申请日期:2012年6月5日 优先权日:2012年6月5日
【发明者】禹国宾 申请人:中芯国际集成电路制造(上海)有限公司