一种用于缩小金属硬掩膜层的关键尺寸的方法
【专利摘要】本发明提供一种用于缩小金属硬掩膜层的关键尺寸的方法，包括：提供衬底，所述衬底上方形成有具有开口图案的金属硬掩膜层；以及对所述金属硬掩膜层执行湿法蚀刻处理，以氧化所述金属硬掩膜层中具有预定厚度的部分，继而去除所述金属硬掩膜层中被氧化的部分，反复重复上述过程后根据本发明的方法能够在图案密集区和图案稀疏区之间获得一致的CD缩小比例或CD偏移，进而能够制作具有改进的电学性能的半导体器件。
【专利说明】—种用于缩小金属硬掩膜层的关键尺寸的方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种用于缩小金属硬掩膜层的关键尺寸(Critical Dimension, CD)的方法。
【背景技术】
[0002]目前，在半导体制造工艺中，金属硬掩膜(Metal Hard Mask，MHM)由于其具有相对较高的选择比而广泛应用于先进逻辑制造技术中。
[0003]然而，随着集成电路制造向28nm及以下发展，图案之间的间距(pitch)不断缩小。间距的不断缩小会引发下列问题:图案密集区和图案稀疏区之间的负载效应更加显著，并且密集区和稀疏区之间的⑶缩小比例或⑶偏移(bias)将存在较大差异。而这些问题将导致最终形成的半导体器件的整体电学性能变差。
[0004]因此，需要一种用于制造半导体器件的方法，以解决现有技术中存在的问题。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]为解决上述现有技术中存在的问题，本发明提供一种用于缩小金属硬掩膜层的关键尺寸的方法，包括:提供衬底，所述衬底上方形成有具有开口图案的金属硬掩膜层；以及对所述金属硬掩膜层执行湿法蚀刻处理，以氧化所述金属硬掩膜层中具有预定厚度的部分，继而去除所述金属硬掩膜层中被氧化的部分，从而达到缩小金属硬掩膜层的关键尺寸的目的。
[0007]优选地，对所述金属硬掩膜层重复执行所述湿法蚀刻处理，直至将所述金属硬掩膜层的所述关键尺寸缩小至预先设定的关键尺寸。
[0008]优选地，所述湿法蚀刻处理中用于氧化处理的处理液包含H202。
[0009]优选地，所述湿法蚀刻处理中用于去除处理的处理液包含NH3。
[0010]优选地，所述湿法蚀刻处理的蚀刻速率小于10埃/分钟。
[0011]优选地，所述金属硬掩膜层的构成材料为T1、TiN、Ta、TaN或它们的任一组合。
[0012]优选地，在所述衬底和所述金属硬掩膜层之间还形成有电介质界面层。
[0013]进一步优选地，所述电介质界面层由氧化物构成。
[0014]进一步优选地，所述氧化物为低温氧化物或SiON。
[0015]进一步优选地，在所述湿法蚀刻处理中，所述金属硬掩膜层相对于所述电介质界面层的蚀刻选择比大于50。
[0016]优选地，在所述衬底和所述金属硬掩膜层之间还形成有目标膜层。
[0017]优选地，在执行所述湿法蚀刻处理之后进一步包括:以所述金属硬掩膜层为掩膜，对所述金属硬掩膜层下方的膜层进行干法蚀刻处理。[0018]进一步优选地，所述干法蚀刻处理为零蚀刻偏移工艺。
[0019]综上所述，根据本发明的方法具有以下优点:首先，能够在图案密集区和图案稀疏区之间获得一致的⑶缩小比例或⑶偏移；其次，对于光学邻近修正(Optical ProximityCorrection, 0PC)、光刻或蚀刻工艺而言，可以获得较佳的工艺窗口。因此，根据本发明的方法能够最终实现对半导体器件的整体电学性能的提高。此外，该方法容易与传统CMOS工艺兼容、无需增加额外的掩模版以及曝光显影步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
【专利附图】
【附图说明】
[0020]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中:
[0021]图1为根据本发明示例性实施例制造半导体器件的工艺流程图；以及
[0022]图2A-2E为根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。
【具体实施方式】
[0023]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0024]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地位于其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。
[0025]图1示出了根据本发明示例性实施例制造半导体器件的工艺流程图，图2A-2E示出了根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的示例性实施例。
[0026]首先，执行步骤SlOl:提供衬底，所述衬底上方形成有具有开口图案的金属硬掩膜层。
[0027]如图2A所示，提供衬底210，在衬底210上方形成有具有开口图案的金属硬掩膜层230。如图所示，在本实施例中，在衬底210和金属硬掩膜层230之间还形成有目标膜层220。
[0028]作为示例，衬底210的构成材料可以为以下所提到的材料中的至少一种:娃、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底210中可以形成有掺杂区域(未示出)，例如N型阱区和P型阱区。此外，衬底210中还可以包括隔离结构(未示出)，例如浅沟槽隔离(STI)结构等，隔离结构可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其他现有的低介电常数材料形成。
[0029]作为示例，金属硬掩膜层230的构成材料可以为T1、TiN、Ta、TaN或它们的任一组合。金属硬掩膜层230可以为由这些材料中的至少一种构成的单层膜或者多层膜。
[0030]作为示例，目标膜层220可以是形成在衬底上的金属互连布线层、层间介电层、栅极材料层或者硬掩膜层。所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。所述层间介电层的构成材料可以选自低介电常数(k)材料或超低k材料，例如，由美国加州圣大克劳拉市Applied Materials公司市售的Black Diamond?II (BDII)电介
质、由Dow Chemical公司市售的SiW:与Cyclotene'K (苯环丁烯)介电材料。所述栅极材料
层的构成材料选自多晶娃和招中的一种。所述硬掩膜层的构成材料选自氧化物、未掺杂娃玻璃、玻璃上硅、SiON、SiN、SiBN、BN和高k材料中的至少一种。优选地，目标膜层220为用于形成金属互连布线的金属层。当然，目标膜层220是可选而非必需的，可根据实际情况加以取舍。
[0031]此外，在目标膜层220与金属硬掩膜层230之间还可形成有电介质界面层(未示出)。该电介质界面层可以由氧化物构成。优选地，该氧化物为低温氧化物(LTO)或SiON。
[0032]另外，在衬底210和目标膜层220之间还可形成有蚀刻停止层(未示出)，用于后续对目标膜层220中进行蚀刻时保护其下层膜层不受损伤。该蚀刻停止层例如可由掺氮氧化硅(NDC)构成。更多的可构成蚀刻停止层的材料及其形成工艺和条件已为本领域技术人员所知，在此不再赘述。应当理解的是，蚀刻停止层是可选而非必需的。
[0033]接着，执行步骤S102:对所述金属硬掩膜层执行湿法蚀刻处理，以氧化所述金属硬掩膜层中具有预定厚度的部分，继而去除所述金属硬掩膜层中被氧化的部分，从而达到缩小金属硬掩膜层的关键尺寸的目的。
[0034]如图2B所示，对金属硬掩膜层230执行湿法蚀刻处理，以将其暴露在蚀刻剂(即用于氧化的处理液)中的部分氧化，即图中所示氧化部分230a。该氧化部分230a形成之后随即由蚀刻剂(即用于去除的处理液)去除，仅留下未被氧化的部分230b，如图2C所示。氧化部分230a的厚度可由技术人员根据实际需要加以设定，并根据所设定的厚度调整工艺参数(例如，蚀刻剂的配比等)以获得理想的工艺结果。
[0035]作为示例，所述湿法蚀刻处理中用于氧化处理的处理液可包含H2O2。此外，作为示例，所述湿法蚀刻处理中用于去除处理的处理液可包含nh3。采用湿法蚀刻处理来氧化并去除部分金属硬掩膜层230的优点在于，在湿法蚀刻处理条件下，覆盖在金属硬掩膜层230的表面上的金属氧化层能够具有较佳的均一性。
[0036]此外，所述湿法蚀刻处理的蚀刻速率优选小于10埃/分钟，以便良好地控制⑶缩小偏移。此外，当在目标膜层220和金属硬掩膜层230之间形成有上述的电介质界面时，在所述湿法蚀刻处理中，金属硬掩膜层230相对于上述电介质界面层的蚀刻选择比优选大于50，以在氧化并去除金属硬掩膜层230的同时尽可能不损伤位于其下方的电介质界面层。同样，在此情况下，作为示例，上述湿法蚀刻处理中用于氧化处理的处理液可包含H2O2，并且用于去除处理的处理液可包含NH3。
[0037]接着，执行步骤S103:再次对所述金属硬掩膜层执行所述湿法蚀刻处理，直至将所述金属硬掩膜层的所述关键尺寸缩小至预先设定的关键尺寸。[0038]如图2D所示，对留下的金属硬掩膜层230b执行湿法蚀刻处理，以将其暴露在蚀刻齐U(即用于氧化的处理液)中的部分氧化，即图中所示氧化部分230d。该氧化部分230d形成之后随即由蚀刻剂(即用于去除的处理液)去除，仅留下未被氧化的部分230c，如图2E所示。氧化部分230d的厚度同样可由技术人员根据实际需要(例如，根据预先设定的关键尺寸)加以设定，并且该步骤中所使用的处理液可以与步骤S 102中所用的相同，例如可以包含NH3或H2O,其优点如上所述。需予以注意的是，金属硬掩膜层230的CD缩小的总宽度由所去除的氧化部分的厚度决定。因此，通过调整氧化部分的厚度，可以获得具有所期望的CD的金属硬掩膜层230。
[0039]此外，需予以理解的是，虽然上述示例性实施例中所描述的是仅执行两次湿法蚀刻处理的情况，但本领域技术人员应认识到，在实际制造中，可以根据需要重复多次执行湿法蚀刻处理，直至获得所期望的CD为止。此外，还需理解的是，本文中所使用术语“蚀刻剂”包括用于氧化的处理液和用于去除的处理液。
[0040]另外，需予以认识到，出于成本控制的目的，上述每道工序使用传统设备就能够实施，因而可以降低制造成本。此外，根据本发明的方法由于简单易行，因而可以实现可靠的在线工艺控制。
[0041]接着，在形成具有缩小的CD的金属硬掩膜层之后，可以其为掩膜，对其下方的膜层(例如，目标膜层220)执行干法蚀刻处理。其中，所述干法蚀刻处理为零蚀刻偏移工艺。利用硬掩膜层进行干法蚀刻的具体工艺条件和参数及其适用场合已为本领域技术人员所知，不再详细描述。
[0042]综上所述，根据本发明的方法具有以下优点:首先，能够在图案密集区和图案稀疏区之间获得一致的⑶缩小比例或⑶偏移；其次，对于光0PC、光刻或蚀刻工艺而言，可以获得较佳的工艺窗口。因此，根据本发明的方法能够最终实现对半导体器件的整体电学性能的提高。此外，该方法容易与传统CMOS工艺兼容、无需增加额外的掩模版以及曝光显影步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
[0043]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种用于缩小金属硬掩膜层的关键尺寸的方法，包括: 提供衬底，所述衬底上方形成有具有开口图案的金属硬掩膜层；以及对所述金属硬掩膜层执行湿法蚀刻处理，以氧化所述金属硬掩膜层中具有预定厚度的部分，继而去除所述金属硬掩膜层中被氧化的部分，从而达到缩小金属硬掩膜层的关键尺寸的目的。
2.根据权利要求1所述的方法，其中，对所述金属硬掩膜层重复执行所述湿法蚀刻处理，直至将所述金属硬掩膜层的所述关键尺寸缩小至预先设定的关键尺寸。
3.根据权利要求1所述的方法，其中，所述湿法蚀刻处理中用于氧化处理的处理液包含氏02。
4.根据权利要求1所述的方法，其中，所述湿法蚀刻处理中用于去除处理的处理液包含 NH3。
5.根据权利要求1所述的方法，其中，所述湿法蚀刻处理的蚀刻速率小于10埃/分钟。
6.根据权利要求1所述的方法，其中，所述金属硬掩膜层的构成材料为T1、TiN、Ta、TaN或它们的任一组合。
7.根据权利要求1所述的方法，其中，在所述衬底和所述金属硬掩膜层之间还形成有电介质界面层。
8.根据权利要求7所述的方法，其中，所述电介质界面层由氧化物构成。
9.根据权利要求8所述的方法，其中，所述氧化物为低温氧化物或SiON。
10.根据权利要求7所述的方法，其中，在所述湿法蚀刻处理中，所述金属硬掩膜层相对于所述电介质界面层的蚀刻选择比大于50。
11.根据权利要求1所述的方法，其中，在所述衬底和所述金属硬掩膜层之间还形成有目标膜层。
12.根据权利要求11所述的方法，其中，在执行所述湿法蚀刻处理之后进一步包括: 以所述金属硬掩膜层为掩膜，对所述金属硬掩膜层下方的膜层进行干法蚀刻处理。
13.根据权利要求12所述的方法，其中，所述干法蚀刻处理为零蚀刻偏移工艺。
【文档编号】H01L21/02GK103578917SQ201210258574
【公开日】2014年2月12日 申请日期:2012年7月24日 优先权日:2012年7月24日
【发明者】武咏琴, 王新鹏 申请人:中芯国际集成电路制造(上海)有限公司