半导体装置及其制作方法
【专利摘要】本发明公开一种半导体装置及其制作方法，该半导体装置包括一半导体基底、两个浮置栅极(floating?gate)、一控制栅极(control?gate)以及一第一介电层。两个浮置栅极设置于半导体基底上，其中控制栅极部分重叠各浮置栅极，且部分控制栅极位于两个浮置栅极之间。此外，设置于两个浮置栅极与控制栅极之间的第一介电层具有一固定厚度。
【专利说明】半导体装置及其制作方法
【技术领域】
[0001]本发明涉及一种半导体装置及其制作方法，尤其是涉及一种具有高栅极耦合值(gate coupling ratio, GCR)的半导体装置及其制作方法。
【背景技术】
[0002]闪存存储器(flash memory)是一种非挥发性(non-volatile)存储器,其在缺乏外部电源供应时，也能够保存存储在存储器中的资讯内容。近几年来，由于闪存存储器具有可重复写入以及可被电抹除等优点，因此，已被广泛地应用在移动电话(mobile phone)、数字相机(digital camera)、游戏机(video player)、个人数字助理(personal digitalassistant, PDA)等电子产品或正在发展中的系统单芯片(system on a chip, S0C)中。
[0003]然而，由于电子产品朝微型化趋势发展，使得闪存存储器单元的尺寸缩小，造成栅极率禹合值(gate coupling ratio, GCR)下降。因此，如何提升栅极I禹合值以改善闪存存储器单元的电性表现实为相关技术者所欲改进的课题。
【发明内容】
[0004]本发明的目的之一在于提供一种具有高栅极耦合值的半导体装置及制作此半导体装置的方法，以改善半导体装置的效能。
[0005]为达上述目的，本发明的一较佳实施例是提供一种半导体装置，其包括:一半导体基底、两个浮置栅极(floating gate)、一控制栅极(control gate)以及一第一介电层。两个浮置栅极设置于半导体基底上，其中控制栅极部分重叠各浮置栅极，且部分控制栅极位于两个浮置栅极之间。此外，第一介电层设置于两个浮置栅极与控制栅极之间，且第一介电
层具有一固定厚度。
[0006]本发明的另一较佳实施例是提供一种制作半导体装置的方法，包括下列步骤。首先，依序形成一栅极介电层以及一第一栅极层于一半导体基底上，且栅极介电层位于第一栅极层与半导体基底之间。接着，形成至少一开口于第一栅极层中。然后，全面性形成一介电层于半导体基底上，且介电层覆盖第一栅极层。随后，形成一第二栅极层填满开口并重叠第一栅极层。
[0007]本发明通过设置一 T形控制栅极，使控制栅极可同时重叠两个浮置栅极的顶面与一侧面，与控制栅极仅重叠一浮置栅极的顶面的结构相比，本发明的控制栅极的结构设计可增加浮置栅极与控制栅极之间的重叠面积以提升栅极耦合值，进而降低半导体装置的操作电压以及提升半导体装置的效能。此外，各浮置栅极与控制栅极之间仅全面性设置有第一介电层，而且此第一介电层具有一固定厚度，因此可使各浮置栅极与控制栅极的一间距为固定值，进而得到一稳定的电容值。
【专利附图】
【附图说明】
[0008]图1为本发明一实施例的一半导体装置的剖面示意图；[0009]图2为本发明一较佳实施例的一半导体装置的布局示意图；
[0010]图3为本发明一较佳实施例的一半导体装置沿图2A-A’线段的剖面示意图；
[0011]图4至图14为本发明的一较佳实施例的制作半导体装置的方法示意图；
[0012]图15至图19为本发明的另一较佳实施例的制作半导体装置的方法示意图。
[0013]主要元件符号说明
[0014]10，100，238，300半导体装置
[0015]12,102,200半导体基底
[0016]14 栅极堆叠
[0017]16，106，220A，220B，306浮置栅极
[0018]18，110，218，308控制栅极
[0019]20，112，232A，232B，302选择栅极
[0020]22，24，26，314，314，介电层
[0021]28，30，源极/漏极掺杂区
[0022]32 通道区
[0023]104,202栅极介电层`
[0024]108，212，212’第一介电层
[0025]114，228A，228B，304第二介电层
[0026]116,210第一掺杂区
[0027]118，236A，236B，320第二掺杂区
[0028]120，234A，234B，312，312，，318 间隙壁
[0029]204第一栅极层206浅沟槽隔离
[0030]208开214第二栅极层
[0031]216掩模层
[0032]216’，310图案化掩模层
[0033]222A，222B牺牲间隙壁
[0034]224,311栅极堆叠结构
[0035]226,313掺杂区
[0036]230,316第三栅极层
[0037]Al, A2, A3, A4弯角
[0038]BL 位线
[0039]Cl, C2电容
[0040]Dl 第一方向D2 第二方向
[0041]D3，D4剖面方向
[0042]SI, S2侧面
[0043]S3, S4内侧
[0044]S5, S6, S9, SlO外侧
[0045]S7, S8侧边
[0046]SL 源极线【具体实施方式】
[0047]为使熟习本发明所属【技术领域】的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
[0048]请参考图1。图1绘示本发明一实施例的一半导体装置的剖面示意图。如图1所示，半导体装置10，以闪存存储器单元为例，包含有一半导体基底12、设置于半导体基底12上的一栅极堆叠14，以及一选择栅极(select gate) 20设置于栅极堆叠14的侧面，其中栅极堆叠14包括浮置栅极(floating gate) 16以及控制栅极(control gate) 18。半导体基底12可包含例如一由硅、砷化镓、硅覆绝缘(SOI)层、外延层、硅锗层或其他半导体基底材料所构成的基底。浮置栅极16、控制栅极18以及选择栅极20—般是由多晶硅所构成。各栅极之间可设置介电层22/24/26例如:氧化物层，以彼此电性绝缘。半导体装置10另包含有源极/漏极掺杂区28/30设置于栅极堆叠14两侧的半导体基底12中，以及一通道区32定义于源极/漏极掺杂区28/30之间的半导体基底12中。此外，浮置栅极16与半导体基底12之间的介电层22是一穿隧氧化(tunneling oxide)层,热电子(hot electron)即经由此穿隧氧化层隧穿(tunneling)进出浮置栅极16，而达到半导体装置10数据存取的功倉泛。
[0049]—般而言,栅极I禹合值(gate coupling ratio, GCR)为决定闪存存储器单元效能的重要指标之一，栅极耦合值愈高表示闪存存储器单元在进行写入或抹除操作时所需的操作电压愈低，效能愈好。栅极耦合值可被定义为:
[0050]GCR=Cl/(CI+C2)
[0051]其中，浮置栅极16与控制栅极18之间的电容为Cl，浮置栅极16与半导体基底12中的通道区32之间的电容为C2。由上述关系式可知，提高GCR的方法可以增加Cl与/或减少C2，举例来说，由于电容大小与形成电容的重叠面积成正比，因此，可通过增加浮置栅极16与控制栅极18之间的重叠面积以增加Cl，而提升栅极耦合值。
[0052]为提升栅极耦合值，本发明提供一种半导体装置，请参考图2以及图3。图2绘示本发明一较佳实施例的一半导体装置的布局示意图。图3绘示本发明一较佳实施例的一半导体装置沿图2A-A’线段的剖面示意图。其中，图2为上视示意图，为明确表达各主要元件的相对关系，部分标示于图3的元件未标示于图2中。
[0053]如图2及图3所示，半导体装置100，以闪存存储器单元为例，包括栅极介电层104、至少两个浮置栅极(floating gate) 106、一第一介电层108以及一控制栅极(controlgate) 110依序设置于一半导体基底102上。半导体基底102可包含例如一由硅、砷化镓、硅覆绝缘(SOI)层、外延层、硅锗层或其他半导体基底材料所构成的基底。栅极介电层104以及第一介电层108可由介电材料所构成，包括硅氧化物、氮氧化物或介电常数大于4的高介电常数介电层，其中，栅极介电层104设置于各浮置栅极106与半导体基底102之间，可作为穿隧氧化层，热电子即经由栅极介电层104隧穿进出浮置栅极106，而达到半导体装置100的数据存取的功能；而第一介电层108设置于两个浮置栅极106与控制栅极110之间，其可为单层结构或例如氧化物-氮化物-氧化物(oxide-nitride-oxide，0N0)叠层组成的多层结构，可作为栅间氧化层，以提供电性绝缘效果。浮置栅极106以及控制栅极110均可由导电材料所构成，包括多晶硅、金属硅化物或具有特定功函数的金属材料，其中，浮置栅极106可用于存储热电子，而控制栅极110可用于控制半导体装置100的数据存取的功能。[0054]值得注意的是，控制栅极110为一 T形控制栅极，且控制栅极110同时部分重叠两个浮置栅极106并位于两个浮置栅极106之间，也就是说，控制栅极110可同时重叠各浮置栅极106的部分顶面、两个浮置栅极106相向的侧面S1/S2以及两个浮置栅极106之间的半导体基底102。因此，与半导体装置10相比，在半导体装置100中，控制栅极110不仅沿第一方向Dl重叠两个浮置栅极106的顶面(与控制栅极18重叠浮置栅极16的顶面相似)，控制栅极110还可沿第二方向D2重叠两个浮置栅极106的相向的侧面S1/S2，以增加浮置栅极106与控制栅极110的重叠面积进而提升栅极耦合值。
[0055]另外，在半导体装置100中，各浮置栅极106与控制栅极110之间仅设置有第一介电层108，而且第一介电层108全面性设置于各浮置栅极106以及半导体基底102上。更详细地说，第一介电层108接触各浮置栅极106的一顶面、各浮置栅极106的一侧面S1/S2、控制栅极110的底面以及重叠两个浮置栅极106之间的半导体基底102，且第一介电层108接触的各浮置栅极106的侧面S1/S2彼此面对。在其他实施例中，设置于控制栅极110与两个浮置栅极106之间的第一介电层108也可直接接触半导体基底102。此外，在本实施例中，第一介电层108与接触的浮置栅极106的表面互相平行，且第一介电层108具有一固定厚度，因此可使各浮置栅极106与控制栅极110的一间距为固定值。
[0056]半导体装置100还包括两个选择栅极112，分别设置于各浮置栅极106与控制栅极110的一侧。选择栅极112由导电材料所构成,可包括多晶娃、金属娃化物或具有特定功函数的金属材料，用于协助控制半导体装置100的数据存取的功能。不同于半导体装置10的选择栅极20具有一弧状表面，在本实施例中，半导体装置100的各选择栅极112具有一平坦的顶面平行各浮置栅极106的一顶面以及控制栅极110的一顶面，且具有一倒L的形状以分别部分重叠相对应的各浮置栅极106，也就是说，各选择栅极112可重叠相对应的各浮置栅极106的弯角A1/A2以及部分顶面。在半导体装置100例如:闪存存储器单元进行抹除操作时，存储于浮置栅极106中的部分热电子将可通过此弯角A1/A2经由选择栅极112释出，有助于降低半导体装置100进行抹除操作时所需的操作电压以及处理时间。
[0057]此外，两个第二介电层114分别设置于各选择栅极112与各浮置栅极106之间以及各选择栅极112与控制栅极110之间，可作为栅间氧化层，以提供电性绝缘效果，其中栅极介电层104、第一介电层108以及各第二介电层114共同环绕相对应的各浮置栅极106。
[0058]还有,一第一掺杂区116以及两个第二掺杂区118可作为半导体装置100的源极/漏极掺杂区，其中第一掺杂区116设置于两个浮置栅极106之间的半导体基底102中，也就是说，控制栅极110将重叠此第一掺杂区116 ;而两个第二掺杂区118分别设置于各浮置栅极106相对于第一掺杂区116的另一侧的半导体基底102中，也就是说，两个第二掺杂区118分别设置于两个浮置栅极106两侧的半导体基底102中。在本实施例中，第一掺杂区116可电连接至一源极线(source line, SL),且两个第二掺杂区118可分别电连接至一位线(bit line，BL)。另外，介电材料所构成的两个间隙壁120可分别设置于选择栅极112与各第二掺杂区118之间的半导体基底102上，可用于调整第一掺杂区116以及第二掺杂区118的间距，亦即电子通道的长度，也可避免施加于选择栅极112与第二掺杂区118的信号互相干扰。
[0059]请参考表1，并请一并参考图3。表I列不本发明一较佳实施例的一半导体装置的操作条件参考表。如表I所示，当半导体装置100处于不同操作状态包括写Λ (programming)、抹除(erase)、或读取(read)时，需分别施加不同的信号于各端点(terminal)包括选择栅极112、电连接至一位线BL的第二掺杂区118、电连接至源极线SL的第一掺杂区116或控制栅极110，以完成相对应的操作。举例来说，当半导体装置100被选取进行写入(programming)操作时,一第一正电位例如+8伏特(V)施加于控制栅极110上，使第一正电位电容性耦合至浮置栅极106，此外，一第二正电位例如+2.5V施加于选择栅极112上，一第三正电位例如+4.5V施加于源极线SL上也就是施加至第一掺杂区116，以及一电流例如+1毫安培(PA)施加于位线BL上也就是施加至第二掺杂区118，以共同在第一掺杂区116与第二掺杂区118之间的通道区中形成热电子，并通过控制栅极110与通道区所形成的电位差，形成一横越栅极介电层104的电场使热电子可越过栅极介电层104进入浮置栅极106中，以完成写入操作。而当半导体装置100未与其他半导体装置(图未示)共同进行写入操作时，亦即半导体装置100未被选取进行写入操作时，则可施加一相同电压Vcc至控制栅极110以及位线BL，而选择栅极112以及源极线SL则可接地以维持OV的电位。
[0060]表1
[0061]
【权利要求】
1.一种半导体装置，包括: 两个浮置栅极(floating gate),设置于一半导体基底上； 控制栅极(control gate)，部分重叠各该浮置栅极，且部分该控制栅极位于二该浮置栅极之间；以及 第一介电层，设置于二该浮置栅极与该控制栅极之间，且该第一介电层具有一固定厚度。
2.如权利要求1所述的半导体装置，其中各该浮置栅极与该控制栅极之间仅有该第一介电层，使各该浮置栅极与该控制栅极的一间距为固定值。
3.如权利要求1所述的半导体装置，其中该控制栅极为一T形控制栅极。
4.如权利要求1所述的半导体装置，其中该第一介电层接触各该浮置栅极的一顶面、各该浮置栅极的一侧面以及两个该浮置栅极之间的该半导体基底。
5.如权利要求4所述的半导体装置，其中该第一介电层接触的各该浮置栅极的该侧面彼此面对。
6.如权利要求1所述的半导体装置，其中设置于该控制栅极与二该浮置栅极之间的该第一介电层直接接触该半导体基底。
7.如权利要求1所述的半导体装置，另包括: 第一掺杂区，设置于两个该浮置栅极之间的该半导体基底中，且该控制栅极重叠该第一掺杂区；以及` 两个第二掺杂区，分别设置于各该浮置栅极相对于该第一掺杂区的另一侧的该半导体基底中。
8.如权利要求1所述的半导体装置，另包括: 栅极介电层，分别设置于各该浮置栅极与该半导体基底之间； 两个选择栅极，分别设置于各该浮置栅极与该控制栅极的一侧；以及 两个第二介电层，分别设置于各该选择栅极与各该浮置栅极之间以及各该选择栅极与该控制栅极之间，其中该栅极介电层、该第一介电层以及各该第二介电层共同环绕相对应的各该浮置栅极。
9.如权利要求8所述的半导体装置，其中各该选择栅极均包括一倒L的形状并分别部分重叠相对应的各该浮置栅极。
10.如权利要求8所述的半导体装置，其中各该选择栅极具有一平坦的顶面。
11.如权利要求10所述的半导体装置，其中各该选择栅极的该顶面平行各该浮置栅极的一顶面以及该控制栅极的一顶面。
12.如权利要求8所述的半导体装置，其中各该选择栅极包括一条状剖面，且未部分重叠各该浮置栅极。
13.如权利要求8所述的半导体装置，其中各该第二介电层的一厚度是非固定值。
14.如权利要求8所述的半导体装置，其中各该选择栅极与相对应的各该浮置栅极的间距或各该选择栅极与该控制栅极的间距实质上不同于各该选择栅极与该半导体基底的间距。
15.一种制作半导体装置的方法，包括: 依序形成一栅极介电层以及一第一栅极层于一半导体基底上，且该栅极介电层位于该第一栅极层与该半导体基底之间； 形成至少一开口于该第一栅极层中； 全面性形成一第一介电层于该半导体基底上，且该第一介电层覆盖该第一栅极层；以及 形成一第二栅极层填满该开口并重叠该第一栅极层。
16.如权利要求15所述的制作半导体装置的方法，其中该开口暴露部分该栅极介电层，且未暴露该半导体基底。
17.如权利要求15所述的制作半导体装置的方法，另包括形成一第一掺杂区，位于该开口暴露的该栅极介电层下方的该半导体基底中。
18.如权利要求15所述的制作半导体装置的方法，另包括: 移除部分该第二栅极层以及部分该第一栅极层以形成一栅极堆叠结构； 形成两个选择栅极分别设置于该栅极堆叠结构的两侧；以及 形成两个第二掺杂区于该栅极堆叠结构两侧的该半导体基底中。
19.如权利要求18所述的制作半导体装置的方法，其中形成该栅极堆叠结构的方法，另包括: 移除部分该第二栅极层以形成一控制栅极； 形成两个牺牲间隙壁环绕于该控制栅极的周围；以及 利用该控制栅极与该牺牲间隙壁当作掩模来移除部分该第一栅极层以形成两个浮置栅极，且该控制栅极部分重叠二该浮置栅极。
20.如权利要求18所述的制作半导体装置的方法，其中形成该栅极堆叠结构的方法，另包括: 以相同的掩模移除部分该第二栅极层以形成一控制栅极以及移除部分该第一栅极层以形成两个浮置栅极，且该控制栅极的侧边与二该浮置栅极的相对外侧彼此切齐。
【文档编号】H01L29/423GK103579362SQ201210267257
【公开日】2014年2月12日 申请日期:2012年7月30日 优先权日:2012年7月30日
【发明者】许正源, 任驰, 温增飞 申请人:联华电子股份有限公司