一种半导体结构及其形成方法
【专利摘要】本发明公开了一种半导体结构及其形成方法，采用相邻栅极结构间为U形凹槽，栅极结构和STI间为∑形凹槽的结构，从而在形成硅锗层后，有效的减轻STI拉应力的影响，从而保证了整体的沟道迁移率的一致性和饱和速度的一致性，相比现有工艺，大大的提高了器件的性能。
【专利说明】一种半导体结构及其形成方法
【技术领域】
[0001]本发明涉及集成电路制造领域，特别涉及一种半导体结构及其形成方法。
【背景技术】
[0002]在先进互补金属氧化物半导体(CMOS)产业中，为了提高PMOS的性能，源/漏极区域通常会包括硅锗(SiGe)，这是由于硅锗比硅具有更大的晶格常数，则在源漏极形成硅锗层后，其能够在沟道区产生一定的压应力，以便提高空穴的迁移率。
[0003]如今在嵌入式硅锗(eSiGe)技术中，已经有许多关于如何使得硅锗的使用进一步提高其对PMOS性能的影响的研究，比如控制形状，锗的百分比等，也都取得了一定的效果。
[0004]然而随着集成度的变大，有源区面积的减少，硅锗层所诱发的应力在有源区和浅沟道隔离(shallow-trench isolation, STI)交界处由于STI的拉应力影响而丢失的现象越发严重。如图1所示，其为现有工艺形成的一种半导体结构，对于该结构，其具有较大的应力丢失，测试结果表明，相比于晶体管4，晶体管I的沟道迁移率降低24%~35%，饱和速度降低 11%~16%。
[0005]Youn Sung Choi, Guoda Lian 等人在 “Layout Variation Effects in AdvancedMOSFETs:ST1-1nduced Embedded SiGe Strain Relaxation and Dual-Stress-LinerBoundary Proximity Effect”中指出，STI邻近效应和晶体管的性能有一定的制约关系,这取决于硅锗的形状。宝石状的硅锗(即形成于Σ形凹槽中的硅锗)相比U形凹槽形成的硅锗能够更好的提升沟道迁移率，然而代价却是由于STI的临近效应(STI proximity effect)会使得晶体管性能下降。
[0006]现今的PMOS中，采用的都是单一的U形凹槽或者Σ形凹槽，这就不可避免的会出现上述的各种问题。
【发明内容】
[0007]本发明的目的在于提供一种半导体结构及其形成方法，以解决现有技术中由于STI的拉应力而影响器件性能的状况。
[0008]为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括:
[0009]提供一衬底，在所述衬底中形成多个浅沟道隔离，所述浅沟道隔离两侧为N阱和P阱，在所述N阱上形成多个栅极结构；
[0010]在相邻栅极结构之间的N阱中形成第一凹槽；
[0011]在所述浅沟道隔离和栅极结构之间的N阱中形成第二凹槽；
[0012]在所述第一凹槽和第二凹槽内形成硅锗层； [0013]其中，所述第一凹槽为U形凹槽，所述第二凹槽为Σ形凹槽。
[0014]可选的，对于所述的半导体结构的形成方法，所述形成第一凹槽的步骤包括:
[0015]形成第一掩膜层，所述第一掩膜层覆盖所述衬底及多个栅极结构；
[0016]去除位于相邻栅极结构间的衬底上的第一掩膜层，暴露出衬底的第一部分；[0017]刻蚀所述衬底的第一部分形成多个第一凹槽。
[0018]可选的，对于所述的半导体结构的形成方法，采用反应离子刻蚀工艺去除位于相邻栅极结构间的衬底上的第一掩膜层。
[0019]可选的，对于所述的半导体结构的形成方法，采用反应离子刻蚀工艺形成第一凹槽。
[0020]可选的，对于所述的半导体结构的形成方法，在形成第一凹槽之后，形成第二凹槽之前，还包括如下工艺步骤:
[0021]去除剩余的第一掩膜层，并形成第二掩膜层，所述第二掩膜层覆盖所述衬底、多个栅极结构及第一凹槽；
[0022]去除位于浅沟道隔离和栅极结构之间的第二掩膜层，暴露出衬底的第二部分；
[0023]刻蚀所述衬底的第二部分形成过渡凹槽。
[0024]可选的，对于所述的半导体结构的形成方法，采用湿法刻蚀工艺去除剩余的第一
掩膜层。
[0025]可选的，对于所述的半导体结构的形成方法，采用反应离子刻蚀工艺去除位于浅沟道隔离和栅极结构之间的第二掩膜层。
[0026]可选的，对于所述的半导体结构的形成方法，采用反应离子刻蚀工艺形成过渡凹槽。
[0027]可选的，对于所述的半导体结构的形成方法，所述过渡凹槽为多个。
[0028]可选的，对于所述的半导体结构的形成方法，采用四甲基氢氧化铵刻蚀所述过渡凹槽形成第二凹槽。
[0029]可选的，对于所述的半导体结构的形成方法，在形成第二凹槽之后，在所述第一凹槽和第二凹槽内形成硅锗层之前，还包括如下步骤:
[0030]去除位于所述N阱中第一凹槽、第二凹槽上的第二掩膜层。
[0031]可选的，对于所述的半导体结构的形成方法，采用选择性外延生长工艺形成所述硅锗层。
[0032]可选的，对于所述的半导体结构的形成方法，在所述第一凹槽和第二凹槽内形成硅锗层之后，还包括如下步骤:
[0033]去除剩余的第二掩膜层。
[0034]本发明提供一种如上所述的半导体结构的形成方法所形成的半导体结构，包括:
[0035]衬底，所述衬底中形成有多个浅沟道隔离，所述浅沟道隔离两侧为N阱和P阱，在所述N阱上形成有多个栅极结构；
[0036]在相邻栅极结构之间的N阱中形成有多个U型的第一凹槽；
[0037]在所述浅沟道隔离和栅极结构之间的N阱中形成有多个Σ形第二凹槽；
[0038]位于所述第一凹槽和第二凹槽中的硅锗层。
[0039]与现有技术相比，在本发明提供的半导体结构及其形成方法中，采用相邻栅极结构间为U形凹槽，栅极结构和STI间为Σ形凹槽的结构，从而在形成硅锗层后，有效的减轻STI拉应力的影响，从而保证了整体的沟道迁移率的一致性和饱和速度的一致性，相比现有工艺，大大的提高了器件的性能。【专利附图】
【附图说明】
[0040]图1为现有工艺的PMOS结构示意图；
[0041]图疒图10为本发明实施例形成半导体结构的过程示意图。
【具体实施方式】
[0042]以下结合附图和具体实施例对本发明提供的半导体结构的形成方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0043]一种半导体结构的形成过程，包括:请参考图2，提供衬底10，衬底10可以为硅衬底，或者掺杂锗之类的衬底，或者绝缘层上覆硅(SOI)等，在所述衬底10中形成多个浅沟道隔离11，浅沟道隔离两侧形成为N阱和P阱。在所述衬底10的N阱上形成多个栅极结构12。上述结构可采用现有工艺形成，此处不做详细描述。
[0044]请参考图3，形成第一掩膜层20，所述第一掩膜层20覆盖所述衬底10、浅沟道隔离11及多个栅极结构12，所述第一掩膜层20可以为氧化物层，比如二氧化硅层等。接着，对所述第一掩膜层20进行开口，具体如图4所示:采用反应离子刻蚀(RIE)工艺去除位于相邻栅极结构12之间的衬底10上的第一掩膜层。在去除相应的第一掩膜层之后，继续刻蚀所述衬底10形成第一凹槽30，在此也可以用反应离子刻蚀工艺进行刻蚀。本实施例中所形成的第一凹槽30为U形凹槽，其位于N阱中。
[0045]在第一凹槽30形成后，如图5所示，采用湿法刻蚀工艺去除剩余的第一掩膜层，可以采用稀释的氢氟酸(DHF)进行去除。之后，继续形成第二掩膜层，请参考图6，形成第二掩膜层40，所述第二掩膜层40覆盖所述衬底10、浅沟道隔离11、第一凹槽30及多个栅极结构
12。同样的，所述第二掩膜层40也可以为二氧化硅层。
[0046]接着，请参考图7，在第二掩膜层40上开口，采用反应离子刻蚀工艺去除位于浅沟道隔离11和与其相邻的栅极结构12之间的第二掩膜层，暴露出其下的衬底10，接着继续采用反应离子刻蚀工艺刻蚀所述衬底10形成多个过渡凹槽50，所述过渡凹槽10为U形凹槽。
[0047]本发明实施例将在此对过渡凹槽10进行加工，使其与第一凹槽的形状不同。具体的，请参考图8，采用四甲基氢氧化铵(TMAH)刻蚀所述过渡凹槽形成第二凹槽60，具体的，所述第二凹槽60为Σ形凹槽，其位于N阱中。
[0048]请参考图9，在形成Σ形凹槽之后，去除位于所述N阱中第二凹槽60，第一凹槽30上的第二掩膜层，保留位于浅沟道隔离11、栅极结构12及远离第二凹槽60的其余第二掩膜层40。
[0049]之后，请参考图10，形成硅锗层70，所述硅锗层70可以采用选择性外延生长工艺形成。接着，采用稀释的氢氟酸去除剩余的第二掩膜层即可。
[0050]由图10中可见，硅锗层70的形状不相同，具体表现在:位于浅沟道隔离11和靠近浅沟道隔离11的栅极结构12之间的硅锗层为Σ形，其余在相邻Σ形硅锗层之间的则是U形硅锗层。这种结构式考虑到Σ形和U形凹槽中硅锗层所能带来的压应力是不同的，而本申请则是很好的利用了这一点，使得在靠近STI处的压应力不会由于拉应力的影响而减弱从而影响器件的性能。[0051]由上述形成方法可以得到一种半导体结构，请继续参考图10，包括:
[0052]衬底10，所述衬底10中形成有多个浅沟道隔离11，所述浅沟道隔离11两侧为N阱和P阱，在所述N阱上形成有多个栅极结构12 ；
[0053]在相邻栅极结构12之间的N阱中形成有多个U型的第一凹槽；
[0054]在所述浅沟道隔离11和栅极结构12之间的N阱中形成有多个Σ形第二凹槽；
[0055]位于所述第一凹槽和第二凹槽中的硅锗层70。
[0056]之后，可继续进行其他相关工艺，完成晶体管的制造。
[0057]上述实施例提供的半导体结构及其形成方法中，采用相邻栅极结构间为U形凹槽，栅极结构和STI间为Σ形凹槽的结构，从而在形成硅锗层后，有效的减轻STI拉应力的影响，从而保证了整体的沟道迁移率的一致性和饱和速度的一致性，相比现有工艺，大大的提闻了器件的性能。
[0058]显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
【权利要求】
1.一种半导体结构的形成方法，其特征在于，包括: 提供一衬底，在所述衬底中形成多个浅沟道隔离，所述浅沟道隔离两侧为N阱和P阱，在所述N阱上形成多个栅极结构； 在相邻栅极结构之间的N阱中形成第一凹槽； 在所述浅沟道隔离和栅极结构之间的N阱中形成第二凹槽； 在所述第一凹槽和第二凹槽内形成硅锗层； 其中，所述第一凹槽为U形凹槽，所述第二凹槽为Σ形凹槽。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成第一凹槽的步骤包括: 形成第一掩膜层，所述第一掩膜层覆盖所述衬底及多个栅极结构； 去除位于相邻栅极结构间的衬底上的第一掩膜层，暴露出衬底的第一部分； 刻蚀所述衬底的第一部分形成多个第一凹槽。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用反应离子刻蚀工艺去除位于相邻栅极结构间的衬底上的第一掩膜层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，采用反应离子刻蚀工艺形成第一凹槽。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成第一凹槽之后，形成第二凹槽之前，还包括如下工艺步骤`: 去除剩余的第一掩膜层，并形成第二掩膜层，所述第二掩膜层覆盖所述衬底、多个栅极结构及第一凹槽； 去除位于浅沟道隔离和栅极结构之间的第二掩膜层，暴露出衬底的第二部分； 刻蚀所述衬底的第二部分形成过渡凹槽。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除剩余的第一掩膜层。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，采用反应离子刻蚀工艺去除位于浅沟道隔离和栅极结构之间的第二掩膜层。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，采用反应离子刻蚀工艺形成过渡凹槽。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，所述过渡凹槽为多个。
10.如权利要求5所述的半导体结构的形成方法，其特征在于，采用四甲基氢氧化铵刻蚀所述过渡凹槽形成第二凹槽。
11.如权利要求5所述的半导体结构的形成方法，其特征在于，在形成第二凹槽之后，在所述第一凹槽和第二凹槽内形成硅锗层之前，还包括如下步骤: 去除位于所述N阱中第一凹槽、第二凹槽上的第二掩膜层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延生长工艺形成所述硅锗层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一凹槽和第二凹槽内形成硅锗层之后，还包括如下步骤: 去除剩余的第二掩膜层。
14.一种如权利要求f 13中的任一项所述的半导体结构的形成方法所形成的半导体结构，其特征在于，包括: 衬底，所述衬底中形成有多个浅沟道隔离，所述浅沟道隔离两侧为N阱和P阱，在所述N阱上形成有多个栅极结构； 在相邻栅极结构之间的N阱中形成有多个U型的第一凹槽； 在所述浅沟道隔离和栅极结构之间的N阱中形成有多个Σ形第二凹槽； 位于所述第一凹槽和第二凹槽中的硅锗层。
【文档编号】H01L29/10GK103681327SQ201210328441
【公开日】2014年3月26日 申请日期:2012年9月6日 优先权日:2012年9月6日
【发明者】邓浩 申请人:中芯国际集成电路制造(上海)有限公司