专利名称：用于存储单元阵列的具有三维选择结构的存储器件的制作方法
技术领域：
本发明涉及存储器件，更具体地，涉及包括多维存储单元阵列的存储器件。
背景技术：
随着包括例如移动通讯和计算机的电子产业的发展，已经增大了对于具有诸如快速读/写速度、非易失性和/或低操作电压的半导体器件的需求。然而，当前的存储器件诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和快闪存储器不能满足这些要求的一个或多个。例如，由于DRAM的单位单元通常包括单个电容器和用于控制该电容器的单个晶体管，所以DRAM的单位单元会要求比NAND快闪存储器的单位单元更大的面积。而且，将数据存储在电容器中的DRAM是需要刷新操作的易失性存储器件。此外，SRAM操作速度高，但是它也是易失性存储器件。此外，SRAM的单位单元可以包括6个晶体管，所以单位单元或SRAM也会占据大的面积。此外，尽管快闪存储器是非易失性存储器件并且(特别地，例如NAND快闪存储器)具有当前讨论的存储器件中的最高集成密度，但是快闪存储器以较低的速度操作。由于至少上述原因，已经对新存储器件进行了大量研究，所述新存储器件能够进行更快的读/写操作、表现非易失性、不需要刷新操作并且在较低的电压操作。相位随机存储存储器(PRAM)、磁RAM (MRAM)或电阻RAM (ReRAM)是下一代存储器件，它们是满足上述技术要求的候选者。虽然如此，应当准备能够实现市场要求的存储容量的技术从而将这些下一代存储器件投入批量生产。
发明内容
本发明主题的一些实施例提供了一种存储器件，该存储器件包括公共导电区以及设置在公共导电区上且电耦接到公共导电区的多个间隔开的垂直半导体柱。该器件还包括:至少一条第一水平选择线，在高于公共导电区的第一水平处邻近至少一个半导体柱的至少一个侧壁；以及至少一条第二水平选择线，在高于公共导电区的第二水平处邻近至少一个半导体柱的至少一个侧壁。该器件还包括:多个垂直电极，各个垂直电极设置在半导体柱的相应一个上并与之电耦接；以及多个水平电极，堆叠在基板上并邻近垂直电极的侧壁设置。可变电阻存储元件插设在垂直电极与水平电极之间。在一些实施例中，半导体柱可以二维地布置在公共导电区上。公共导电区可以具有至少为每个半导体柱的宽度的十倍的宽度。在另一些实施例中，存储器件还可以包括至少一个电介质区，插设在至少一个半导体柱的侧壁与至少一条第一选择线之间以及至少一个半导体柱的侧壁与至少一条第二选择线之间。在一些实施例中，公共导电区可以包括掺杂的半导体层。每个半导体柱可以包括分别邻近公共导电区和垂直电极的下部区和上部区。下部区可以具有与公共导电区不同的导电类型和/或不同的杂质浓度。根据一些实施例，每个半导体柱可以包括分别邻近公共导电区和垂直电极设置的下部区和上部区。至少一条第一选择线和至少一条第二选择线可以面对半导体柱的下部区。下部区可以具有与公共导电区不同的导电类型，上部区可以具有与公共导电区相同的导电类型。在另外的实施例中，所述至少一条第一选择线在厚度、杂质浓度、材料和/或宽度上不同于所述至少一条第二选择线。在一些实施例中，存储元件被配置为提供整流。例如，每个存储元件可以包括至少一个可变电阻元件和至少一个图案，该至少一个图案插设在水平和垂直电极中的至少一个与可变电阻元件之间并配置为提供整流。在另一些实施例中，半导体柱可以穿过至少一条第一选择线和至少一条第二选择线。在一些实施例中，每个垂直电极可以包括邻接存储元件的内侧壁的第一导电区以及设置在由第一导电区限定的空间内的第二导电区。第二导电区的底表面可以比第一导电区的底表面更靠近下面的半导体柱。第一导电区可以与下面的半导体柱间隔开，第二导电区可以与下面的半导体柱直接接触。每个存储元件可以包括信息存储图案，该信息存储图案包括设置在水平电极的一个与第一导电区之间的垂直部分以及从垂直部分的底部向内延伸以覆盖第一导电区的底表面的水平部分，使得第一导电区通过水平部分与下面的半导体柱分离。在一些实施例中，该器件还可以包括插设在水平电极中的相邻者之间的层间电介质区。存储元件可以通过层间电介质区彼此垂直地分离。层间电介质区可以在垂直分离的存储元件之间的空间中与垂直电极直接接触。在一些实施例中，垂直电极可以穿过水平电极。在一些实施例中，水平电极可以包括相应水平板和/或水平电极可以包括在公共导电区上方设置在各自不同水平处的相应多条平行线。所述至少一条第二选择线可以设置在所述至少一条第一选择线的与公共导电区相反的一侧，至少一条第二选择线可以与水平电极对准。在一些实施例中，选择栅极电介质区可以设置在半导体柱的侧壁上。半导体柱的侧壁可以被选择栅极电介质区覆盖。选择栅极电介质区可以包括设置在至少一条第一选择线的水平处的第一电介质区以及设置在至少一条第二选择线的水平处的第二电介质区。本发明主题的另一些实施例提供了一种存储器件，该存储器件包括公共导电区以及设置在公共导电区上的选择结构。该选择结构包括:间隔开的垂直半导体柱的阵列，电耦接到公共导电区；第一水平选择线，在公共导电区上方平行地延伸并包括面对垂直半导体柱的侧壁的侧壁表面；第二水平选择线，在第一水平选择线上方并与其交叉地平行延伸，且包括面对垂直半导体柱的侧壁表面的侧壁表面；以及至少一个电介质图案，插设在第一水平选择线与垂直半导体柱之间以及第二水平选择线与垂直半导体柱之间。存储器件还包括存储单元阵列，设置在选择结构上并包括电耦接到垂直半导体柱的存储单元。在一些实施例中，垂直半导体柱可以穿过第一和第二水平选择线。 在一些实施例中，存储单元阵列可以包括三维存储单元阵列。三维存储单元阵列可以包括:垂直电极，各个垂直电极设置在半导体柱的相应一个上且与之电耦接；多个水平电极，堆叠在选择结构上并包括面对垂直电极的侧壁表面的侧壁表面；以及可变电阻存储元件，插设在垂直电极与水平电极之间。垂直电极可以穿过水平电极中的开口。水平电极可以包括板电极的叠层和/或在选择结构上方设置在各个水平处的多条平行线。
从以下结合附图的简要描述，示例实施例将被更清楚地理解。图1至图29示出这里所述的非限制性示例实施例。图1是示意地示出根据本发明主题的示例实施例的半导体存储器件的单元阵列区域的透视图；图2是示范性地示出根据本发明主题的示例实施例的选择结构的透视图；图3和图4是根据本发明主题的示例实施例的选择结构的截面图；图5是示范地示出根据本发明主题的另一些示例实施例的选择结构的透视图；图6、图7和图8是示范地示出根据本发明主题的示例实施例的存储器结构的透视图；图9、图10、图11和图12是根据本发明主题的示例实施例的存储器结构的截面图；图13是示出根据本发明主题的示例实施例的存储器结构的某些方面的透视图；图14和图15是示范地示出根据本发明主题的示例实施例的单位单元结构的截面图；图16是示出半导体存储器件的单元阵列区域的一些示例的平面图；图17和图18是示出图16的单元阵列区域的示例的透视图；图19和图20是示出半导体存储器件的单元阵列区域的其他示例的平面图和透视图；图21和图22是示出半导体存储器件的单元阵列区域的另一些示例的平面图和透视图；图23和图24是示出半导体存储器件的单元阵列区域的又一些示例的平面图和透视图；图25、图26和图27是示范地示出根据本发明主题的示例实施例的存储器结构和选择结构之间的连接结构的截面图；以及图28和图29是示意地示出包括根据本发明主题的示例实施例的半导体器件的电子装置的方框图。应该注意到，这些图旨在示出在一些示例实施例中使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些图没有按比例绘制，且可以不精确地反映任何给出实施例的精确结构或性能特征，且不应被解释为限定或限制由示例实施例包含的值的范围或特性。例如，为了清晰，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在不同图中的类似或相同附图标记的使用旨在表示类似或相同元件或特征的存在。
具体实施方式
现在将参照附图更全面地描述本发明主题的示例实施例，附图中示出了示例实施例。然而，本发明主题的示例实施例可以以多种不同的形式实施，而不应被解释为限于这里阐述的实施例；而是，提供这些实施例使得本公开透彻和完整，并将示例实施例的构思充分传达给本领域普通技术人员。在附图中，为了清晰，层和区域的厚度被夸大。附图中相似的附图标记指代相似的元件，因此将省略它们的描述。将理解，当称一元件“连接”或“耦接”到另一元件时，它可以直接连接到或耦接到另一元件，或者可以存在插入的元件。相反，当称一个元件“直接连接到”或“直接耦接到”另一元件时，不存在插入的元件。相似的附图标记始终指示相似的元件。这里使用时，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。用于描述元件或层之间的关系的其他词语应当以类似的方式解释(例如，“在...之间”与“直接在...之间”、“与...相邻”与“直接与...相邻”、“在...上”与“直接在...上”)。将理解，虽然这里可以使用术语“第一”、“第二”等描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区别开。因此，以下讨论的第一元件、组件、区域、层或部分可以称为第二元件、组件、区域、层或部分而不背离示例实施例的教导。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”
等空间相对性术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。将理解，空间相对性术语在图中所示的取向之外还意在包括使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示例性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间相对性描述符做相应解释。这里所用的术语仅是为了描 述特定实施例的目的，并非要限制示例实施例。这里使用时，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。将进一步理解的是，术语“包括”和/或“包含”，在这里使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。这里参照截面图描述本发明主题的示例实施例，这些图为示例实施例的理想化实施例(和中间结构)的示意图。因而，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，本发明主题的示例实施例不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形的注入区域可以具有圆化或弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。类似地，通过注入形成的埋入区域可以导致在埋入区域与通过其发生注入的表面之间的区域中的一些注入。因此，附图所示的区域在本质上是示意性的，它们的形状并非要示出器件的区域的实际形状，也并非要限制示例实施例的范围。除非另行定义，这里使用的所有术语(包括技术术语和科学术语)都具有本发明主题的示例实施例所属领域内的普通技术人员所通常理解的同样的含义。将进一步理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。图1是示意地示出根据本发明主题的示例实施例的半导体存储器件的单元阵列区域的透视图。参照图1，半导体存储器件的单元阵列区域可以包括下结构100、在下结构100上的存储器结构300以及在下结构100与存储器结构300之间的选择结构200。在示例实施例中，下结构100可以用作用于形成选择结构200和存储器结构300的基底结构。例如，下结构100可以是包括半导体区域、电介质区域和/或导电材料的基板。在一些示例实施例中，下结构100可以包括硅晶片或硅基板。存储器结构300可以包括三维布置的存储单元。例如，存储单元可以布置为在下结构100上方的不同垂直(Z)水平处基本上形成在χ-y平面上的二维阵列的叠层。存储器结构300可以包括多个水平电极以及与水平电极交叉的多个垂直电极，该多个水平电极基本上位于平行于下结构100的x-y平面上。存储单元可以插设在水平电极与垂直电极之间。选择结构200可以配置为能够唯一地选择存储器结构300中的垂直电极中的一个。例如，选择结构200可以包括二维或三维地布置在下结构100上的选择器件，选择器件可以物理地连接到垂直电极中的相应一个。如将参照几个示例更详细描述的，选择器件可以配置为使得它们电连接到垂直电极。图2是示范性地示出根据本发明主题的示例实施例的选择结构的透视图，图3和图4是根据本发明主题的示例实施例的选择结构的截面图。参照图2，选择结构200可以包括导电区210、设置在导电区210上的半导体柱220以及设置在导电区210上且水平地交叉半导体柱220的选择线230。导电区210可以用作允许电信号(例如，电流或电压)在存储器结构300与外部电路之间传递的路径。在示例实施例中，外部电路可以是半导体存储器件的位于单元阵列区域外面的部分。导电区210可以由具有比下结构100或硅基板低的电阻率的一种或多种材料形成。例如，导电区210可以包括掺杂半导体、金属、导电金属氮化物、硅化物和纳米结构(诸如碳纳米管或石墨烯)中的至少一种。在示例实施例中，下结构100可以是硅基板，导电区210可以是具有不同于硅基板的导电类型的高掺杂杂质区。例如，导电区210可以通过用导电类型不同于娃基板的杂质对娃基板掺杂而形成。半导体柱220可以由能够在与导电区210接触的区域处表现非欧姆接触电阻性质的材料形成。例如，半导体柱220可以包括费米能级与导电区210不同的半导体层或纳米结构(诸如碳纳米管或石墨烯结构)。例如，如果导电区210由掺杂半导体材料形成，则半导体柱220可以包括导电类型不同于导电区210的部分。例如，如图3和图4所示，每个半导体柱220可以包括上部区域222和插设在上部区域222与导电区210之间的下部区域221，在示例实施例中，上部区域222可以具有与导电区210相同的导电类型，下部区域221可以具有与上部区域222不同的导电类型。半导体柱220可以具有单晶或多晶结构。在示例实施例中，每个半导体柱220可以包括通过使用导电区210或硅基板作为籽层生长的外延层。在一些实施例中，半导体柱220可以与导电区210的顶表面直接接触，具有很少或没有可观察到的界面晶体缺陷。半导体柱220可以二维地布置在导电区210上。例如，半导体柱220可以共同连接到导电区210，导电区210可以用作被半导体柱220共享的公共互连线。在这个意义上，导电区210可以用作“公共源极区”，并可以在以下的描述中被如此指代。在示例实施例中，每个半导体柱220可以具有实心圆柱形状，并且半导体柱220可以彼此间隔开。选择线230可以面对半导体柱220的侧壁。选择线230和半导体柱220的布置可以形成金属-氧化物-半导体(MOS)电容器和/或选择线230可以用作MOS场效应晶体管的栅极电极，其中半导体柱220的上部区域222和下部区域221分别用作漏极电极和沟道区域。为了提供这样的晶体管，选择结构200还可以包括插设在选择线230与半导体柱220之间的选择栅极电介质250。每条选择线230可以配置为通过电容耦合来控制邻近其的半导体柱220的至少一个的电势。例如,半导体柱220的能带结构可以通过施加到邻近其的一条选择线230的电压而反转，选择栅极电介质250可以形成为具有允许能带结构被反转的厚度。在示例实施例中，选择线230可以包括布置在第一 x-y平面上的多条第一选择线231以及布置在处于不同于第一选择线231的第二水平处的第二 x-y平面上的多条第二选择线232。第一选择线231可以交叉第二选择线232。例如，第一选择线231可以沿x方向平行地延伸，第二选择线232可以设置在第一选择线231上方并在y方向上平行地延伸。然而，本发明主题的示例实施例可以不被限制到这样的布置。第一和第二选择线231和232可以面对半导体柱220的一维排列的柱的侧壁。第一和第二选择线231和232可以用作MOS电容器的电极或用作MOS场效应晶体管的栅极电极。在示例实施例中，第一和第二选择线231和232可以在其中具有孔，半导体柱220可以穿过这些孔。在此示例中，每个选择栅极电介质250可以设置在相应的一个孔的内壁上以将选择线230空间地和电地与半导体柱220分离。例如，如图2和图3示范示出的，选择栅极电介质250可以包括设置在第一选择线231中的第一绝缘图案251以及设置在第二选择线232中且与第一绝缘图案251垂直间隔开的第二绝缘图案252。或者，每个选择栅极电介质250可以从第一选择线231向上延伸以插设在第二选择线232与半导体柱220之间。例如，如图4示范示出的，每个半导体柱220的整个侧壁可以用相应的一个选择栅极电介质250覆盖。如上所述，在此示例中，第一和第二选择线231和232可以彼此交叉，这能够将一个半导体柱中的上部区域222选择性地连接到导电区210。例如，如果一条第一选择线231和一条第二选择线232被选择，则位于其交叉处的下部区域221可以唯一地具有反转的能
带结构。另外，为了将上部区域222电连接到导电区210，至少要求半导体柱220的分别邻近第一和第二选择线231和232的两个部分具有反转的能带结构并电连接到彼此。该要求可以通过两种方式来满足。例如，下部区域221还可以包括连接杂质区(未示出)，其形成在第一和第二选择线231和232之间(就垂直位置而言)并具有与上部区域222相同的导电类型。于是，半导体柱220的被第一和第二选择线231和232反转的两个部分可以通过连接杂质区彼此串联地连接。或者，第一和第二选择线231和232可以垂直地足够接近以允许反转的两个部分彼此交叠。于是，半导体柱220的两个反转部分可以直接彼此串联地连接。在示例实施例中，第一选择线231可以在厚度、杂质浓度、材料或宽度中的至少一个上不同于第二选择线232。第一和第二选择线231和232之间的该差异可以用于利用半导体柱220作为其有源区来控制MOS场效应晶体管的电特性。在示例实施例中，第一选择线231和第二选择线232可以与半导体柱220和导电区210彼此电隔离。例如，选择结构200还可以包括插设在第一选择线231之间、第一选择线231与导电区210之间和/或第二选择线232之间的至少一个绝缘层。例如，第一绝缘层241可以插设在第一选择线231与导电区210之间。图5是示范地示出根据本发明主题的另一些示例实施例的选择结构的透视图。为了简洁的描述，可以省略之前参照图2至图4描述的元件的重复描述。参照图5，根据本示例实施例，导电区210可以包括水平地彼此分离的多个线部分(在下文，称作“公共源极线”)，所有的选择线230可以设置在单个xy平面上以交叉公共源极线210。在示例实施例中，公共源极线210可以彼此平行，它们的每个可以连接到设置在其上的多个半导体柱220。连接到公共源极线210的半导体柱220可以穿透选择线230。例如，公共源极线210可以配置为将半导体柱220连接在一起，选择线230可以沿着交叉公共源极线210的方向面对多个半导体柱220的侧壁。因而，如果一条公共源极线210和一条选择线230被选择，则位于公共源极线210和该选择线230的交叉处的相应一个半导体柱220能够被唯一地选择。根据本示例实施例，公共源极线210、下部区域221和上部区域222可以用作MOS场效应晶体管的源极电极、沟道区域和漏极电极，其中选择线230用于栅极电极。此外，选择栅极电介质250可以插设在半导体柱220与选择线230之间以用作MOS场效应晶体管的栅极绝缘层。图6至图8是示范地示出根据本发明主题的示例实施例的存储器结构的透视图，图9至图12是根据本发明主题的示例实施例的存储器结构的截面图。图13是示出根据本发明主题的示例实施例的存储器结构的某些方面的透视图，图14和图15是示范地示出根据本发明主题的示例实施例的单位单元结构的截面图。参照图6至图8，存储器结构300可以包括:多个水平电极310，平行于x-y平面并堆叠在下部结构100上；以及多个垂直电极320，沿与X-y平面正交的方向交叉水平电极310。此外，存储器结构300还可以包括插设在垂直电极320和水平电极310的侧壁之间的信息存储图案330。在示例实施例中，如图6所示，水平电极310可以具有板形。例如，在平面图中，水平电极310的面积可以为半导体柱220的截面面积的十倍或更多倍，每个水平电极310可以具有穿过其的多个孔。垂直电极320穿过水平电极310的孔，每个垂直电极320可以连接到选择结构200的半导体柱220中的相应一个。在其他的实施例中，如图7所示，水平电极310可以具有交叉垂直电极320的线形。例如，每个水平电极310的长度可以为每个半导体柱220的宽度的十倍或更多倍，每个水平电极310的宽度可以小于每个半导体柱220的宽度的三倍。每个水平电极310可以具有从其穿过的多个孔，垂直电极320可以垂直地穿过设置在不同水平处的水平电极310的孔。类似于图6的情形，每个垂直电极320可以连接到选择结构200的半导体柱220的相应一个。
在另一些实施例中，如图8所示，水平电极310可以具有交叉垂直电极320的线形。例如，垂直电极320可以至少在包括多个一维排列的垂直电极320的区域中彼此水平地分离。例如，设置在每个垂直电极320两侧处的一对水平电极310可以彼此水平地分离以能够具有彼此不同的电势。在示例实施例中，尽管没有在附图中示出，但是所述一对水平电极310中的一个可以经由其左端部分连接到外部电路，而另一个可以经由其右端部分连接到其它外部电路。在其他的实施例中，设置在每个垂直电极320两侧处的一对水平电极310可以电连接到彼此以处于等电势状态。例如，每个水平电极310可以形成为限定穿过其的至少一个孔，但是不同于参照图6和图7描述的上述实施例，穿过每个孔可以提供多个垂直电极320。参照图9至图12，层间电介质351可以提供在垂直堆叠的水平电极310之间，因此，水平电极310可以彼此电分离。在示例实施例中，覆盖层352可以提供在水平电极310中的最上面一个上。覆盖层352可以由关于垂直电极320具有蚀刻选择性的材料形成，因此，覆盖层352可以在水平分离垂直电极320或信息存储图案330的节点分离工艺期间用作蚀刻停止层。此外，上绝缘层353可以提供为覆盖垂直电极320的顶表面。每个垂直电极320可以包括一种或多种导电材料，诸如掺杂半导体、金属、导电金属氮化物、硅化物和/或纳米结构(例如，碳纳米管或石墨烯)。在示例实施例中，垂直电极320可以由上述导电材料中的至少一种形成。例如，每个垂直电极320可以为具有实心圆柱结构并具有基本上矩形的垂直截面的单个导电图案，如图9所示。在一些实施例中，每个垂直电极320可以是具有杯状结构并具有“U”形垂直截面的单个导电图案，如图10所示。在垂直电极320具有杯状结构的情形下，如图10所示，绝缘间隙填充层360可以提供来填充垂直电极320的内部空间。在一些实施例中，每个垂直电极320可以由上述导电材料中的至少两种形成。例如，如图11和图12所示，垂直电极320可以包括像杯子一样成形的第一垂直电极321以及填充第一垂直电极321的内部空间且具有实心圆柱结构的第二垂直电极322。第二垂直电极322可以由电阻率小于或基本上等于第一垂直电极321的材料形成。例如，第一垂直电极321可以由掺杂的多晶硅层形成，第二垂直电极322可以由金属层或多晶硅层(其用具有与第一垂直电极321相同导电类型的杂质高度掺杂)形成。每个信息存储图案330可以形成为覆盖相应一个垂直电极320的外侧壁。例如，如图9至图11所示，每个信息存储图案330可以形成为贯穿多个垂直堆叠的水平电极310。因而，每个信息存储图案330可以经由孔的内壁或水平电极310的内侧壁而连接到多个水平电极310。在每个信息存储图案330中，邻近水平电极310的部分可以用作存储元件。例如，图9至图11所示的每个信息存储图案330可以包括多个垂直堆叠的存储元件。在其他的实施例中，如图12所示，每个垂直电极320可以与通过层间电介质351彼此垂直地分离的多个信息存储图案330接触。例如，层间电介质351可以通过彼此垂直分离的信息存储图案330之间的空间而与垂直电极320的外侧壁直接接触，每个信息存储图案330可以提供在层间电介质351之间以与相应一个水平电极310的内侧壁接触。根据图12所示的示例实施例，每个信息存储图案330可以用作三维布置的存储元件中的一个。
在示例实施例中，上绝缘层353可以形成为覆盖垂直电极320的整个顶表面。因而，垂直电极320的顶表面不能用作用于传递电信号的路径。例如，如图13所示，互连线400可以提供在垂直电极320上方，但是由于上绝缘层353的存在，垂直电极320可以不直接连接到互连线400。本发明主题的实施例不限于此。在其他的实施例中，如将参照图25至图27描述的，垂直电极320和信息存储图案330的结构可以变形以实现垂直电极320与半导体柱220之间的稳定的电连接。信息存储图案330可以包括至少一种数据存储材料。例如，信息存储图案330可以包括一种或多种可变电阻材料，该可变电阻材料具有可被流经信息存储图案330的电流选择性地改变的电阻。在示例实施例中，信息存储图案330可以包括至少一种材料(例如，硫族化物)，其具有可利用由流经信息存储图案330的电流产生的热能而改变的电阻。硫族化物可以包括例如锑(Sb)、碲(Te)和/或硒(Se)。例如，信息存储图案330可以包括硫族化物，该硫族化物包括约20至约80的原子百分比浓度的碲(Te)、约5至约50原子百分比浓度的锑(Sb)以及具有其余浓度的锗(Ge)。此外，用于信息存储图案330的硫族化物还可以包括杂质，该杂质包括例如N、O、C、B1、In、B、Sn、S1、T1、Al、N1、Fe、Dy和/或La。在示例实施例中，信息存储图案330可以包括GeBiTe、InSb、GeSb和/或GaSb。在示例实施例中，信息存储图案330可以配置为具有一分层结构，该分层结构具有可利用流经信息存储图案330的电流的自旋转移现象改变的电阻。例如，信息存储图案330可以配置为具有表现磁阻性质的分层结构并包括至少一种铁磁材料和/或至少一种反铁磁材料。在示例实施例中，信息存储图案330可以包括钙钛矿化合物(perovskite)和/或过渡金属氧化物。例如，信息存储图案330可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO ( (Pr，Ca) MnO3)、锶钛氧化物、钡锶钛氧化物、锶锆氧化物、钡锆氧化物和
/或钡锶锆氧化物。此外，在示例实施例中，信息存储图案330可以包括在与水平电极310或垂直电极320的界面处除了数据存储性质之外还表现自整流性质和/或非线性电流-电压性质的一种或多种材料。例如，信息存储图案330可以包括一种或多种过渡金属氧化物，水平电极310或垂直电极320可以包括一种或多种金属和/或金属氮化物。在示例实施例中，用于信息存储图案330的过渡金属氧化物可以包括铪氧化物和/或钽氧化物，水平电极310或垂直电极320可以包括钛氮化物层、锆和钛氮化物的复合物和/或双层结构、和/或锆/钌/钛氮化物的复合物或多层结构。例如，水平电极310、信息存储图案330和垂直电极320可以配置为具有 TiN/HfOx/TiN、TiN/TaOx/TiN、TiN/TaOx/Zr/TiN 或 TiN/TaOx/Zr/Ru/TiN 的多层结构。在水平电极310由金属性材料形成的情形下，信息存储图案330可以与水平电极310 一起提供肖特基结，存储元件ME可以提供为包括信息存储图案330的结构，如图9至图12和图14所示。在一些实施例中，中间图案340可以额外地提供在信息存储图案330与水平电极310之间，如图15所示，以与水平电极310 —起提供用作整流器件RD的肖特基结。在示例实施例中，中间图案340可以通过信息存储图案330与水平电极310之间的反应形成，并具有与信息存储图案330不同的化学成分。
本发明主题的实施例不限于此。例如，如图15所示，除了信息存储图案330之外，每个存储元件ME还可以包括插设在水平电极310与信息存储图案330之间的二端整流器件RD。整流器件RD可以例如通过中间图案340实现，中间图案340可以插设在水平电极310与信息存储图案330之间并在导电类型或功函数上与水平电极310不同。在水平电极310由半导体形成的情形下，水平电极310和中间图案340可以提供PN 二极管。如果水平电极310由金属性材料形成，则水平电极310和中间图案340可以提供肖特基二极管。尽管没有在附图中示出，但是整流器件RD可以插设在垂直电极320与信息存储图案330之间。图16是示出半导体存储器件的单元阵列区域的一些示例的平面图，图17和图18是示出图16的单元阵列区域的示例的透视图。为了简要起见，本示例的与之前示出和描述的元件或特征类似的元件和特征将不再更详细地描述。参照图16至图18，选择结构200可以提供为包括导电区210以及第一和第二选择线231和232的结构，导电区210可以成形为板状，第一和第二选择线231和232可以彼此垂直地间隔开并彼此交叉。存储器结构300可以提供为包括成形为板状的水平电极310的结构，如图16所示。例如，如图17和图18所示，选择结构200和存储器结构300可以配置为分别具有与参照图2和图6描述的那些基本相同的结构，选择结构200的半导体柱220可以分别连接到存储器结构300的垂直电极320。图19和图20是示出半导体存储器件的单元阵列区域的其他示例的平面图和透视图。为了简要起见，本示例的与之前示出和描述的元件或特征类似的元件和特征将不再更详细地描述。参照图19和图20，根据本示例实施例，选择结构200可以提供为包括导电区210以及第一和第二选择线231和232的结构，导电区210可以成形为板状，第一和第二选择线231和232可以彼此垂直地间隔开并彼此交叉，存储器结构300可以提供为包括成形为线状的水平电极310的结构，如图19所示。例如，如图20所示，选择结构200和存储器结构300可以配置为分别具有与参照图2和图7描述的那些基本相同的结构，选择结构200的半导体柱220可以分别连接到存储器结构300的垂直电极320。图21和图22是示出半导体存储器件的单元阵列区域的另一些示例的平面图和透视图。为了简要起见，本示例的与之前示出和描述的元件或特征类似的元件和特征将不再更详细地描述。参照图21和图22，根据本示例实施例，选择结构200可以提供为包括彼此水平地间隔开的公共源极线210以及交叉公共源极线210的选择线230的结构，存储器结构300可以提供为包括成形为线状的水平电极310的结构，如图21所示。例如，如图22所示，选择结构200和存储器结构300可以配置为分别具有与参照图5和图7描述的那些基本相同的结构，选择结构200的半导体柱220可以分别连接到存储器结构300的垂直电极320。在示例实施例中，水平电极310可以布置为平行于选择线230。图23和图24是示出半导体存储器件的单元阵列区域的另一些示例的平面图和透视图。为了简要起见，本示例的与之前示出和描述的元件或特征类似的元件和特征将不再更详细地描述。参照图23和图24，根据本示例实施例，选择结构200可以提供为包括彼此水平地间隔开的公共源极线210以及交叉公共源极线210的选择线230的结构，存储器结构300可以提供为包括成形为线状的水平电极310的结构。根据本示例实施例，设置在每个垂直电极320两侧的一对水平电极310可以彼此水平地分离。例如，如图23所示，选择结构200和存储器结构300可以配置为分别具有与参照图5和图8描述的那些基本相同的结构，选择结构200的半导体柱220可以分别连接到存储器结构300的垂直电极320。在示例实施例中，水平电极310可以布置为平行于选择线230。图25至图27是示范地示出根据本发明主题的示例实施例的在存储器结构与选择结构之间的连接结构的截面图。参照图25，垂直电极320可以包括成形为管状的第三垂直电极323以及填充第三垂直电极323的内部空间的第四垂直电极324，信息存储图案330可以包括覆盖第三垂直电极323的外侧壁的垂直部分330V以及从垂直部分330V的底部向内延伸以覆盖第三垂直电极323的底表面的水平部分330H。由于水平部分330H的存在，第三垂直电极323的底表面可以与半导体柱220的上部区域222垂直地间隔开。第四垂直电极324可以具有位于比第三垂直电极323低的水平处的底表面，因此，第四垂直电极324可以穿过信息存储图案330的水平部分330H而与半导体柱220的上部区域222直接接触。在示例实施例中，水平部分330H可以与第四垂直电极324的下侧壁直接接触。第三和第四垂直电极323和324可以利用彼此不同的沉积工艺独立地形成。例如，第三垂直电极323可以通过包括沉积和各向异性蚀刻步骤的间隔物形成工艺形成，以通过信息存储图案330暴露上部区域222。当可以进行信息存储图案330上的蚀刻工艺以暴露上部区域222时，由于第三垂直电极323的存在，可以防止信息存储图案330被损坏。参照图26，信息存储图案330可以形成为具有之前参照图12描述的结构。例如，信息存储图案330可以局限在水平电极310的侧壁上，因此，垂直电极320可以直接连接到半导体柱220的上部区域222，而没有由信息存储图案330的存在引起的任何断开。参照图27，信息存储图案330可以从水平电极310和垂直电极320的侧壁之间水平地延伸以覆盖水平电极310的顶表面和底表面。例如，信息存储图案330可以形成为具有“U”形的垂直截面。在示例实施例中，信息存储图案330可以局限在邻近水平电极310的区域中，因此，垂直电极320可以直接连接到半导体柱220的上部区域222，而没有由于信息存储图案330的存在引起的任何断开。图28和图29是示意地示出包括根据本发明主题的示例实施例的半导体器件的电子装置的方框图。参照图28，包括根据本发明主题的示例实施例的半导体器件的电子装置1300可以使用在个人数字助理(PDA)、膝上型计算机、移动计算机、上网本、无线电话、手机、数字音乐播放器、有线或无线电子装置、或者包括其中至少两个的复合电子装置之一中。电子装置1300可以包括控制器1310、诸如键板、键盘、显示器的输入/输出装置1320、存储器1330和无线接口 1340，它们通过总线1350结合到彼此。控制器1310可以例如包括至少一个微处理器、数字信号处理器、微控制器等。存储器1330可以配置为将被控制器1310使用的指令代码或用户数据。存储器1330可以包括根据本发明主题的示例实施例的半导体器件。电子装置1300可以使用无线接口 1340，该无线接口 1340配置为利用RF信号传输数据到无线通信网络或从无线通信网络接收数据。无线接口 1340可以包括例如天线、无线收发器等。电子系统1300可以用于通信系统的通信接口协议中，诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、W1-F1、Muni W1-F1、Bluetooth、DECT、无线 USB，Flash-OFDM、IEEE 802.20,GPRS,iBurst、WiBro、WiMAX、WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced、MMDS 等。参照图29，将描述包括根据本发明主题的示例实施例的半导体器件的存储器系统。存储器系统1400可以包括用于存储大量数据的存储器件1410和存储器控制器1420。存储器控制器1420控制存储器件1410从而响应主机1430的读/写要求而读取存储在存储器件1410中的数据或者将数据写入到存储器件1410中。存储器控制器1420可以包括地址映射表，用于将从主机1430 (例如，移动装置或计算机系统)提供的地址映射成存储器件1410的物理地址。存储器件1410可以是根据本发明主题的示例实施例的半导体器件。以上公开的半导体存储器件可以利用各种不同的封装技术来封装。例如，根据上述实施例的半导体存储器件可以利用层叠封装(POP)技术、球栅阵列(BGAs)技术、芯片级封装(CSPs)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插封装(PDIP)技术、华夫管芯封装(die in waffle pack)技术、晶圆式管芯技术、板上芯片(COB)技术、陶瓷双列直插封装(CERDIP)技术、塑料四方扁平封装(PQFP)技术、薄四方扁平封装(TQFP)技术、小外形集成电路封装(SOIC)技术、窄间距小外形封装(SSOP)技术、薄小外形封装(TSOP)技术、薄四方扁平封装(TQFP )技术、系统级封装(SIP )技术、多芯片封装(MCP )技术、晶圆级制造封装(WFP)技术以及晶圆级处理堆叠封装(WSP)技术中的任一种来封装。安装有根据以上实施例之一的半导体存储器件的封装还可以包括控制该半导体存储器件的至少一个半导体器件(例如，控制器和/或逻辑器件)。根据本发明主题的示例实施例，包括二维布置的垂直电极的存储器结构可以提供在下结构上，配置为能够选择垂直电极之一的选择结构可以提供在下结构与存储器结构之间。选择结构可以包括开关器件，开关器件可以利用半导体柱来实现，每个半导体柱设置在相应一个垂直电极下面。因而，可以减小开关器件的占据面积，这能够增加半导体存储器件的存储器容量。此外，存储器结构可以包括三维布置的存储单元，因此，与包括二维布置的存储单元的器件相比，可以增大根据本发明主题的示例实施例的半导体存储器件的存储器容量。尽管已经具体示出和描述了本发明主题的示例实施例，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化，而不背离所附权利要求的精神和范围。本申请要求于2011年10月28日提交的韩国专利申请N0.10_2011_0111235的优先权，其内容通过引用整体结合于此。
权利要求
1.一种存储器件，包括: 公共导电区； 多个间隔开的垂直的半导体柱，设置在公共导电区上且电耦接到所述公共导电区；水平的至少一条第一选择线，在高于所述公共导电区的第一水平处与至少一个半导体柱的至少一个侧壁相邻； 水平的至少一条第二选择线，在高于所述公共导电区的第二水平处与所述至少一个半导体柱的所述至少一个侧壁相邻； 多个垂直电极，各个垂直电极设置在所述半导体柱的相应一个上并与之电耦接；以及 多个水平电极，堆叠在所述公共导电区上并与垂直电极的侧壁相邻设置；以及 存储元件，插设在垂直电极与水平电极之间。
2.按权利要求1所述的存储器件，其中所述半导体柱二维地布置在所述公共导电区上。
3.按权利要求1所述的存储器件，其中所述公共导电区具有至少为每个半导体柱的宽度的十倍的宽度。
4.按权利要求1所述的存储器件，还包括至少一个电介质区，插设在所述至少一个半导体柱的所述侧壁与所述至少一条第一选择线之间以及所述至少一个半导体柱的所述侧壁与所述至少一条第二选择线之间。
5.按权利要求1所述的存储器件，其中所述公共导电区包括掺杂的半导体层，其中每个所述半导体柱包括分别与所述公共导电区和相应垂直电极相邻的下部区和上部区，其中所述下部区具有与所述公共导电区不同的导电类型和/或不同的杂质浓度。
6.按权利要求1所述的存储器件，其中每个所述半导体柱包括分别与所述公共导电区和所述垂直电极相邻设置的下部区和上部区，其中所述至少一条第一选择线和所述至少一条第二选择线面对所述半导体柱的下部区，其中所述下部区具有与所述公共导电区不同的导电类型，其中所述上部区具有与所述公共导电区相同的导电类型。
7.按权利要求4所述的存储器件，其中所述至少一条第一选择线在厚度、杂质浓度、材料和/或宽度方面不同于所述至少一条第二选择线。
8.按权利要求1所述的存储器件，其中所述存储元件被配置为提供整流。
9.按权利要求8所述的存储器件，其中每个所述存储元件包括: 至少一个可变电阻元件；和 至少一个图案，插设在所述水平电极和所述垂直电极中的至少一个与所述可变电阻元件之间并配置为提供整流。
10.按权利要求1所述的存储器件，其中所述半导体柱穿过所述至少一条第一选择线和所述至少一条第二选择线。
11.按权利要求1所述的存储器件，还包括覆盖所述垂直电极的顶表面的绝缘层。
12.按权利要求1所述的存储器件，其中每个所述垂直电极包括: 邻接所述存储元件的内侧壁的第一导电区；和 设置在由所述第一导电区限定的空间内的第二导电区， 其中所述第二导电区的底表面比所述第一导电区的底表面更靠近下面的半导体柱。
13.按权利要求12所述的存储器件，其中所述第一导电区与下面的半导体柱间隔开，其中所述第二导电区与下面的半导体柱直接接触。
14.按权利要求12所述的存储器件，其中每个所述存储元件包括信息存储图案，该信息存储图案包括设置在其中一个水平电极与所述第一导电区之间的垂直部分以及从所述垂直部分的底部向内延伸以覆盖所述第一导电区的底表面的水平部分，使得所述第一导电区通过所述水平部分与下面的半导体柱分离。
15.按权利要 求1所述的存储器件，还包括插设在所述水平电极中的相邻者之间的层间电介质区，其中所述存储元件通过所述层间电介质区彼此垂直地分离，并且其中所述层间电介质区在垂直分离的存储元件之间的空间中与所述垂直电极直接接触。
16.按权利要求1所述的存储器件，其中所述垂直电极穿过所述水平电极。
17.按权利要求1所述的存储器件，其中所述水平电极包括相应的水平板和/或其中所述水平电极包括在高于所述公共导电区的各自不同水平处设置的相应多条平行线。
18.按权利要求1所述的存储器件，其中所述至少一条第二选择线设置在所述至少一条第一选择线的与所述公共导电区相反的一侧，并且其中所述第二选择线与所述水平电极对准。
19.按权利要求1所述的存储器件，还包括设置在所述半导体柱的侧壁上的选择栅极电介质区。
20.按权利要求19所述的存储器件，其中所述半导体柱的侧壁被所述选择栅极电介质区覆盖。
21.按权利要求19所述的存储器件，其中所述选择栅极电介质区包括设置在所述至少一条第一选择线的水平处的第一电介质区以及设置在所述至少一条第二选择线的水平处的第二电介质区。
22.一种存储器件，包括: 公共导电区；和 选择结构，设置在所述公共导电区上并包括: 间隔开的垂直半导体柱的阵列，电耦接到所述公共导电区； 第一水平选择线，在所述公共导电区上方平行地延伸并包括面对所述垂直半导体柱的侧壁表面的侧壁表面； 第二水平选择线，在所述第一水平选择线上方平行地延伸并交叉所述第一水平选择线，且包括面对所述垂直半导体柱的侧壁表面的侧壁表面；和 至少一个电介质图案，插设在所述第一水平选择线与所述垂直半导体柱之间以及所述第二水平选择线与所述垂直半导体柱之间；以及 存储单元阵列，设置在所述选择结构上并包括电耦接到所述垂直半导体柱的存储单J Li ο
23.按权利要求22所述的存储器件，其中所述垂直半导体柱穿过所述第一水平选择线和所述第二水平选择线。
24.按权利要求22所述的存储器件，其中所述存储单元阵列是三维存储单元阵列。
25.按权利要求24所述的存储器件，其中所述三维存储单元阵列包括: 多个垂直电极，各个垂直电极设置在所述半导体柱的相应一个上且与之电耦接； 多个水平电极，堆叠在所述选择结构上并包括面对所述垂直电极的侧壁表面的侧壁表面；以及 存储元件，插设在所述垂直电极与所述水平电极之间。
26.按权利要求25所述的存储器件，其中所述垂直电极穿过所述水平电极中的开口。
27.按权利要求25所述的存储器件，其中 所述水平电极包括板电极的叠层。
28.按权利要求25所述的存储器件，其中所述水平电极包括在所述选择结构上方设置在各自水平处的多条平行线。
全文摘要
本发明提供了用于存储单元阵列的具有三维选择结构的存储器件。该存储器件包括选择结构，该选择结构设置在公共导电区上并包括间隔开的垂直半导体柱的阵列，电耦接到公共导电区；第一水平选择线，在公共导电区上方平行地延伸并包括面对垂直半导体柱的侧壁的侧壁表面；第二水平选择线，在第一水平选择线上方并与其交叉地平行延伸，且包括面对垂直半导体柱的侧壁表面的侧壁表面；以及至少一个电介质图案，插设在第一水平选择线与垂直半导体柱之间以及第二水平选择线与垂直半导体柱之间。该存储器件还包括存储单元阵列，该存储单元阵列设置在选择结构上并包括电耦接到垂直半导体柱的存储单元。
文档编号H01L27/24GK103094302SQ20121042113
公开日2013年5月8日 申请日期2012年10月29日 优先权日2011年10月28日
发明者黄荣南 申请人:三星电子株式会社