Igbt及其制作方法
【专利摘要】本发明提供了一种IGBT，包括：半导体衬底，所述半导体衬底包括漂移区；位于所述漂移区背面且与所述漂移区背面直接电性接触的复合层，所述复合层仅覆盖所述漂移区背表面的部分区域。本发明所提供的IGBT及其制作方法，在漂移区背面的部分区域形成复合层，当器件导通时由于复合层仅位于漂移区背面的部分区域，不会影响集电区载流子注入漂移区，所以保证了器件的导通损耗不增大；当器件关断时形成材料缺陷密度高的复合层会迅速的复合掉靠近其自身的漂移区区域内的载流子，使电流以更快的速度消失，降低了器件的关断损耗；因此本发明所提供的IGBT及其制作方法能够在保证导通损耗不增大的条件下，降低器件的关断损耗。
【专利说明】IGBT及其制作方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，更具体地说，涉及一种IGBT及其制作方法。【背景技术】
[0002]绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor,简称 IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，由于IGBT具有驱动功率小而饱和压降低的优点，目前IGBT作为一种新型的电力电子器件被广泛应用到各个领域。
[0003]以N型沟道的IGBT为例，如图1，现有技术中IGBT包括:
[0004]N- (N型轻掺杂)漂移区100 ；
[0005]位于N_漂移区100正表面上的栅氧化层103，位于栅氧化层103背离N_漂移区100一侧表面上的栅极G,及包围栅氧化层103和栅极G的绝缘层104 ；
[0006]位于N_漂移区100正表面内的P_ (P型轻掺杂)阱区101，及位于P_阱区101表面内的N+ (N型重掺杂)发射区102，覆盖在P—阱区101、N+发射区102和绝缘层104表面上的发射极E，上述绝缘层104用于隔绝栅极G和发射极E ;
[0007]位于N_漂移区100背表面上的P+ (P型重掺杂)集电区105，及位于P+集电区105背离f漂移区100 —侧表面上的集电极C。
[0008]当上述N型沟道的IGBT导通的过程中，P+集电区105向N_漂移区100内注入的空穴越多，导通压降越低，从而导通损耗越小；器件在关断的过程中，N—漂移区100内的载流子需要被复合掉，则其内部的载流子越少，器件的关断速率越快，从而关断损耗越小。由此可见，IGBT需要较低的导通损耗和关断损耗。
[0009]但是，在实际应用过程中发现，现有技术中的IGBT的难以实现在导通损耗不增大的条件下，降低关断损耗。
【发明内容】
[0010]有鉴于此，本发明提供一种半导体器件，以实现在不增大导通损耗的条件下，降低关断损耗的目的。
[0011]为实现上述目的，本发明提供如下技术方案:
[0012]本发明提供了一种IGBT，包括:
[0013]半导体衬底，所述半导体衬底包括漂移区；
[0014]位于所述漂移区背面且与所述漂移区背面直接电性接触的复合层，所述复合层仅覆盖所述漂移区背表面的部分区域。
[0015]优选的，所述复合层的材料为非晶硅。
[0016]优选的，所述复合层的厚度为0.5?10 μ m,包括端点。
[0017]优选的，所述复合层所覆盖的漂移区背表面的面积占漂移区背表面总面积的比例为 1:2?1:15。[0018]优选的，所述复合层包括多个复合部，各复合部之间具有间隙。
[0019]优选的，所述漂移区的背面具有多个凹槽，所述复合层填满所述凹槽，且所述复合层底部与所述漂移区底部齐平。
[0020]优选的，还包括，位于所述漂移区背面的集电区，所述集电区与所述复合层底部和所述漂移区底部直接电性接触。
[0021]优选的，还包括，位于所述漂移区背面的缓冲层，所述缓冲层与所述复合层底部和所述漂移区底部直接电性接触；位于所述缓冲层底部且与所述缓冲层直接电性接触的集电区。
[0022]优选的，所述复合层位于所述漂移区的背表面上。
[0023]优选的，还包括，位于所述多个复合部之间的集电区，所述集电区底部与所述复合层底部齐平，且所述集电区与各个复合部的侧壁及所述漂移区的底部直接电性接触。
[0024]优选的，还包括，位于所述多个复合部之间的缓冲层，所述缓冲层的底部与所述复合层的底部齐平，且所述缓冲层与各个复合部的侧壁及所述漂移区的底部直接电性接触；位于所述缓冲层底部和复合层底部且与所述缓冲层底部和复合层底部直接电性接触的集电区。
[0025]优选的，还包括，位于所述多个复合部之间的缓冲层，所述缓冲层的底部低于所述复合层的底部，且所述缓冲层与各个复合部的侧壁及所述漂移区底部直接电性接触；位于所述多个复合部之间且位于所述缓冲层底部的集电区，所述集电区的底部与所述复合层的底部齐平。
[0026]优选的，还包括，位于所述漂移区背面的集电区，所述集电区完全覆盖各个复合部的表面和位于各个复合部之间的漂移区的表面，且所述集电区与所述复合层底部和所述漂移区底部直接电性接触。
[0027]优选的，还包括，位于所述漂移区背面的缓冲层，所述缓冲层完全覆盖各个复合部的表面和位于各个复合部之间的漂移区的表面，且所述缓冲层与所述复合层底部和所述漂移区底部直接电性接触；位于所述缓冲层底部且与所述缓冲层直接电性接触的集电区。
[0028]本发明还提供了一种IGBT的制作方法，包括:
[0029]提供半导体衬底，所述半导体衬底包括漂移区；
[0030]在所述漂移区的背面形成复合层，所述复合层仅覆盖所述漂移区背表面的部分区域，且与所述漂移区的背面直接电性接触。
[0031]优选的，所述复合层包括多个复合部，各复合部之间具有间隙。
[0032]优选的，所述在所述漂移区的背面形成复合层包括，去除所述漂移区背面的部分材料，以在漂移区的背表面内形成多个开口 ；在所述开口内填满复合层材料，形成复合层，所述复合层的底部与所述漂移区的底部齐平。
[0033]优选的，在形成所述复合层之后还包括，在所述漂移区的背表面上形成集电区，所述集电区与所述复合层底部和所述漂移区底部直接电性接触。
[0034]优选的，在形成所述复合层之后还包括，在所述漂移区的背表面上形成缓冲层，所述缓冲层与所述复合层底部和所述漂移区底部直接电性接触；在所述缓冲层底部形成集电区，所述集电区与所述缓冲层直接电性接触。
[0035]优选的，在形成所述复合层之后还包括，对各个复合部之间的漂移区进行与所述漂移区的掺杂类型相反的掺杂，形成集电区，所述集电区底部与所述复合层底部齐平，且所述集电区与各个复合部的侧壁及所述漂移区的底部直接电性接触。
[0036]优选的，在形成所述复合层之后还包括，对所述各个复合部之间的漂移区进行与所述漂移区的掺杂类型相同掺杂，形成缓冲层，所述缓冲层的底部与所述复合层的底部齐平，且所述缓冲层与各个复合部的侧壁及所述漂移区的底部直接电性接触；在所述缓冲层底部和复合层底部形成集电区，所述集电区的掺杂类型与所述漂移区的掺杂类型相反，且所述集电区与所述缓冲层底部和复合层底部直接电性接触。
[0037]优选的，在形成所述复合层之后还包括，对所述各个复合部之间的漂移区进行与所述漂移区的掺杂类型相同掺杂，形成缓冲层，所述缓冲层的底部低于所述复合层的底部，且所述缓冲层与各个复合部的侧壁及所述漂移区的底部直接电性接触；对所述各个复合部之间的漂移区进行与所述漂移区的掺杂类型相反的掺杂，形成集电区，所述集电区位于所述多个复合部之间且位于所述缓冲层底部，且所述集电区的底部与所述复合层的底部齐平。
[0038]优选的，所述在所述漂移区的背面形成复合层具体为，在所述漂移区的背表面上覆盖复合层材料，形成材料层；去除所述材料层的部分材料，以在所述漂移区的背表面上形成复合层。
[0039]优选的，在形成所述复合层之后还包括，在所述漂移区背面形成集电区，所述集电区完全覆盖各个复合部的表面和位于各个复合部之间的漂移区的表面，且所述集电区与所述复合层底部和所述漂移区底部直接电性接触。
[0040]优选的，在形成所述复合层之后还包括，在所述漂移区背面形成缓冲层，所述缓冲层完全覆盖各个复合部的表面和位于各个复合部之间的漂移区的表面，且所述缓冲层与所述复合层底部和所述漂移区底部直接电性接触；在所述缓冲层底部的形成集电区，所述集电区与所述缓冲层的底部直接电性接触。
[0041]从上述技术方案可以看出，本发明较现有技术至少具有以下优点:
[0042]本发明所提供的IGBT及其制作方法，在器件漂移区的背面的部分区域形成复合层，当器件导通时，由于复合层仅位于漂移区背面的部分区域，不会影响集电区载流子注入漂移区，所以保证了器件的导通压降不降低，导通损耗不增大；当器件关断时，漂移区内的载流子会移出漂移区，由于形成复合层的材料缺陷密度高、载流子迁移率和少子寿命低，会迅速的复合掉靠近其自身的漂移区区域内的载流子，使电流以更快的速度消失，从而提高了器件的关断速率，降低了器件的关断损耗；因此本发明所提供的IGBT及其制作方法能够在保证导通损耗不增大的条件下，降低器件的关断损耗。
【专利附图】
【附图说明】
[0043]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0044]图1为现有技术中IGBT的结构的剖面图；
[0045]图2为本发明实施例一所提供的IGBT的剖面图；[0046]图3为本发明实施例一所提供的IGBT的制作方法流程图；
[0047]图4为本发明实施例二所提供的IGBT的剖面图；
[0048]图5为本发明实施例二所提供的IGBT的制作方法流程图；
[0049]图6为本发明实施例三所提供的IGBT的剖面图；
[0050]图7为本发明实施例三所提供的IGBT的制作方法流程图；
[0051]图8为本发明实施例四所提供的IGBT的剖面图；
[0052]图9为本发明实施例四所提供的IGBT的制作方法流程图；
[0053]图10为本发明实施例五所提供的IGBT的剖面图；
[0054]图11为本发明实施例五所提供的IGBT的制作方法流程图；
[0055]图12为本发明实施例六所提供的IGBT的剖面图；
[0056]图13为本发明实施例六所提供的IGBT的制作方法流程图；
[0057]图14为本发明实施例七所提供的IGBT的剖面图；
[0058]图15为本发明实施例七所提供的IGBT的制作方法流程图。
【具体实施方式】
[0059]正如【背景技术】所述，常规的IGBT难以保证在导通损耗不增大的条件下，降低关断损耗。发明人经研究发现，产生这种现象的原因主要是，在IGBT正向导通的过程中，集电区内的多子注入漂移区内，这相当于增加了漂移区的掺杂浓度，使器件的电阻率降低，产生电导调制效应，从而降低了导通压降，即使器件导通损耗降低，也就是说，集电区内的多子注入的越多，器件的导通损耗越低；而当IGBT关断时，沟道电流迅速降低至零，在反向电压的作用下，漂移区内的载流子一部分需要移出漂移区，另一部分需要通过复合消失，如果要保证器件具有较快的关断速率，较低的关断损耗的话，就需要增大沟道电流的比例，减少漂移区内需要复合掉的载流子的数量，而漂移区的掺杂类型与集电区的掺杂类型是相反的，也就是要求，集电区向漂移区注入的多子越少越好；由此可见，导通损耗和关断损耗是器件两个相互制衡的因素，属于此消彼长的关系，所以难以保证在导通损耗不增大的条件下，降低关断损耗。
[0060]基于此，本发明提供一种IGBT,包括:
[0061]半导体衬底，所述半导体衬底包括漂移区；
[0062]位于所述漂移区背面且与所述漂移区背面直接电性接触的复合层，所述复合层仅覆盖所述漂移区背表面的部分区域。
[0063]本发明所提供的IGBT及其制作方法，在器件漂移区的背面的部分区域形成复合层，当器件导通时，由于复合层仅位于漂移区背面的部分区域，不会影响集电区载流子注入漂移区，所以保证了器件的导通压降不降低，导通损耗不增大；当器件关断时，漂移区内的载流子需要复合掉或者移出漂移区，由于形成复合层的材料缺陷密度高、载流子迁移率和少子寿命低，会迅速的复合掉靠近其自身的漂移区区域内的载流子，使电流以更快的速度消失，从而提高了器件的关断速率，降低了器件的关断损耗；因此本发明所提供的IGBT及其制作方法能够在保证导通损耗不增大的条件下，降低器件的关断损耗。
[0064]以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。[0065]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0066]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0067]实施例一
[0068]以N型沟道的IGBT为例，本实施例所提供的IGBT的结构如图2所示，该IGBT的复合层位于漂移区的背表面内，具体的，该IGBT包括:
[0069]半导体衬底，所述半导体衬底包括N_ (N型轻掺杂)漂移区200 ；
[0070]位于所述N_漂移区200背面且与所述N_漂移区200背面直接电性接触的复合层206，所述复合层206仅覆盖所述N_漂移区200背表面的部分区域；
[0071]位于N_漂移区200背表面上的P+ (P型重掺杂)集电区205。
[0072]具体的，本实施例所提供的IGBT的N—漂移区200的背面具有多个凹槽，复合层206填满所述多个凹槽，即复合层206位于N_漂移区200的背表面内，且包括多个复合部，各复合部之间具有间隙，复合层206底部与N_漂移区200底部齐平；并且，P+集电区205与复合层206底部和N—漂移区200底部直接电性接触。
[0073]除上述结构外，该IGBT还包括:位于N_漂移区200正表面上的栅氧化层203，位于栅氧化层203背离N_漂移区200 —侧表面上的栅极G，及包围栅氧化层203和栅极G的绝缘层204 ;位于N_漂移区200正表面内的P_ (P型轻掺杂)阱区201，及位于P_阱区201表面内的N+ (N型重掺杂)发射区202，覆盖在P—阱区201、N+发射区202和绝缘层204表面上的发射极E，上述绝缘层204用于隔绝栅极G和发射极E ;位于P+集电区205底部的集电极C。
[0074]需要说明的是，上述描述是对本发明所提供的IGBT的一个元胞的描述，为了使附图中各部分结构的表示更清晰，附图2所示的为IGBT的两个元胞,这两个元胞的结构是完全相同的，所以，本实施例仅仅对其中一个元胞进行了描述；所谓元胞，是指在整个芯片上的IGBT的最小重复单元，也就是说，本发明所提供的IGBT是由多个上述结构的元胞构成的。
[0075]另外，上述“N_漂移区200底部”是指N_漂移区200的背面；上述“复合层206底部”是指复合层206背离漂移区200的一侧；上述“P+集电区205底部”是指P+集电区205背离漂移区200的一侧。
[0076]本发明所提供的IGBT在导通时具体的工作原理为:当栅极G加正向偏压时，P—阱区201表面反型，形成N沟道，电子从N+发射区202通过N沟道注入N_漂移区200，此时，集电极C上加正向电压，P+集电区205内的空穴由复合层206之间的漂移区区域注入N—漂移区200内，产生电导调制效应，使器件的导通电阻率减小，导通压降降低，导通损耗减小。
[0077]本发明所提供的IGBT在关断时具体的工作原理为:当栅源短接或者栅极加反向偏压时，N沟道消失，沟道电流迅速降为零，P_阱区和N—漂移区的PN结耗尽区扩展，此时，集电极仍然加正向电压，漂移区内的一部分空穴通过P—阱区抽走，一部分电子通过集电极抽走，漂移区内剩下的电子和空穴则需要通过复合消失，这部分需要通过复合消失的电子和空穴是造成器件关断时的电流拖尾延迟的主要原因，复合层206能够迅速的复合掉靠近其自身的N_漂移区200内的电子和空穴，加快漂移区内电子和空穴的复合速度，同时，复合层206还能够复合掉集电区从漂移区内抽走的到达其自身的电子，从而使电流以更快的速度消失，即器件的关断速率加快，关断损耗降低。
[0078]需要说明的是，本实施例中复合层206的作用是利用其自身特殊的性质，复合靠近其自身的N_漂移区200区域内的电子和空穴，并且复合到达其自身的由N_漂移区200向P+集电区205移动的电子；当器件导通时，由于复合层206只覆盖N—漂移区200背表面的部分区域，P+集电区205有一大部分是与N_漂移区200的背表面直接接触的，所以，本实施例中的复合层206并不影响P+集电区205中的空穴注入N_漂移区200 ;当器件关断时，N_漂移区200中靠近复合层206的电子和空穴被迅速复合，且向P+集电区205移动的电子会有一部分移动到复合层206的位置，这部分电子也会迅速的被复合层206复合掉，所以，复合层206的存在能够提高器件的关断速率，降低器件的关断损耗。
[0079]本实施例中所述复合层206的材料优选的为非晶硅，非晶硅是一种硅单质的形态，不具备稳定的金刚石晶格结构，其化学性质比单晶硅活泼，缺陷密度高，且其内部载流子迁移率和少子寿命远远低于晶体硅；正是由于复合层206的形成材料本身具有上述性质，所以能够迅速的复合载流子。
[0080]需要说明的是，制作复合层206所用的非晶硅材料成本便宜，不会增加太多的工艺成本；并且，非晶硅与半导体衬底都是硅单质，二者之间的电性接触属于同质接触，并不需要额外的手段使二者电性接触，所以工艺实现非常简单。
[0081]复合层206的厚度是影响本实施例所提供的IGBT性能的一个因素，当复合层206厚度过厚时，虽然能复合更多载流子，使器件的开关速率更快，开关损耗更低，但是，在器件导通时，较厚的复合层206则会复合更多的从P+集电极205向N_漂移区200注入的空穴，影响P+集电极205的空穴注入效率，增加器件的导通压降，使导通损耗增大；另一方面，当复合层206厚度过薄时，虽然能·使器件的导通损耗保持在较低的水平，但是，其复合载流子的能力却有限，不能很好地使器件的开关速率提高，开关损耗降低，并且，厚度过薄的复合层206在工艺上的实现难度也会加大；基于上述原因，本实施例中复合层206厚度的较佳范围为0.5^10 μ m,包括端点，更为优选的是，0.6、μ m,但是，本发明并不限定复合层206的厚度在此范围内，在本发明的其它实施例中，根据器件实际性能的需要，复合层206的厚度可以超出该范围。
[0082]另外，复合层206所覆盖的漂移区背表面的面积同样也是影响本实施例所提供的IGBT性能的一个因素，当复合层206覆盖面积过大时，虽然能复合更多载流子，使器件的开关速率更快，开关损耗更低，但是，在器件导通时，较大面积的复合层206则会复合更多的从P+集电极205向N_漂移区200注入的空穴，影响P+集电极205的空穴注入效率，增加器件的导通压降，使导通损耗增大；另一方面，当复合层206面积过小时，虽然能使器件的导通损耗保持在较低的水平，但是，其复合载流子的能力却有限，不能很好地使器件的开关速率提高，开关损耗降低，并且，面积过小的复合层206在工艺上的实现难度也会加大；基于上述原因，本实施例中复合层206所覆盖的漂移区背表面的面积占漂移区背表面总面积的比例为1: 2~1:15，但是，在本发明的其它实施例中，复合层206所覆盖的漂移区背表面的面积可以根据器件实际性能的需要进行合适的选取，其占漂移区背表面总面积的比例可以超出上述范围。
[0083]需要说明的是，本实施例中所提供的IGBT的正面结构中栅极G为平面栅结构，但是，本实施例同样适用于正面结构中栅极为沟槽栅结构的IGBT，即也可以在沟槽型IGBT的漂移区的背面设置复合层。
[0084]另外，本实施例仅以N型沟道的IGBT为例进行说明，但是，上述在器件漂移区的背面设置复合层的结构同样适用于P型沟道的IGBT。
[0085]并且，本实施例中的半导体衬底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe);也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI);此外，该半导体衬底还可以包括其它的材料，例如外延层或埋氧层的多层结构。虽然在此描述了可以作为半导体衬底的材料的几个示例，但是能够作为IGBT的半导体衬底的任何材料均落入本发明的精神和范围。
[0086]本实施例所提供的IGBT，在器件漂移区的背面的部分区域形成复合层，当器件导通时，由于复合层仅位于漂移区背面的部分区域，不会影响集电区空穴注入漂移区，所以保证了器件的导通压降不降低，导通损耗不增大；当器件关断时，漂移区内的一部分载流子需要被复合掉，由于形成复合层的材料缺陷密度高、载流子迁移率和少子寿命低，会迅速的复合掉到达靠近其自身的漂移区内的电子和空穴，从而提高了器件的关断速率，降低了器件的关断损耗；因此本发明实施例所提供的IGBT能够在保证导通损耗不增大的条件下，降低器件的关断损耗。
[0087]与上述IGBT的结构相对应的，本实施例还提供了上述IGBT的制作方法，包括:
[0088]提供半导体衬底，所述半导体衬底包括漂移区；
[0089]在所述漂 移区的背面形成复合层，所述复合层仅覆盖所述漂移区背表面的部分区域，且与所述漂移区的背面直接电性接触。
[0090]下面对上述方法进行详细的介绍，如图3，上述方法具体包括以下步骤:
[0091]步骤Sll:提供N型半导体衬底，所述半导体衬底包括【漂移区；
[0092]步骤S12:在所述N型半导体衬底的正面形成器件的正面结构；
[0093]需要说明的是，该正面结构包括:位于N_漂移区正表面内的P_阱区，及位于P_阱区表面内的N+发射区；位于N—漂移区正表面上的栅氧化层，位于栅氧化层背离N—漂移区一侧表面上的栅极，包围栅氧化层和栅极的绝缘层，及覆盖在P_阱区、N+发射区和绝缘层表面上的发射极。
[0094]另外，上述步骤S12可以在步骤Sll之后的任意时刻形成，本发明并不限定该步骤与其它步骤的先后顺序。
[0095]步骤S13:在所述N_漂移区的背面形成多个凹槽；
[0096]需要说明的是，上述在K漂移区的背面形成多个凹槽的过程具体为，首先采用光刻工艺在K漂移区的背表面上形成具有复合层图形(即凹槽图形)的光刻胶层，然后以该光刻胶层为掩膜，去除部分N—漂移区，在N—漂移区的背面形成具有复合层图形的多个凹槽。
[0097]另外，需要指出的是，去除部分N_漂移区可以采用刻蚀工艺，该刻蚀工艺主要有湿法刻蚀(如化学刻蚀、电解刻蚀)和干法刻蚀(如等离子体刻蚀、反应离子刻蚀、离子铣刻蚀)，可以根据实际情况进行选择，本实施例对此并不限定。[0098]上述步骤所形成的凹槽的深度与凹槽底面的面积直接决定了后续所形成的复合层的厚度与所覆盖的漂移区背表面的面积，本实施例中凹槽深度的较佳范围为0.5^10 μ m,包括端点，更为优选的是，0.6、μ m，凹槽底面的面积占漂移区背表面面积的比例为1:2~1:15，在本发明的其它实施例中，凹槽的深度与凹槽底面的面积可以根据器件实际性能的需要进行合适的选取，二者的取值可以超出上述范围。
[0099]步骤S14:在所述凹槽内填满复合层材料，形成复合层，所述复合层的底部与所述N_漂移区的底部齐平，所述复合层位于N—漂移区的背表面内，且包括多个复合部，各个复合部之间具有间隙；
[0100]需要说明的是，上述步骤中，可以采用溅射、PVD (物理气相淀积)或CVD (化学气相淀积)等方法在所述具有凹槽的N_漂移区的背面覆盖上复合层材料，使复合层材料填满凹槽，然后再利用刻蚀工艺去除漂移区背面除凹槽外的其它区域表面上的复合层材料，形成复合层，所形成的复合层的底部与所述K漂移区的底部齐平。
[0101]在本实施例中，形成所述复合层的材料优选的为非晶硅，非晶硅是一种硅单质的形态，不具备稳定的金刚石晶格结构，其化学性质比单晶硅活泼，缺陷密度高，且其内部载流子迁移率和少子寿命远远低于晶体硅；正是由于复合层206的形成材料本身具有上述性质，所以能够迅速的复合载流子。
[0102]并且，制作复合层206所用的非晶硅材料成本便宜，不会增加太多的工艺成本；并且，非晶硅与半导体衬底都是硅单质，二者之间的电性接触属于同质接触，并不需要额外的手段使二者电性接触，从而工艺实现非常简单。
[0103]步骤S15:在所述N_漂移区的背表面上形成P+集电区，该P+集电区与复合层底部和N—漂移区底部直接电性接触；
[0104]需要说明 的是，该步骤可以采用蒸发、PVD或CVD的方法在【漂移区的背表面上覆盖P型重掺杂的硅材料，形成P+集电区。
[0105]步骤S16:在所述P+集电区的背表面上形成背面金属层，作为集电极。
[0106]需要说明的是，该步骤可以采用溅射或蒸发的方法在P+集电区的底部覆盖金属材料，形成集电极。
[0107]本实施例所提供的IGBT的制作方法工艺实现简单，成本无需增加很多，采用本实施例所提供的方法制作的IGBT，在器件漂移区的背面的部分区域形成复合层，当器件导通时，由于复合层仅位于漂移区背面的部分区域，不会影响集电区空穴注入漂移区，所以保证了器件的导通压降不降低，导通损耗不增大；当器件关断时，漂移区内的一部分电子和空穴需要被复合掉，由于形成复合层的材料缺陷密度高、载流子迁移率和少子寿命低，会迅速的复合掉靠近其自身的漂移区内的电子和空穴，从而提高了器件的关断速率，降低了器件的关断损耗；因此，采用本实施例所提供的方法制作的IGBT能够在保证导通损耗不增大的条件下，降低器件的关断损耗。
[0108]实施例二
[0109]本实施例所提供的IGBT的结构如图4所示，该器件同样是在漂移区的背面的部分区域设置复合层，不同于实施例一，本实施例中IGBT的复合层位于漂移区的背表面上，该IGBT具体包括:
[0110]半导体衬底，所述半导体衬底包括N_漂移区300 ；[0111]位于N_漂移区300背表面上且与K漂移区300背面直接电性接触的复合层306，所述复合层306仅覆盖N_漂移区300背表面的部分区域，且包括多个复合部，各复合部之间具有间隙；
[0112]位于Ni票移区300背表面上的P+集电区305，P+集电区305位于各个复合部之间，P+集电区305底部与复合层306底部齐平，且P+集电区305与复合层306底部和N_漂移区300底部直接电性接触；
[0113]位于N_漂移区300正表面上的栅氧化层303，位于栅氧化层303背离N_漂移区300一侧表面上的栅极G，及包围栅氧化层303和栅极G的绝缘层304 ;位于N_漂移区300正表面内的F阱区301，及位于P—阱区301表面内的N+发射区302，覆盖在P—阱区301、N+发射区302和绝缘层304表面上的发射极E ;位于P+集电区305底部的集电极C。
[0114]本实施例中复合层306的材料优选的为非晶硅，非晶硅是一种硅单质的形态，不具备稳定的金刚石晶格结构，其化学性质比单晶硅活泼，缺陷密度高，且其内部载流子迁移率和少子寿命远远低于晶体硅；正是由于复合层306的形成材料本身具有上述性质，所以能够迅速的复合载流子。
[0115]需要说明的是，制作复合层306所用的非晶硅材料成本便宜，不会增加太多的工艺成本；并且，非晶硅与半导体衬底都是硅单质，二者之间的电性接触属于同质接触，并不需要额外的手段使二者电性接触，从而工艺实现非常简单。
[0116]另外，本实施例中复合层306厚度的较佳范围为0.5^10 μ m,包括端点，更为优选的是，0.6、μ m,但是，本发明并不限定复合层306的厚度在此范围内，在本发明的其它实施例中，根据器件实际性能的需要，复合层306的厚度可以超出该范围。
[0117]并且，本实施例中复合层306所覆盖的漂移区背表面的面积占漂移区背表面总面积的比例为1:2~1: 15，但是·，在本发明的其它实施例中，复合层306所覆盖的漂移区背表面的面积可以根据器件实际性能的需要进行合适的选取，其占漂移区背表面总面积的比例可以超出上述范围。
[0118]与本实施例所提供的IGBT相对应的，本实施例提供了上述器件的制作方法，如图5，该方法具体包括以下步骤:
[0119]步骤S21:提供N型半导体衬底，该半导体衬底包括N_漂移区；
[0120]步骤S22:在所述N型半导体衬底的正面形成器件的正面结构；
[0121]需要说明的是，该正面结构包括:位于N_漂移区正表面内的P_阱区，及位于P_阱区表面内的N+发射区；位于N—漂移区正表面上的栅氧化层，位于栅氧化层背离N—漂移区一侧表面上的栅极，包围栅氧化层和栅极的绝缘层，覆盖在P_阱区、N+发射区和绝缘层表面上的发射极。
[0122]步骤S23:在f漂移区的背面形成多个凹槽；
[0123]需要说明的是，上述在【漂移区的背面形成多个凹槽可采用光刻工艺在N_漂移区的背面形成凹槽图形，然后采用刻蚀工艺去除部分N—漂移区的背面材料，形成多个凹槽。
[0124]步骤S24:在所述凹槽内填满复合层材料，形成复合层，所述复合层的底部与所述N_漂移区的底部齐平，所述复合层位于N—漂移区的背表面内，且包括多个复合部，各个复合部之间具有间隙；
[0125]需要说明的是，在具有凹槽的【漂移区的背面填满复合层材料可以采用溅射、PVD(物理气相淀积)或CVD (化学气相淀积)等方法，然后再利用刻蚀工艺去除N_漂移区背面除凹槽外的其它区域表面上的复合层材料，形成复合层，所形成的复合层的底部与N—漂移区的底部齐平。
[0126]步骤S25:对各个复合部之间的N_漂移区进行P型重掺杂，形成P+集电区，所述P+集电区底部与复合层底部齐平，且P+集电区与各个复合部的侧壁及漂移区的底部直接电性接触；
[0127]需要说明的是，该步骤可以采用离子扩散或离子注入的方法，对各个复合部之间的N—漂移区进行P型重掺杂(即与漂移区掺杂类型相反的掺杂)，形成P+集电区。
[0128]步骤S26:在所述P+集电区的背表面上形成背面金属层，作为集电极。
[0129]需要说明的是，该步骤可以采用溅射或蒸发的方法在P+集电区的底部覆盖金属材料，形成集电极。
[0130]实施例三
[0131]本实施例所提供的IGBT的结构如图6所示，该器件的复合层同样是设置在漂移区的背表面上，不同于实施例二，本实施例中的IGBT集电区的底部不再与复合层底部齐平，而是集电区完全覆盖复合层的各个复合部的表面和位于各个复合部之间的漂移区的表面，该IGBT具体包括:
[0132]半导体衬底，所述半导体衬底包括N_漂移区400 ；
[0133]位于f漂移区400背表面上且与漂移区400背面直接电性接触的复合层406，所述复合层406包括多个复合部，各复合部之间具有间隙，且仅覆盖N_漂移区400背表面的部分区域；
[0134]位于N_漂移区400背表面上的P+集电区405，所述P+集电区405完全覆盖各个复合部的表面和位于各个复合部之间的N_漂移区400的表面，且P+集电区405与复合层406底部和N—漂移区400底部直接电性接触；
[0135]位于N—漂移区400正表面上的栅氧化层403，位于栅氧化层403背离N—漂移区400一侧表面上的栅极G，及包围栅氧化层403和栅极G的绝缘层404 ;位于N_漂移区400正表面内的F阱区401，及位于P—阱区401表面内的N+发射区402，覆盖在P—阱区401、N+发射区402和绝缘层404表面上的发射极E ;位于P+集电区405底部的集电极C。
[0136]本实施例中所述复合层406的材料优选的为非晶硅，非晶硅是一种硅单质的形态，不具备稳定的金刚石晶格结构，其化学性质比单晶硅活泼，缺陷密度高，且其内部载流子迁移率和少子寿命远远低于晶体硅；正是由于复合层406的形成材料本身具有上述性质，所以能够迅速的复合载流子。
[0137]需要说明的是，制作复合层406所用的非晶硅材料成本便宜，不会增加太多的工艺成本；并且，非晶硅与半导体衬底都是硅单质，二者之间的电性接触属于同质接触，并不需要额外的手段使二者电性接触，从而工艺实现非常简单。
[0138]另外，本实施例中复合层406厚度的较佳范围为0.5?10μπι，包括端点，更为优选的是，0.6、μ m，但是，本发明并不限定复合层406的厚度在此范围内，在本发明的其它实施例中，根据器件实际性能的需要，复合层406的厚度可以超出该范围。
[0139]并且，本实施例中复合层406所覆盖的漂移区背表面的面积占漂移区背表面总面积的比例为1: 2?1:15，但是，在本发明的其它实施例中，复合层406所覆盖的漂移区背表面的面积可以根据器件实际性能的需要进行合适的选取，其占漂移区背表面总面积的比例可以超出上述范围。
[0140]与本实施例所提供的IGBT相对应的，本实施例提供了上述器件的制作方法，如图7，该方法具体包括以下步骤:
[0141]步骤S31:提供N型半导体衬底，该半导体衬底包括N_漂移区；
[0142]步骤S32:在所述N型半导体衬底的正面形成器件的正面结构；
[0143]需要说明的是，该正面结构包括:位于N_漂移区正表面内的P_阱区，及位于P_阱区表面内的N+发射区；位于N—漂移区正表面上的栅氧化层，位于栅氧化层背离N—漂移区一侧表面上的栅极，包围栅氧化层和栅极的绝缘层，覆盖在P_阱区、N+发射区和绝缘层表面上的发射极。
[0144]步骤S33:在N_漂移区的背表面上覆盖材料，形成材料层；
[0145]需要说明的是，上述在K漂移区的背表面上覆盖材料可采用溅射、物理气相淀积(PVD)或者化学气相淀积(CVD)的方法，形成所述材料层。
[0146]步骤S34:去除部分材料层的材料，形成复合层，所述复合层位于K漂移区的背表面上，且包括多个复合部，各个复合部之间具有间隙；
[0147]需要说明的是，去除部分材料层的材料可以采用光刻工艺在材料层上形成复合层图形，然后再利用刻蚀工艺去除部分材料层的材料，形成复合层。
[0148]步骤S35:在N—漂移区的背面形成P+集电区，所述P+集电区底部与复合层底部齐平，且所述P+集电区与各个复合部的侧壁及漂移区的底部直接电性接触；
[0149]需要说明的是，在N_漂移区的背面形成P+集电区可以采用蒸发、物理气相淀积(PVD)或者化学气相淀积(CVD)的方法。
[0150]步骤S36:在P+集电区的背表面上形成背面金属层，作为集电极。
[0151]需要说明的是，该步骤可以采用溅射或蒸发的方法在P+集电区的底部覆盖金属材料，形成集电极。
[0152]实施例四
[0153]以上实施例一、二、三所描述的均为非穿通型的IGBT，即在器件的背面结构中没有设置缓冲层，非穿通型的IGBT具有工艺实现简单、生产成本低、较好的SOA (safeoperation area,安全工作区)特性、正温度系数的导通电压等优点，本发明所提供的在IGBT的漂移区的背面设置复合层的结构同样适用于穿通型的IGBT，所谓穿通型的IGBT就是在器件的漂移区与集电区之间设置有缓冲层。
[0154]需要说明的是，由于穿通型的IGBT的缓冲层位于漂移区与集电区之间，使器件漂移区的厚度减少，从而使器件的导通电阻率降低，导通压降减小；并且缓冲层掺杂类型与器件漂移区的掺杂类型相同，与器件集电区的掺杂类型相反，因此缓冲层能够结合一部分由集电区向漂移区注入的载流子，达到控制器件背面载流子注入率的效果，减少了关断时需要从器件漂移区移出的载流子的数量，从而能够提高器件的关断速率；同时由于缓冲层的掺杂浓度较高，所以电场在到达缓冲层时，高浓度的掺杂会使电场迅速在缓冲层内部截止，防止了器件被穿通，因而可以在相同耐压下减薄漂移区厚度，从而降低了漂移区载流子总量；简单来说，穿通型的IGBT的优点为:在保证器件耐压不降低的前提下，降低导通压降，提闻开关速率。[0155]基于实施例一，本实施提供了一种穿通型的IGBT，该器件的结构如图8所示，其缓冲层与复合层底部和漂移区底部直接电性接触，该IGBT具体包括:
[0156]半导体衬底，所述半导体衬底包括N—漂移区500 ；
[0157]位于N_漂移区500背表面内且与K漂移区500背面直接电性接触的复合层506，所述复合层506包括多个复合部，各复合部之间具有间隙，且仅覆盖N_漂移区500背表面的部分区域；
[0158]位于N—漂移区500背表面上的N+缓冲层507，所述N+缓冲层507与复合层506底部和N+漂移区507底部直接电性接触；位于N+缓冲层507底部且与N+缓冲层507直接电性接触的P+集电区505 ；
[0159]位于N_漂移区500正表面上的栅氧化层503，位于栅氧化层503背离N_漂移区500一侧表面上的栅极G，及包围栅氧化层503和栅极G的绝缘层504 ;位于N_漂移区500正表面内的F阱区501，及位于P—阱区501表面内的N+发射区502，覆盖在P—阱区501、N+发射区502和绝缘层504表面上的发射极E ;位于P+集电区505底部的集电极C。
[0160]与本实施例所提供的IGBT相对应的，本实施例提供了上述器件的制作方法，该方法基于实施例一所提供的方法，仅在形成复合层的步骤之后，形成集电区的步骤之前，增加形成缓冲层的步骤，如图9，该方法具体包括以下步骤:
[0161]步骤S41:提供N型半导体衬底，该半导体衬底包括N—漂移区；
[0162]步骤S42:在所述N型半导体衬底的正面形成器件的正面结构；
[0163]步骤S43:在f漂移区的背面形成多个凹槽；
[0164]步骤S44:在凹槽内填满复合层材料，形成复合层，所述复合层的底部与所述K漂移区的底部齐平，所述复合层位于N—漂移区的背表面内，且包括多个复合部，各个复合部之间具有间隙；
[0165]步骤S45:在N_漂移区的背表面上形成N+缓冲层，该N+缓冲层与复合层底部和N—漂移区底部直接电性接触；
[0166]需要说明的是，形成N+缓冲层可以采用蒸发、物理气相淀积(PVD)或者化学气相淀积(CVD)的方法。
[0167]步骤S46:在N+缓冲层底部形成P+集电区，该P+集电区与N+缓冲层直接电性接触；
[0168]步骤S47:在P+集电区的背表面上形成背面金属层，作为集电极。
[0169]实施例五
[0170]基于实施例二所提供的复合层的设置方式，本实施例提供了一种穿通型IGBT，其结构如图10所示，缓冲层位于各个复合部之间，该IGBT包括:
[0171]半导体衬底，该半导体衬底包括N_漂移区600 ；
[0172]位于N_漂移区600背表面内且与漂移区600背面直接电性接触的复合层606，所述复合层606包括多个复合部，各复合部之间具有间隙，且仅覆盖N_漂移区600背表面的部分区域；
[0173]位于复合层606的多个复合部之间的N+缓冲层607，该N+缓冲层607的底部与复合层606的底部齐平，且N+缓冲层607与各个复合部的侧壁及N_漂移区600的底部直接电性接触；位于N+缓冲层607底部和复合层606底部且与N+缓冲层607和复合层606直接电性接触的P+集电区605 ；
[0174]位于N—漂移区600正表面上的栅氧化层603，位于栅氧化层603背离N—漂移区600一侧表面上的栅极G,及包围栅氧化层603和栅极G的绝缘层604 ;位于Pf漂移区600正表面内的F阱区601，及位于P_阱区601表面内的N+发射区602，覆盖在P_阱区601、N+发射区602和绝缘层604表面上的发射极E ;位于P+集电区605底部的集电极C。
[0175]与本实施例所提供的IGBT相对应的，本实施例提供了上述器件的制作方法，该方法基于实施例二所提供的方法，在形成复合层的步骤之后，形成集电区的步骤之前，增加形成缓冲层的步骤，如图11，该方法具体包括以下步骤:
[0176]步骤S51:提供N型半导体衬底，该半导体衬底包括N_漂移区；
[0177]步骤S52:在N型半导体衬底的正面形成器件的正面结构；
[0178]步骤S53:在f漂移区的背面形成多个凹槽；
[0179]步骤S54:在凹槽内填满复合层材料，形成复合层，所述复合层的底部与N—漂移区的底部齐平，所述复合层位于N—漂移区的背表面内，且包括多个复合部，各个复合部之间具有间隙；
[0180]步骤S55:对各个复合部之间的N_漂移区进行N型重掺杂，形成N+缓冲层，所述N+缓冲层底部与复合层底部齐平，且所述N+缓冲层与各个复合部的侧壁及漂移区的底部直接电性接触；
[0181]需要说明的是，对各个复合部之间的N—漂移区进行N型重掺杂(即与漂移区的掺杂类型相同)可以采用离子扩散或离子注入的方法。
[0182]步骤S56:在缓冲层底部和复合层底部形成P+集电区，该P+集电区与N+缓冲层底部和复合层底部直接电性接触；
[0183]需要说明的是，在缓冲层底部和复合层底部形成P+集电区可以采用蒸发、物理气相淀积(PVD)或者化学气相淀积(CVD)的方法，该P+集电区的掺杂类型与N—漂移区的掺杂类型相反。
[0184]步骤S57:在P+集电区的背表面上形成背面金属层，作为集电极。
[0185]实施例六
[0186]同样基于实施例二所提供的复合层的设置方式，本实施例提供了一种穿通型IGBT，其结构如图12所示，缓冲层和集电区位于各个复合部之间，该IGBT包括:
[0187]半导体衬底，该半导体衬底包括N_漂移区700 ；
[0188]位于N_漂移区700背表面内且与K漂移区700背面直接电性接触的复合层706，所述复合层706包括多个复合部，各复合部之间具有间隙，且仅覆盖N_漂移区700背表面的部分区域；
[0189]位于复合层706的多个复合部之间的N+缓冲层707，该N+缓冲层707的底部低于复合层706的底部，且N+缓冲层707与各个复合部的侧壁及N_漂移区700的底部直接电性接触；位于复合层706的各个复合部之间的P+集电区705，且P+集电区705的底部与复合层706的底部齐平；
[0190]位于N_漂移区700正表面上的栅氧化层703，位于栅氧化层703背离N_漂移区700一侧表面上的栅极G，及包围栅氧化层703和栅极G的绝缘层704 ;位于N_漂移区700正表面内的F阱区701，及位于P_阱区701表面内的N+发射区702，覆盖在P_阱区701、N+发射区702和绝缘层704表面上的发射极E ;位于P+集电区705底部的集电极C。
[0191]与本实施例所提供的IGBT相对应的，本实施例提供了上述器件的制作方法，该方法基于实施例二所提供的方法，在形成复合层的步骤之后，形成集电区的步骤之前，增加形成缓冲层的步骤，如图13，该方法具体包括以下步骤:
[0192]步骤S61:提供N型半导体衬底，该半导体衬底包括N—漂移区；
[0193]步骤S62:在N型半导体衬底的正面形成器件的正面结构；
[0194]步骤S63:在【漂移区的背面形成多个凹槽；
[0195]步骤S64:在凹槽内填满复合层材料，形成复合层，所述复合层的底部与【漂移区的底部齐平，所述复合层位于N—漂移区的背表面内，且包括多个复合部，各个复合部之间具有间隙；
[0196]步骤S65:对各个复合部之间的N_漂移区进行N型重掺杂，形成N+缓冲层，所述N+缓冲层底部低于所述复合层底部，且所述N+缓冲层与各个复合部的侧壁及漂移区的底部直接电性接触；
[0197]需要说明的是，对各个复合部之间的N—漂移区进行N型重掺杂(即与漂移区的掺杂类型相同)可以采用离子扩散或离子注入的方法。
[0198]步骤S66:对各个复合部之间的N—漂移区进行P型重掺杂，形成P+集电区，该P+集电区位于多个复合部之间且位于N+缓冲层底部，且P+集电区的底部与复合层的底部齐平。
[0199]需要说明的是，对各个复合部之间的【漂移区进行P型重掺杂(即与漂移区的掺杂类型相反)可以采用离子扩散或离子注入的方法。
[0200]步骤S67:在P+集电区的背表面上形成背面金属层，作为集电极。
[0201]实施例七
[0202]基于实施例三所提供的复合层的设置方式，本实施例提供了一种穿通型IGBT，其结构如图14所示，缓冲层完全覆盖复合层的各个复合部的表面和位于各个复合部之间的漂移区的表面，该IGBT包括:
[0203]半导体衬底，所述半导体衬底包括N_漂移区800 ；
[0204]位于f漂移区800背表面上且与漂移区800背面直接电性接触的复合层806，所述复合层806包括多个复合部，各复合部之间具有间隙，且仅覆盖N_漂移区800背表面的部分区域；
[0205]位于N—漂移区800背表面上的N+缓冲层807，该N+缓冲层807完全覆盖各个复合部的表面和位于各个复合部之间的N_漂移区800的表面，且N+缓冲层807与复合层806底部和N_漂移区800底部直接电性接触；位于N+缓冲层807底部且与N+缓冲层807直接电性接触的P+集电区805 ；
[0206]位于N_漂移区800正表面上的栅氧化层803，位于栅氧化层803背离N_漂移区800一侧表面上的栅极G，及包围栅氧化层803和栅极G的绝缘层804 ;位于N_漂移区800正表面内的F阱区801，及位于P—阱区801表面内的N+发射区802，覆盖在P—阱区801、N+发射区802和绝缘层804表面上的发射极E ;位于P+集电区805底部的集电极C。
[0207]与本实施例所提供的IGBT相对应的，本实施例提供了上述器件的制作方法，该方法基于实施例三所提供的方法，在形成复合层的步骤之后，形成集电区的步骤之前，增加形成缓冲层的步骤，如图15，该方法具体包括以下步骤:[0208]步骤S71:提供N型半导体衬底，该半导体衬底包括N—漂移区；
[0209]步骤S72:在N型半导体衬底的正面形成器件的正面结构；
[0210]步骤S73:在N_漂移区的背表面上覆盖材料，形成材料层；
[0211]步骤S74:去除部分材料层的材料，形成复合层，所述复合层位于K漂移区的背表面上，且包括多个复合部，各个复合部之间具有间隙；
[0212]步骤S75:在N_漂移区背面形成N+缓冲层，该N+缓冲层完全覆盖各个复合部的表面和位于各个复合部之间的N_漂移区的表面，且N+缓冲层与复合层底部和N_漂移区底部直接电性接触；
[0213]需要说明的是，在N—漂移区背面形成N+缓冲层可以采用蒸发、物理气相淀积(PVD)或者化学气相淀积(CVD)的方法。
[0214]步骤S76:在N+缓冲层的底部形成P+集电区，且该P+集电区与缓冲层的底部直接电性接触；
[0215]步骤S77:在P+集电区的背表面上形成背面金属层，作为集电极。
[0216]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【权利要求】
1.一种IGBT，包括: 半导体衬底，所述半导体衬底包括漂移区； 位于所述漂移区背面且与所述漂移区背面直接电性接触的复合层，所述复合层仅覆盖所述漂移区背表面的部分区域。
2.根据权利要求1所述的IGBT，其特征在于，所述复合层的材料为非晶硅。
3.根据权利要求1所述的方法，其特征在于，所述复合层的厚度为0.5~10μπι，包括端点。
4.根据权利要求1所述的方法，其特征在于，所述复合层所覆盖的漂移区背表面的面积占漂移区背表面总面积的比例为1:2~1:15。
5.根据权利要求1所述的方法，其特征在于，所述复合层包括多个复合部，各复合部之间具有间隙。
6.根据权利要求5所述的IGBT，其特征在于，所述漂移区的背面具有多个凹槽，所述复合层填满所述凹槽，且所述复合层底部与所述漂移区底部齐平。
7.根据权利要求6所述的IGBT，其特征在于，还包括，位于所述漂移区背面的集电区，所述集电区与所述复合层底部和所述漂移区底部直接电性接触。
8.根据权利要求6所述的IGBT，其特征在于，还包括: 位于所述漂移区背面的缓冲层，所述缓冲层与所述复合层底部和所述漂移区底部直接电性接触；· 位于所述缓冲层底部且与所述缓冲层直接电性接触的集电区。
9.根据权利要求5所述的IGBT，其特征在于，所述复合层位于所述漂移区的背表面上。
10.根据权利要求9所述的IGBT，其特征在于，还包括，位于所述多个复合部之间的集电区，所述集电区底部与所述复合层底部齐平，且所述集电区与各个复合部的侧壁及所述漂移区的底部直接电性接触。
11.根据权利要求9所述的IGBT，其特征在于，还包括: 位于所述多个复合部之间的缓冲层，所述缓冲层的底部与所述复合层的底部齐平，且所述缓冲层与各个复合部的侧壁及所述漂移区的底部直接电性接触； 位于所述缓冲层底部和复合层底部且与所述缓冲层底部和复合层底部直接电性接触的集电区。
12.根据权利要求9所述的IGBT，其特征在于，还包括: 位于所述多个复合部之间的缓冲层，所述缓冲层的底部低于所述复合层的底部，且所述缓冲层与各个复合部的侧壁及所述漂移区底部直接电性接触； 位于所述多个复合部之间且位于所述缓冲层底部的集电区，所述集电区的底部与所述复合层的底部齐平。
13.根据权利要求9所述的IGBT，其特征在于，还包括，位于所述漂移区背面的集电区，所述集电区完全覆盖各个复合部的表面和位于各个复合部之间的漂移区的表面，且所述集电区与所述复合层底部和所述漂移区底部直接电性接触。
14.根据权利要求9所述的IGBT，其特征在于，还包括: 位于所述漂移区背面的缓冲层，所述缓冲层完全覆盖各个复合部的表面和位于各个复合部之间的漂移区的表面，且所述缓冲层与所述复合层底部和所述漂移区底部直接电性接触； 位于所述缓冲层底部且与所述缓冲层直接电性接触的集电区。
15.—种IGBT的制作方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底包括漂移区； 在所述漂移区的背面形成复合层，所述复合层仅覆盖所述漂移区背表面的部分区域，且与所述漂移区的背面直接电性接触。
16.根据权利要求15所述的方法，其特征在于，所述复合层包括多个复合部，各复合部之间具有间隙。
17.根据权利要求16所述的方法，其特征在于，所述在所述漂移区的背面形成复合层包括: 去除所述漂移区背面的部分材料，以在漂移区的背表面内形成多个开口 ； 在所述开口内填满复合层材料，形成复合层，所述复合层的底部与所述漂移区的底部齐平。
18.根据权利要求17所述的方法，其特征在于，在形成所述复合层之后还包括，在所述漂移区的背表面上形成集电区，所述集电区与所述复合层底部和所述漂移区底部直接电性接触。
19.根据权利要求17所述的方法，其特征在于，在形成所述复合层之后还包括: 在所述漂移区的背表面上形成缓冲层，所述缓冲层与所述复合层底部和所述漂移区底部直接电性接触； 在所述缓冲层底部形成集电区，所述集电区与所述缓冲层直接电性接触。
20.根据权利要求17所述的方法，其特征在于，在形成所述复合层之后还包括，对各个复合部之间的漂移区进行与所述漂移区的掺杂类型相反的掺杂，形成集电区，所述集电区底部与所述复合层底部齐平，且所述集电区与各个复合部的侧壁及所述漂移区的底部直接电性接触。
21.根据权利要求17所述的方法，其特征在于，在形成所述复合层之后还包括: 对所述各个复合部之间的漂移区进行与所述漂移区的掺杂类型相同掺杂，形成缓冲层，所述缓冲层的底部与所述复合层的底部齐平，且所述缓冲层与各个复合部的侧壁及所述漂移区的底部直接电性接触； 在所述缓冲层底部和复合层底部形成集电区，所述集电区的掺杂类型与所述漂移区的掺杂类型相反，且所述集电区与所述缓冲层底部和复合层底部直接电性接触。
22.根据权利要求17所述的方法，其特征在于，在形成所述复合层之后还包括: 对所述各个复合部之间的漂移区进行与所述漂移区的掺杂类型相同掺杂，形成缓冲层，所述缓冲层的底部低于所述复合层的底部，且所述缓冲层与各个复合部的侧壁及所述漂移区的底部直接电性接触； 对所述各个复合部之间的漂移区进行与所述漂移区的掺杂类型相反的掺杂，形成集电区，所述集电区位于所述多个复合部之间且位于所述缓冲层底部，且所述集电区的底部与所述复合层的底部齐平。
23.根据权利要求16所述的方法，其特征在于，所述在所述漂移区的背面形成复合层具体为:在所述漂移区的背表面上覆盖复合层材料，形成材料层； 去除所述材料层的部分材料，以在所述漂移区的背表面上形成复合层。
24.根据权利要求23所述的方法，其特征在于，在形成所述复合层之后还包括，在所述漂移区背面形成集电区，所述集电区完全覆盖各个复合部的表面和位于各个复合部之间的漂移区的表面，且所述集电区与所述复合层底部和所述漂移区底部直接电性接触。
25.根据权利要求23所述的方法，其特征在于，在形成所述复合层之后还包括: 在所述漂移区背面形成缓冲层，所述缓冲层完全覆盖各个复合部的表面和位于各个复合部之间的漂移区的表面，且所述缓冲层与所述复合层底部和所述漂移区底部直接电性接触； 在所述缓冲层底部的形成集`电区，所述集电区与所述缓冲层的底部直接电性接触。
【文档编号】H01L29/06GK103855201SQ201210509411
【公开日】2014年6月11日 申请日期:2012年12月3日 优先权日:2012年12月3日
【发明者】喻巧群, 朱阳军, 卢烁今, 胡爱斌, 田晓丽 申请人:中国科学院微电子研究所, 江苏物联网研究发展中心, 江苏中科君芯科技有限公司