高密度应用的互补式电阻开关随机存取存储器的结构和方法

高密度应用的互补式电阻开关随机存取存储器的结构和方法
【专利摘要】本发明提供了一种电阻式随机存取存储器(RRAM)结构。该RRAM结构包括位于衬底上的底部电极、位于底部电极上的包括缺陷工程膜的电阻材料层以及位于电阻材料层上的顶部电极。本发明还提供了一种高密度应用的互补式电阻开关随机存取存储器的结构和方法。
【专利说明】高密度应用的互补式电阻开关随机存取存储器的结构和方法
[0001]优先权数据
[0002]本申请要求2012年6月15日提交的第61/660，102号美国临时专利申请的优先权，该临时专利申请以其全部内容作为参考结合到本文中。
【技术领域】
[0003]本发明涉及半导体领域，更具体地，本发明涉及一种高密度应用的互补式电阻开关随机存取存储器的结构和方法。
【背景技术】
[0004]在集成电路(IC)器件中，电阻式随机存取存储器(RRAM)是用于下一代非易失性存储器件的新兴技术。RRAM是包括了 RRAM单元阵列的存储结构，每个RRAM单元均使用电阻值而非电荷来存储少量数据。具体而言，每个RRAM单元均包括电阻材料层，可以调整电阻材料层的电阻来显示逻辑“O”或逻辑“I”。存在多种配置RRAM单元阵列的结构。例如，交叉点结构在每个单元中仅包括一个RRAM，该RRAM被配置成处在交叉的字线和位线之间。交叉点结构具有高封装密度但具有潜通路问题，该问题导致在操作过程中出现错误读取。近来提出互补式电阻开关(CRS)结构来解决较大无源存储器阵列的潜通路问题。CRS单元由两个双极型电阻开关单元的反串联机构(ant1-serial setup)构成。在CRS方法中,两种存储状态是一个高低电阻状态对，由此使得所有电阻总是较高的，从而实现了更大的无源交叉点阵列。然而，CRS结构需要更多材料层，由此需要更多处理步骤和更高制造成本。
[0005]因此，需要提供一种改进的不存在上述缺陷的RRAM结构及其制造方法。

【发明内容】

[0006]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种电阻式随机存取存储器(RRAM)结构，包括:底部电极，位于衬底上；电阻材料层，位于所述底部电极上，所述电阻材料层包括缺陷工程膜；以及顶部电极，位于所述电阻材料层上。
[0007]在所述RRAM结构中，所述电阻材料层包括选自于金属氧化物和金属氮氧化物的介电材料。
[0008]在所述RRAM结构中，所述电阻材料层包括过渡金属氧化物；并且通过缺陷工程处理生成所述缺陷工程膜。
[0009]在所述RRAM结构中，所述电阻材料层包括锆氧化物ZrO2和ZrOx，ZrOjZrO2的比率大于1，其中，X是小于2的数字。
[0010]在所述RRAM结构中，还包括:覆盖层，设置在所述电阻材料层和所述顶部电极之间。
[0011]在所述RRAM结构中，所述覆盖层和所述电阻材料层是选自于由钛和氧化锆、钽和氧化钽、以及铪和氧化铪所构成的组中的成对材料。[0012]在所述RRAM结构中，所述底部电极包括氮化钛；所述电阻材料层包括氧化锆；所述覆盖层包括钛；并且所述顶部电极包括氮化钽。
[0013]在所述RRAM结构中，在形成工艺之后，所述过渡金属氧化物包括具有导电区Ac的导电路径和具有电介质区Ad的介电区域，其中，Ac/Ad的比率大于约25%。
[0014]根据本发明的另一方面，提供了一种互补式电阻开关随机存取存储器(CRSRAM)装置，包括:底部电极，位于衬底上；过渡金属氧化物层，位于所述底部电极上，所述过渡金属氧化物层包括缺陷工程膜；以及顶部电极，位于所述过渡金属氧化物层上。
[0015]在所述CRSRAM装置中，所述CRSRAM装置被配置和设计成:在低于本征电压的第一偏置电压下具有单阻状态；并且在高于所述本征电压的第二偏置电压下具有双阻状态。
[0016]在所述CRSRAM装置中，所述过渡金属氧化物层包括ZrO2和ZrOx，Zr0x/Zr02的比率大于1，其中，X是小于2的数字。
[0017]在所述CRSRAM装置中，还包括:覆盖层，设置在所述过渡金属氧化物层和所述顶部电极之间。
[0018]在所述CRSRAM装置中，所述覆盖层和所述过渡金属氧化物层是选自于由钛和氧化锆、钽和氧化钽、以及铪和氧化铪所构成的组中的成对材料。
[0019]根据本发明的又一方面，提供了一种制造电阻式随机存取存储器(RRAM)结构的方法，包括:在衬底上形成底部电极；在所述底部电极上形成第一介电材料层；实施缺陷工程处理(DET)工艺；以及在所述第一介电材料层上形成顶部电极。
[0020]在所述方法中，所述DET工艺包括:在由大约200C至大约500C的处理温度下，对所述RRAM结构施加NH3气体。
[0021]在所述方法中，所述DET工艺包括:施加选自由NH3、N2、02、03、H20、Cl2、Ar、CF4、H2、N2O, SiH4, CF4和它们的组合所构成的组中的气体。
[0022]在所述方法中，实施所述DET工艺包括:在形成所述第一介电材料层之前对所述底部电极应用所述DET工艺。
[0023]在所述方法中，还包括:在形成所述顶部电极之前在所述第一介电材料层上形成
覆盖层。
[0024]在所述方法中，实施所述DET工艺包括:在形成所述覆盖层之前对所述第一介电材料层应用所述DET工艺。
[0025]在所述方法中，还包括:在对所述第一介电材料层实施所述DET工艺之后在所述第一介电材料层上形成第二介电材料层。
[0026]在所述方法中，在所述底部电极上形成所述第一介电材料层和在所述第一介电材料层上形成所述覆盖层包括:形成选自由氧化锆和钛、氧化钽和钽、以及氧化铪和铪所构成的组中的过渡金属氧化物层和金属层。
[0027]在所述方法中，还包括:在大约300C至大约500C的退火温度下对所述RRAM结构实施沉积后退火(PDA)工艺。
[0028]在所述方法中，在所述底部电极上形成所述第一介电层包括:通过原子层沉积(ALD)形成氧化锆。
【专利附图】

【附图说明】[0029]根据以下结合附图的详细描述可以最好地理解本发明。需要强调的是，根据工业中的标准实践，各种不同部件没有按比例绘制，并且只是用于图示的目的。实际上，为了使论述清晰，可以任意增大或减小各种部件的尺寸。
[0030]图1是制造根据多个实施例中的本发明的多个方面所构造的存储装置的方法的流程图；
[0031]图2和图3是示出了根据一个实施例中的本发明的多个方面的所构造的存储装置在各个制造阶段中的实施例的截面图；
[0032]图4是示出了根据多个实施例中的本发明的多个方面所构造的图2和图3的存储装置中的介电材料层的截面图；
[0033]图5提供了示出多个实施例中的多个存储装置的特征数据的图表；
[0034]图6是示出了在一个实施例中图2和图3的存储装置的电流与电压脉动之间的关系的图表；
[0035]图7是示出了根据一个或多个实施例中的本发明的多个方面所构造的图2和图3的存储装置的多个操作的表格；
[0036]图8是根据一个实施例中的本发明的多个方面所构造的图2和图3的存储装置中的介电材料层的俯视图；
[0037]图9是根据一个实施例中的本发明的多个方面该存储器结构具有多个存储单元的存储器结构。
【具体实施方式】
[0038]应该理解，以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。另外，本发明的内容可以在不同实例中重复参考标号和/或字母。这种重复是为了简化和清晰的目的，并且没有在本质上表示各个实施例和/或所讨论配置之间的关系。
[0039]此外，空间上的相对术语，诸如，“下方”，“在...下面的”，“下面的”，“在...上面的”，“上面的”等在此可被用于简化说明从而如附图中所示那样描述一个元件或部件与另一个元件或部件之间的关系。空间上的相对术语不旨在包括装置的不同方向或附图中所示的方向以外的操作。例如，如果颠倒附图中的装置，被描述为“在...下面的”元件或其他元件或部件“下方的”元件随后则指向其他元件或部件的“上面”。因此，示例性术语“在...下面的”既可以包括上面的方向也可以包括下面的方向。另外，可以调整装置的方向(旋转90度或其他方向)并且同样可以相应地解释在此所用的空间上的相应的描述标号。
[0040]图1是制造根据多个实施例中的本发明的多个方面所构成的存储装置的方法50的流程图。图2至图3是截面图，示出了在各个制造阶段中根据本发明的多个方面所构造的存储装置100的一个实施例。图4示出了根据多个实施例中的本发明的多个方面所构造的存储装置100中的介电材料层的截面图。借助图1至图4和其他附图，根据多个实施例统一描述了存储装置100及其制造方法50。
[0041]参考图2，存储装置100是电阻式随机存储(RRAM)装置的部分。在一个实施例中，存储装置100包括被设置和配置成充当或作为互补式电阻开关(CRS)RRAM的材料层堆叠。然而，存储装置100不同于包括由两个双极型电阻开关构成的反串联机构的传统CRSRAM装置。存储装置100具有非常简单的、制造成本更低并且由此也被称为单堆叠互补式电阻开关随机存取存储器(CRSRAM)装置的结构。具体而言，存储装置100在低于本电压的第一电压范围内具有单电阻状态而在大于本电压的第二电压范围内具有双电阻状态。CRSRAM装置处在正常偏置电压或底偏置电压下的高电阻状态中。由此消除了潜通路问题。在另一个实施例中，存储装置100是存储结构的一部分，其包括多个存储单元和其他集成电路装置。
[0042]存储装置100形成在半导体衬底(诸如硅衬底，或可选的其他适合的衬底)上。
[0043]参考图1和图2,方法50包括用于形成由导电材料构成的第一电极(或底部电极)102的步骤52。在一个实施例中，第一电极102包括氮化钛(TiN)。在另一个实施例中，第一电极102包括氮化钽(TaN)或钼(Pt)。在其他实施例中，第一电极102可以包括其他合适的用于形成诸如电极的导电材料，诸如，金属、金属氮化物、掺杂多晶娃(doped polysilicon)或它们的组合。
[0044]在一个实施例中，第一电极102包括具有适当功函数的导电材料，从而在第一电极102和随后形成的电阻材料层之间形成了高功函数。可以使用原子层沉积(ALD)、物理汽相沉积(PVD或溅射)或可选的其他适当工艺来形成第一电极102。
[0045]在一个实施例中，第一电极102包括TiN并且使用包括TiC14和NH3的前体在ALD工艺中形成该第一电极。在本实施例的发展中，ALD工艺具有在大约200C(°C，摄氏度)和大约500C之间的范围内的沉积温度。在又一个实施例中，第一电极102具有在大约100埃和大约2000埃之间的范围内的厚度。
[0046]仍参考图1和图2，方法50包括步骤55，在其中对第一电极52执行了缺陷工程处理(defect engineering treatment, DET)工艺。该DET工艺用于在第一电极102和在后续制造阶段中所形成的介电材料层之间的界面中产生缺陷。在本实施例中，DET工艺在上升温度中向存储装置100施加气体。在本实施例的发展中，DET工艺包括向第一电极102施加氨气(NH3)。直接或间接地将氨气加热到大约200C和大约500C之间的温度。
[0047]在另一个实施例中，DET工艺包括施加气体，诸如，NH3、N2、02、03、H20、C12、Ar、CF4、H2、N20、SiH4、CF4、或它们的组合。在DET工艺期间，诸如通过加热存储装置100，将所施加的气体直接加热到高温或可选地将其间接加热到高温。
[0048]方法50包括步骤56，其中，在第一电极102上形成了介电材料(或电阻材料层)104。介电材料层104的介电材料具有其电阻率可以通过施加电压而在高电阻状态和地电阻状态(或导电的)之间转换的特性机构。在多个实施例中，介电材料层104包括金属氧化物、金属氮氧化物或它们的组合。在本实施例中，介电材料层104包括过渡金属氧化物(TMO)。在一个实例中，介电材料层104包括氧化锆。在其他实例中，介电材料层104包括氧化钽或氧化铪。
[0049]可以通过适当技术，诸如利用包含锆和氧的前体的ALD来形成介电材料层104。在另一个实例中，可以通过PVD，诸如，利用锆靶并且向PVD室供应氧气的PVD工艺来形成介电材料层104。介电材料层104具有用于改善存储装置性能(包括，持续时间、可靠数据存储、以及简单写入)的适当厚度。在一个实例中，介电材料层104包括在大约20埃和大约200埃之间的范围内的厚度。
[0050]方法50包括步骤58，在其中向介电材料层104执行了 DET工艺。步骤58中的DET工艺类似于步骤54中的DET工艺。DET用于在介电材料层104上产生缺陷。在本实施例中，DET工艺在升高的温度中向存储装置100施加气体。在本实施例的发展中，DET工艺包括向介电材料层104施加氨气(NH3)。在一个实例中，直接或间接地将氨气加热到在大约200C和大约500C之间的温度。
[0051 ] 在另一个实施例中，DET工艺包括施加气体，诸如，NH3> N2, 02、O3> H2O, Cl2、Ar、CF4,H2、N20、SiH4、CF4，或它们的组合。在DET工艺过程中，将所施加的气体直接加热到高温或可选地将其间接加热到高温。
[0052]在其他可选实施例中，方法50可以仅包括步骤54中的第一 DET工艺和步骤58中的第二 DET工艺之一。在另一个实施例中，可以在沉积介电材料层的过程中应用DET工艺。例如，沉积介电材料层104的第一部分，向介电材料层104的第一部分应用DET工艺，并且随后在介电材料层104的受过处理的第一部分上沉积介电材料层104的第二部分。
[0053]在另一个实施例中，同时实施介电材料层104的形成和DET工艺。例如，通过PVD使用锆靶和含氧气体来形成介电材料层104。供应给PVD室的气体可以另外包括用于DET的气体，诸如，氨气。在另一个实例中，供应给PVD室的气体可以另外包括NH3、N2、02、03、H20、C12、Ar、CF4、H2、N20、SiH4、CF4，或它们的组合。在又一个实施例中，在引入到存储装置100之前或在沉积介电材料层104的过程中，将用于DET的气体加热。
[0054]DET工艺用于最终在介电材料层104中产生缺陷，从而将相应的RRAM装置调整为具有与CRSRAM装置类似的电流与电压关系(1-V)的特性。具体而言，那些缺陷用于引入更多氧缺陷。在本实施例中，缺陷工程膜(defect engineering film) 106产生在介电材料层104中。缺陷工程膜106能够夺走氧并且在介电材料层104中产生氧缺陷。
[0055]方法50可以包括步骤60，其中，在介电材料层104上形成了覆盖层108。覆盖层108包括不稳定的并且能够从相邻的材料中夺走氧的导电材料。在本实施例中，覆盖层108包括钛(Ti)并且可以通过PVD或其他适合的技术来形成。在另一个实施例中，覆盖层108具有在大约20埃和大约200埃之间的范围内的厚度。
[0056]在其他实施例中，覆盖层108包括T1、钽(Ta)或铪(Hf)。在另一个实施例中，选择覆盖层108和介电材料层104具有成对的导电材料和介电材料，诸如，钛(Ti)和氧化锆；或钽和氧化钽；或铪和氧化铪。然而，在其他实施例中可以去除覆盖层108。
[0057]仍参考图1和图2，方法50包括步骤62，其中，在覆盖层108或在介电材料层104 (如果覆盖层108不存在)上形成第二电极(或顶部电极)110。在一个实施例中，顶部电极110包括氮化钛(TaN)。可以通过PVD或其他适当技术形成顶部电极110。在另一个实施例中，第二电极110具有在大约100埃和大约2000埃之间的范围内的厚度。可选地，顶部电极110包括其他用于将器件与电路线的互连结构的其他部分电连接的适当导电材料。在其他实施例中，第二电极110包括金属、金属氮化物、掺杂多晶硅或其他适当导电材料。
[0058]参考图1和图3，方法50包括步骤64，其中，通过图案化限定出顶部电极110。在一个实施例中，通过包括光刻工艺和蚀刻的工序来图案化顶部电极110。例如，在顶部电极110上沉积硬掩模并且通过光刻工艺和蚀刻来图案化；并且随后通过硬掩模的开口蚀刻顶部电极110。硬掩模被用作为蚀刻掩模并且可以包括适合的介电材料，诸如，氧化硅、氮化硅、其他介电材料或它们的组合。在另一个实施例中，经过图案化的光刻胶层被用作蚀刻掩模。在本实施例中，整体如图3所示那样图案化存储装置100的包括顶部电极110、覆盖层108和介电层104的多个材料层。[0059]方法50还包括步骤66，其中，通过图案化来限定底部电极102。在一个实施例中，通过与用于图案化顶部电极110的步骤64类似的步骤来图案化底部电极102。在一个实施例中，步骤66包括光刻工艺和蚀刻。例如，通过光刻工艺和蚀刻(或光刻工艺)形成蚀刻掩模(硬掩模或图案化的光刻胶层)；并且随后通过蚀刻掩模的开口蚀刻底部电极102。在本实施例中，如图3所示，为了适当电气路线而图案化底部电极102。
[0060]在一个实施例中，通过步骤64和66，尤其在阵列中形成了多个RRAM单元，这些单元被配置成使得相应的顶部电极和底部电极与互连结构适当地相连接。例如，每个RRAM单元均被配置成与字线和位线相连接。具体而言，在俯视图中，底部电极102被图案化成部分未被顶部电极110所遮盖的。
[0061]步骤64和66可以经过不同的设计来限定(或图案化)顶部电极和底部电极。在一个实施例中，以不同顺序执行步骤64和66。在进一步的实施例中，底部电极102被图案化并且随后图案化顶部电极110。在这种情况下，包括了顶部电极110、覆盖层108、介电材料层104和底部电极102的材料层被图案化，从而限定出底部电极102。此后，进一步图案化包括顶部电极110、覆盖层108和介电材料层104的材料层，以限定出顶部电极110并且部分地暴露出底部电极102。
[0062]方法50还可以包括步骤68，其中，形成了接触部件112和114，这些接触部件被配置成分别接触顶部电极110和底部电极。接触部件112和114被配置成分别放置在顶部电极110和底部电极102上。接触部件包括一种或多种导电材料并且可以通过多种适当技术形成。在一个实施例中，通过包括了电介质沉积、接触孔蚀刻和金属沉积的工序来形成接触部件(112和114)。下面将描述该工序。
[0063]通过诸如化学汽相沉积(CVD)的技术，将诸如氧化硅或低k介电材料的介电材料层116沉积在存储装置100上。可以通过诸如化学机械抛光(CMP)的技术来进一步抛光该介电材料层116，以平坦化存储装置100的顶面。可以通过其他方法(诸如，包括了旋转涂布和固化的工序)来形成介电材料层116。
[0064]通过包括光刻工艺和蚀刻的工序在介电材料层116中形成多个接触孔。例如，在介电材料层116上形成了硬掩模并且该硬掩模包括多个限定了接触孔区域的开口。使用硬掩模作为蚀刻掩模来对介电材料层116应用蚀刻工艺。然后，通过技术(诸如，PVD、CVD、电镀或其组合)在接触孔中形成导电材料。该导电材料包括铜铝合金、铜、钨、硅化物，或其他金属，或它们的组合。可以应用CMP工艺来去除沉积在导电材料上的过量物并且平坦化存储装置100的顶面。
[0065]方法50还可以包括步骤70，其中，对存储装置100实施沉积后退火(PDA)工艺。该PDA工艺被设计成在介电材料层104中进一步产生氧缺陷。在一个实施例中，PDA工艺具有在大约300C和大约500C之间的范围内的退火温度。在一个实例中，一个或多个DET工艺和PDA工艺整体用于形成具有缺陷工程膜106或缺陷工程表面的介电材料层104。
[0066]可以在方法50之前、期间和/或之后实施其他步骤。在一个实例中，可以通过离子注入、退火和其他工艺在衬底中形成多个有源器件，诸如，场效应晶体管。在另一个实例中，可以在衬底上形成多个互连部件(包括金属线和通孔部件)来为多个区间(包括一个或多个RRAM单元)提供电性布线，从而形成功能性集成电路。
[0067]重新参考图4，进一步根据DET工艺以及进一步考虑到覆盖层108和/或PDA工艺的情况下描述缺陷工程膜106和介电材料层104。缺陷工程膜106能够从介电材料层104中夺走氧并且产生氧缺陷，从而使得RRAM结构具有CRSRAM装置的特征表现。
[0068]DET工艺(既应用于步骤54中的第一电极102又应用于步骤58中的介电材料层104)可以在介电材料层104中有效地产生缺陷和缺陷工程膜106。根据方法50中的缺陷工程处理的不同的实施例，可以在介电材料层104的多个部分中产生缺陷工程膜106。
[0069]图4提供了根据不同的实施例构造的介电材料层104的截面图。在图4(A)所示的实施例中，缺陷工程层106形成在介电材料层104的底部上。具体地，缺陷工程膜106形成在介电材料层104和第一电极102之间的界面中。在这个实施例中，在底部电极102上实施步骤54。因此通过相应的DET工艺来改变底部电极102，或底部电极的顶部。在沉积了介电材料层104之后，介电材料层104的底部106与底部电极102相反应(或进一步通过PDA工艺而增强)，从而在介电材料层104的部分106上产生了缺陷。在这个实例中，介电材料层104的部分106转化成了缺陷工程膜106。
[0070]在图4(B)所示的另一个实施例中，缺陷工程层106形成在介电材料层104的顶部上。具体地，缺陷工程膜106形成在介电材料104和第二电极110 (或覆盖层108，如果存在的话)之间的界面中。在这个实施例中，在介电材料层104上实施了步骤58。由此，改变了介电材料层104的顶部106 (或进一步通过覆盖层108和/或PDA工艺增强)，从而在介电材料层104上产生了缺陷。在这个实例中，介电材料层104的顶部106转化成了缺陷工程膜 106。
[0071]在图4(C)所示的又一个实施例中，缺陷工程层106位于介电材料层104中。具体地，缺陷工程膜106远离两个表面地形成在介电材料层104中。在这个实施例中，在形成介电材料层104的过程中实施DET工艺。例如，沉积了介电材料层104的第一部分。向介电材料层104的第一部分应用DET工艺。然后，在DET工艺之后沉积介电材料层104的第二部分。由此，改变了介电材料层104的部分106 (或进一步通过PDA工艺增强)，从而在介电材料层104的部分106上产生了缺陷。在这个实例中，介电材料层104的部分106转化成了埋置在介电材料层104中的缺陷工程膜106。
[0072]在其他实施例中，介电材料层104可以在介电材料的顶面上、底面上或埋置在介电材料或它们的组合中包括多个缺陷工程膜106。缺陷工程膜106用于相同的目的，S卩，在介电材料层104中产生更多缺陷(诸如，氧缺陷)。在步骤70中，可以进一步通过覆盖层108和/或PDA工艺来提供缺陷(诸如，氧缺陷)。
[0073]因为介电材料层104的结构被DET工艺(或缺陷工程膜)改变，所以介电材料层104的表现不同。在一个实例中，介电材料层104包括氧化错Zr02和ZrOx。下标x具有小于2的值。介电材料层104中的Zr02/Zr0x的比例大于I。将参考图5进一步解释此点。在另一个实施例中，在复合物中，缺陷工程膜106不同于介电材料层106的主体部分。例如，缺陷工程膜106具有第一氧浓度,其小于介电材料层104的第二氧浓度。
[0074]图5提供了示出根据多个实施例的多个存储装置的特征数据的图表。这些特征数据是从X射线光电子谱(XPS)中，从特定的样品中所获得的实验数据。图4(A)的数据源于利用DET工艺所制造的存储结构的样品122。样品122是存储装置100的一个实例。具体地，样品122包括以一个或多个DET工艺处理过的氧化锆的介电材料层。该分析指出，介电材料层的Zr02/Zr0x的比例大于I。在这个具体实例中，样品122的介电材料层的Zr02/ZrOx 的比例为 67.1/32.9。
[0075]作为比较，图4(B)的数据源于没有DET工序的情况下所制造的存储装置的样品124。除了没有受到过DET工艺的处理以外，样品124基本上类似于样品122。分析指出，介电材料层的Zr02/Zr0x的比例小于I。在这个具体实例中，样品124的介电材料层中的Zr02/Zr0x的比例为15.6/84.4。另外，与样品124相比，样品122的Ols光谱向左偏移。
[0076]图6是示出了根据一个实施例的存储装置100的电流与电压关系曲线(1-V曲线)130的图表。根据存储装置100的一个样品的实验数据形成了该1-V曲线130。水平轴线代表了施加于存储装置100的偏置电压(或根据一个实例在底部电极接地的同时施加于顶部电极的电压)。相应的单位是伏特(或V)。纵轴线代表了流经存储装置100的电流。相应的单位是安培(或A)。
[0077]作为RRAM装置，1-V曲线130示出了波动极大的表现。具体地，1-V示出了在低电压范围内具有单电阻状态的RRAM装置的互补式电阻开关(CRS)的表现。因此，未选单元(unselected cell)和半选单元(half selectedcell)在低电压范围内具有偏置电压并且处在高电阻状态中。因地，消除了潜通路。
[0078]具体而言，存储装置100在低于本征电压134的第一电压范围132中具有单电阻状态，而在大于本征电压134的第二电压范围136中具有双电阻状态。CRSRAM装置在正常或低偏置电压中处在高电阻状态中。因此，消除了潜通路。然而，存储装置100不同于包括反串联连接的两个双极型电阻开关单元的传统CRSRAM。如上所示，存储装置100具有更为简单结构并且制造成本更低。本征电压134涉及存储装置100中的介电材料层104的本征材料特征。例如，其设计介电材料曾104中的氧缺陷。
[0079]在第二电压范围136中，1-V曲线130具有双电阻状态:低电阻(LR)状态138和高电阻(HR)状态139。因此，介电材料层`104能够充当数据存储。LR状态138和HR状态139分别表现为“接通”(或“I”)和“断开”(或“0”)，反之亦然。在本实例中，1-V曲线130对于正负电压而言基本上是对称的。换言之，对于所给出的电压V和-V而言,相应的电流I (V)和I (-V)基本上是相同的。1-V曲线130上的多个点分别标记为V设定、V复位、V停止、V设定'V复位’、V停止’。V设定等于本征电压134。在论述各个操作时会进一步解释这些点。
[0080]图7中给出了在应用过程中所应用于存储装置100的各个操作，图中包括操作表格140。参考图6和图7来描述这些操作。
[0081]操作图表140的第一行中示出了一个操作“形成”。在该操作“形成”中，向存储装置100的两个电极施加了形成电压。例如，底部电极102与低压Vffi (诸如，地线(“Gnd”)相连接，而顶部电极110与高压\^相连接。Vs-Vffi的差提供了“形成”电压。在“形成”操作中，“形成”电压足够高从而在介电材料层104中产生了导电部分。在一个实例中，导电部分包括用于提供导电路径的一个或多个导电丝，从而使得介电材料层104示出了“接通”或LR状态138。导电路径可以涉及介电材料层104中的氧缺陷布置。
[0082]如一个实例的介电材料层104的俯视图，图8中示出了通过“形成”操作形成导电丝线。介电材料层104包括带有第一的电解质区域和带有第二区Am的导电丝区域。在本实施例中，A丝/A电介质大于大约25%。
[0083]操作“形成”仅需要应用一次。一旦形成了导电路径，那么该导电路径将始终存在。其他操作可以利用较小电压将该导电路径断开或者重新连接。在本实例中，仅用于说明，“形成”电压约为2.2V或-2.2V。[0084]重新参考图7，操作表格140的第二行中示出了操作“设定”。在操作“设定”中，“设定”电压施加于存储装置100的两个电极，其配置与“形成”操作中的类似。然而，“设定”电压更小。例如，底部电极102与低压Vffi (诸如，地线(“Gnd”)相连接，而顶部电极110与高压^^相连接。Vs-Vffi的差提供了“设定”电压。在“设定”操作中，“设定”电压高到足以在介电材料层104中重新连接导电路径，从而使得介电材料层104示出了“接通”或LR状态138。操作“设定”将介电材料层104转换到LR状态138。例如，如果介电材料层104处在HR状态下，那么“设定”操作则将介电材料层104从HR状态改变到LR状态。如果介电材料层104处在LR状态，在“设定”操作之后，介电材料层104将保持在LR状态下。“设定”电压在从到V —，或从Visffi’到Vm/的范围内。和V两者均比“形成”电压小得多。在本实例中，仅作为说明，为大约0.5V而V复位为大约0.7V。
[0085]操作表格140的第三行中示出了另一个操作“复位”。在操作“复位”中，“复位”电压被施加给存储装置100的两个电极，其配置与“设定”操作类似。在“复位”操作中，“复位”电压高到足以断开介电材料层104中的导电路径，从而使得介电材料层104示出了 HR状态139。操作“复位”将介电材料层104变成了 HR状态139。例如，如果介电材料层104处在LR状态下，那么“复位”操作则将其从LR状态改变为HR状态。如果介电材料层104处在HR状态下，那么在“复位”操作之后，介电材料层104将保持在HR状态中。“复位”电压在从V复位到V停止，或从V复位’到V停止’的范围内。V停止大约为IV。
[0086]其他操作包括读取，以读出存储在RRAM装置中的数据。如上所述，存储装置100具有CRSRAM装置的特征，并且在电压大于本征电压134的第二范围136中出现了双电阻状态。因此，相应的“读取”电压需要大于本征电压134或处于第二范围136中，以读出所存储的数据。然而，“设定”电压和“复位”电压处在相同的第二范围136中。因此，“读取”操作可能改变存储装置100的状态并且损坏存储在存储装置100中的数据。因此，操作可以在每次“读取”操作之后实施“回写”操作来恢复之前的状态。在本实例中，“回写”电压具有与操作“设定”和“复位”所不同的极性。如果操作“设定”和“复位”为正，那么操作“回写”则为负。
[0087]图9示出了在一个实施例中的具有配置为交叉点结构的多个存储单元的存储结构150的示意图。每个存储单元均包括RRAM装置100。当RRAM装置100正常“关断”或处在高电阻状态时，消除了潜通路问题。该交叉点结构可以不再考虑潜通路问题。存储结构150包括交叉配置的多个字线152和多个位线154。RRAM装置100被配置在交叉点中。每个RRAM装置100均与字线152之一以及位线154之一相连接。因此，交叉点结构中的存储结构150具有简单的结构并且具有高封装密度。另外，与传统的CRS装置相比，RRAM装置100具有简单的材料堆叠。
[0088]本发明提供了一种电阻式随机存取存储器(RRAM)结构的一个实施例。RRAM结构包括位于衬底上的底部电极；位于底部电极上的电阻材料层；以及位于电阻材料层上的顶部电极。电阻材料层包括缺陷工程膜。
[0089]在RRAM结构的一个实施例中，电阻材料层包括选自于金属氧化物和金属氮氧化物的介电材料。
[0090]在另一个实施例中，RRAM结构包括电阻材料层，该电阻材料层包括过渡金属氧化物；并且通过缺陷工程处理生成该缺陷工程膜。
[0091 ] 在又一个实施例中，电阻材料层包括锆氧化物ZrO2和ZrOx，Zr0x/Zr02的比率大于
I。参数X是小于2的数字。
[0092]在又一个实施例中，RRAM结构还包括设置在电阻材料层和顶部电极之间的覆盖层。在一个实施例中，覆盖层和电阻材料层是选自于由钛和氧化锆；钽和氧化钽；以及铪和氧化铪所构成的组中的成对材料。在另一个实施例中，底部电极包括氮化钛；电阻材料层包括氧化锆；覆盖层包括钛；并且顶部电极包括氮化钽。
[0093]在又一个实施例中，在形成工艺之后，过渡金属氧化物包括带有导电区Ac的导电路径以及带有电介质区Ad的介电区域，其中，Ac/Ad的比率大于大约25%。
[0094]本发明还提供了互补式电阻开关随机存取存储器(CRSRAM)装置的另一个实施例。CRSRAM装置包括位于衬底上的底部电极；位于底部电极上的过渡金属氧化物层，其中，该过渡金属氧化物层包括缺陷工程膜；以及位于过渡金属氧化物层上的顶部电极。
[0095]在一个实施例中，CRSRAM装置被配置和设计成在小于本电压的第一偏置电压电压下具有单电阻状态；而在大于本电压的第二偏置电压电压下具有双电阻状态。
[0096]在另一个实施例中，过渡金属氧化物层包括锆氧化物ZrO2和ZrOx，Zr0x/Zr02的比率大于I。参数X是小于2的数字。
[0097]在又一个实施例中，CRSRAM装置还包括设置在过渡金属氧化物层和顶部电极之间
的覆盖层。
[0098]在又一个实施例中，覆盖层和过渡金属氧化物层是选自于由钛和氧化锆；钽和氧化钽；以及铪和氧化铪所构成的组中的成对材料。
[0099]本发明提供了制造电阻式随机存储器(RRAM)结构的方法的一个实施例。该方法包括在衬底上形成底部电极；在底部电极上形成第一介电材料层；实施缺陷工程处理(DET)工艺；以及在第一介电材料层上形成顶部电极。
[0100]在一个实施例中，DET工艺包括在大约200C和大约500C之间的处理温度下向RRAM结构施加NH3气体。
[0101]在另一个实施例中，DET工艺包括施加选自于由NH3、N2、02、03、H20、Cl2、Ar、CF4、H2、N2O, SiH4, CF4,或它们的组合所构成的组中的气体。
[0102]在另一个实施例中，执行DET工艺包括在形成第一介电材料层之前向底部电极应用DET工艺。
[0103]在又一个实施例中，该方法还包括在形成顶部电极之前在第一介电材料层上形成
覆盖层。
[0104]在又一个实施例中，执行DET工艺包括在形成覆盖层之前对第一介电材料层应用DET工艺。
[0105]在又一个实施例中，该方法另外包括在向第一介电材料层执行DET工艺之后在第一介电材料层上形成第二介电材料层。
[0106]在又一个实施例中，在底部电极上形成第一介电材料层和在第一介电材料层上形成覆盖层包括形成源自于由氧化锆和钛；氧化钽和钽；以及氧化铪和铪所构成的组中的过
渡金属氧化物层和金属氧层。
[0107]在又一个实施例中，该方法另外包括在大约300C和大约500C之间的退火温度下向RRAM结构执行沉积后退火(PDA)工艺。
[0108]在又一个实施例中，在底部电极上形成第一介电层包括通过原子层沉积(ALD)形成氧化锆。
[0109]上面论述了若干实施例的部件。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【权利要求】
1.一种电阻式随机存取存储器(RRAM)结构，包括: 底部电极，位于衬底上； 电阻材料层，位于所述底部电极上，所述电阻材料层包括缺陷工程膜；以及 顶部电极，位于所述电阻材料层上。
2.根据权利要求1所述的RRAM结构，其中，所述电阻材料层包括选自于金属氧化物和金属氮氧化物的介电材料。
3.根据权利要求1所述的RRAM结构，其中: 所述电阻材料层包括过渡金属氧化物；并且 通过缺陷工程处理生成所述缺陷工程膜。
4.根据权利要求1所述的RRAM结构，其中，所述电阻材料层包括锆氧化物ZrO2和ZrOx,Zr0x/Zr02的比率大于1，其中，x是小于2的数字。
5.根据权利要求1所述的RRAM结构，还包括:覆盖层，设置在所述电阻材料层和所述顶部电极之间。
6.根据权利要求5所述的RRAM结构，其中，所述覆盖层和所述电阻材料层是选自于由钛和氧化锆、钽和氧化钽、以及铪和氧化铪所构成的组中的成对材料。
7.根据权利要求5所述的RRAM结构，其中: 所述底部电极包括氮化钛； 所述电阻材料层包括氧化锆； 所述覆盖层包括钛；并且 所述顶部电极包括氮化钽。
8.根据权利要求3所述的RRAM结构，其中，在形成工艺之后，所述过渡金属氧化物包括具有导电区Ac的导电路径和具有电介质区Ad的介电区域，其中，Ac/Ad的比率大于约25%。
9.一种互补式电阻开关随机存取存储器(CRSRAM)装置，包括: 底部电极，位于衬底上； 过渡金属氧化物层，位于所述底部电极上，所述过渡金属氧化物层包括缺陷工程膜；以及 顶部电极，位于所述过渡金属氧化物层上。
10.一种制造电阻式随机存取存储器(RRAM)结构的方法，包括: 在衬底上形成底部电极； 在所述底部电极上形成第一介电材料层； 实施缺陷工程处理(DET)工艺；以及 在所述第一介电材料层上形成顶部电极。
【文档编号】H01L45/00GK103515529SQ201210514959
【公开日】2014年1月15日 申请日期:2012年12月4日 优先权日:2012年6月15日
【发明者】蔡竣扬, 丁裕伟, 黄国钦 申请人:台湾积体电路制造股份有限公司