专利名称：具有薄栅极氧化层和低栅极电荷的集成mos功率晶体管的制作方法
技术领域：
本发明涉及功率晶体管的领域。更具体地，本发明涉及具有减少的栅极电荷的集成MOS功率晶体管的领域。
背景技术：
功率供应装置是将电能或其它类型的能量提供到输出负载或负载组的设备或系统。术语“功率供应装置”可以指主功率分配系统和其它初级或次级能量源。开关模式电源、开关电源或SMPS是包括开关调节器的电源。虽然线性调节器使用晶体管(在该晶体管的有源区域中，对该晶体管施加偏置)来指定输出电压，但是SMPS以高速率在完全饱和与完全截止之间主动切换晶体管。然后，产生的矩形波形穿过低通滤波器(一般是电感器和电容器(LC)电路)，以获得近似的输出电压。由于SMPS具有高功率变换效率、小尺寸和轻重量以及低成本，因此SMPS目前是主要形式的电压变换设备。SMPS从例如电池或墙壁电源插座等源头获取输入功率，并根据耦合到SMPS输出的电路对功率的要求来将输入功率变换成短脉冲。MOSFET (金属氧化物半导体场效应晶体管)普遍用在SMPS中。MOSFET通常被单独地制造，作为分立晶体管。然后，将每个MOSFET连接到作为SMPS的部分的其它集成电路。以这种方式使用分立器件增加了整个SMPS的成本和尺寸。因为MOSFET是SMPS中的一些消耗最多功率的部件，因此高性能MOSFET对SMPS的变换效率是重要的。此外，MOSFET的最大可能的开关频率指示了包括在SMPS输出滤波电路中的电感器和电容器的尺寸、成本和功率损耗。在正常SMPS操作下，MOSFET被快速导通和关断，所以为了有效的操作，MOSFET应具有低电阻值和低栅极电容值。MOSFET具有栅极、漏极和源极端子以及称为主体、基底、主体块或衬底的第四端子。衬底简单地指栅极、源极和漏极所在的半导体的主体块。第四端子用于对晶体管施加偏置而使其操作。栅极端子调节穿过衬底中的沟道区域的电子流动，即或者允许电子流过沟道或者阻挡电子流过沟道。当电子被施加的电压影响时，电子从源极端子穿过沟道流向漏极端子。MOSFET的沟道被掺杂以制造N型半导体或P型半导体。漏极和源极在增强模式MOSFET的情况下可被掺杂为具有与沟道相反的类型，或如在耗尽模式MOSFET中被掺杂为具有与沟道类似的类型。MOSFET在栅极和衬底之间采用绝缘体，例如二氧化硅。该绝缘体通常称为栅极氧化层。因此，栅极端子通过栅极氧化层与衬底中的沟道分隔开。当将电压施加在栅极和源极端子之间时，所产生的电场穿透栅极氧化层并在半导体-绝缘体界面处产生所谓的“反型层(inversion layer) ”或沟道。反型沟道具有与源极和漏极相同的类型，P型或N型，以便提供电流可穿过的沟道。改变栅极和衬底之间的电压可以调节该层的导电性，这用于控制漏极和源极之间的电流流动。功率MOSFET是广泛地用作低电压开关(例如，小于200V)的特定类型的M0SFET。横向功率MOSFET指的是漏极和源极都在彼此的侧面放置的结构，例如漏极和源极都位于衬底的顶表面处。这与垂直功率MOSFET相反，其中漏极和源极相对于彼此垂直地堆叠，例如源极位于衬底的顶表面处，而漏极位于底表面处。功率MOSFET可被多快地导通和关断的一个限制性因素是导通和关断晶体管所需的栅极电荷量。栅极电荷指的是分别移动到栅极以导通晶体管和从栅极移出以关断晶体管的电子的数量。所需的栅极电荷越大，导通和关断晶体管的时间就越长。具有的优点是能够快速切换开关模式电源中的功率晶体管。频率越高，SMPS的栅极驱动电路中使用的分立部件的尺寸就越小。较小的部件比较大的部件廉价。图1示出了常规横向功率MOSFET的示例性结构的剖面侧视图。在该示例性结构中，衬底10被掺杂以形成P型区域或阱12和N型区域或阱14。P型阱12包括具有在P+区域20和N+区域22之间的融合接触部(mergedcontact) 24的双扩散源极16。接触部24使P+区域20和N+区域22短接在一起。接触部24用作功率晶体管的源极接触部，且源极被短路到衬底的主体，衬底在这个示例性结构中是P型。源极接触端子42耦合到接触部24并因此耦合到源极16。衬底10也被掺杂以形成在N型区域14内的N+区域18。N+区域18用作功率晶体管的漏极。漏极接触端子40耦合到漏极18。沟槽26形成在衬底10的顶表面中。沟槽26被填充有场氧化物。可以使用浅沟槽隔离(STI)来形成沟槽26，并且在这种情况下，将填充有场氧化物的沟槽称为浅沟槽隔离(STI)区域。栅极氧化层28形成在衬底10的顶表面上。多晶硅栅极30形成在栅极氧化层28之上。如图1所示，多晶硅栅极30和衬底10之间的栅极氧化层28是薄氧化层。多晶硅栅极30在STI区域之上延伸以支持高漏极-栅极电压。在衬底10中有三个与功率晶体管的操作有关的主要区域:沟道区域、过渡区域和漂移区域。沟道区域形成在多晶硅栅极30之下和衬底10的P型区域12中。换言之，形成沟道区域，其中多晶硅栅极30与P型区域12重叠。漂移区域是N型区域14的在沟槽26或STI区域之下的部分。漂移区域是在晶体管处于关断状态下漏极-栅极电压下降了大部分的区域。STI区域对于获得高漏极-栅极电压是必要的。相反，如果多晶硅栅极30端接在薄栅极氧化层之上，那么这将导致在栅极氧化层上的过高电压，并且功率晶体管将不能执行功能。同样地，STI区域和在STI区域之上的多晶硅栅极延伸部对于降低高栅极-漏极电压是必要的。过渡区域是N型区域14的在栅极氧化层28和多晶硅栅极30之下的部分。当功率晶体管被导通时，过渡区域提供从沟道区域到漂移区域的电流流动路径。过渡区域也被称为聚积区域或颈区域。在很多应用中，过渡区域占低电压功率MOSFET中的导通电阻的最大单个分量。过渡区域的长度是重要的设计考虑因素，其中在图1中长度指的是水平方向。如果长度太短，则功率MOSFET的导通电阻增加，并且器件在努力导通时会遭受早期准饱和。如果长度太长，则导通电阻饱和，特征导通电阻(specificon-resistance)增加，并且击穿电压下降。多晶硅栅极30的位于过渡区域之上的部分占栅极电容并由此栅极电荷的相当大一部分。
发明内容
分离栅极功率晶体管(split gate power transistor)包括横向配置的功率M0SFET，其包括掺杂的硅衬底、在衬底的表面上形成的栅极氧化层、以及在栅极氧化层之上形成的分离多晶硅层。多晶硅层被切割成两个电隔离的部分:形成位于衬底的沟道区域之上的多晶硅栅极的第一部分和形成在衬底的过渡区域的一部分之上形成的多晶硅场板的第二部分。这两个多晶硅部分由间隙分开。轻掺杂区域被注入间隙下方的衬底中，从而形成与衬底主体具有相同掺杂类型的桥。场板也在衬底的漂移区域之上延伸，其中漂移区域在衬底中形成的填充有场氧化物的沟槽的下方。场板电耦合到分离栅极功率晶体管的源极。在一个方面中，功率晶体管包括掺杂的衬底，该掺杂的衬底包括在第一掺杂区域内的源极和沟道区域、在第二掺杂区域内的漏极、桥、第一过渡区域和第二过渡区域、以及在第二掺杂区域内的沟槽，其中沟槽形成在衬底的第一表面中，并且沟槽填充有绝缘材料，此外，其中沟道区域位于源极和第一过渡区域之间，第一过渡区域位于沟道区域和桥之间，桥位于第一过渡区域和第二过渡区域之间，第二过渡区域位于桥和沟槽之间，以及沟槽位于第二过渡区域和漏极之间。功率晶体管还包括位于衬底的第一表面上的栅极氧化层；位于栅极氧化层上和在沟道区域和第一过渡区域之上的栅极；以及位于栅极氧化层上和在第二过渡区域和沟槽的一部分之上的场板，其中栅极通过位于桥之上的间隙与场板分开，此夕卜，其中场板经由导电迹线电耦合到源极。栅极和场板可以是多晶硅。在一些实施例中，第一掺杂区域是P型区域，而第二掺杂区域是N型区域，并且桥包括P型区域。桥可以是轻掺杂P型注入物。在一些实施例中，桥也可以是被定位成在桥内的P型区域与N型第一过渡区域和N型第二过渡区域之间的halo (晕圈)的N型区域。桥内的N型区域可以是轻掺杂N型注入物。在一些实施例中，桥在间隙的宽度上是连续的，并且桥沿着间隙的长度是连续的。在一些实施例中，halo N型区域沿着间隙的长度是连续的，而在其它实施例中，halo N型区域沿着间隙的长度是不连续的。在一些实施例中，桥是沿着间隙的长度的多个不连续的区段，每个区段在间隙的宽度上是连续的，并且每个区段沿着间隙的长度与相邻的区段分开。在一些实施例中，每个区段具有P型区域和haloN型区域。在其它实施例中，每个区段包括P型区域，而只有选定的区段包括halo N型区域。在一些实施例中，功率晶体管包括横向双扩散金属氧化物半导体场效应晶体管。在一些实施例中，掺杂的衬底还包括在第二掺杂区域内的漂移区域，其中漂移区域位于沟槽下方。在一些实施例中，功率晶体管还包括耦合到漏极的导电漏极端子和耦合到源极的导电源极端子，其中源极端子经由导电迹线耦合到场板。在一些实施例中，衬底包括硅衬底。在一些实施例中，源极包括双扩散区域。在另一方面中，公开了一种制造功率晶体管的方法。该方法包括:对衬底进行掺杂以形成在第一掺杂区域内的源极和沟道区域以及在第二掺杂区域内的漏极和过渡区域，其中沟道区域位于源极和过渡区域之间，且过渡区域位于沟道区域和漏极之间；贴近漏极来在过渡区域的一部分内形成沟槽；使用场氧化物来填充沟槽；将栅极氧化层施加到衬底的顶表面上；在沟道区域、过渡区域和沟槽的一部分之上形成导电层，移除导电层的在过渡区域的第一部分之上的一部分，从而形成由间隙分隔的两个分开的导电层部分，该导电层部分包括位于沟道区域和过渡区域的第一部分之上的第一导电层部分以及位于过渡区域的第二部分和沟槽的该部分之上的第二导电层部分；形成导电迹线以将第二导电层部分电耦合到源极；以及对过渡区域的在导电层的该部分被移除而形成的间隙处暴露的第三部分进行掺杂，从而在过渡区域的第一部分和过渡区域的第二部分之间形成掺杂桥区域。
参考附图描述了几个示例性实施例，其中给相似的部件提供相似的附图标记。示例性实施例用来说明本发明而不是限制本发明。附图包括下面的图:图1示出了常规横向功率MOSFET的示例性结构的剖面侧视图；图2示出了根据一个实施例的分离栅极横向配置的功率晶体管的剖面侧视图；图3示出了常规功率MOSFET (例如，如图1所示的功率M0SFET)和图2的分离栅极功率MOSFET的栅极电荷曲线；图4示出了根据另一实施例的分离栅极横向配置的功率晶体管的剖面侧视图；图5示出了与可比较的功率晶体管相对应的特性的表格；图6示出了根据一个实施例的具有不连续的桥的分离栅极功率晶体管的一部分的俯视图(top down view);以及图7示出了与可比较的功率晶体管相对应的特性的表格。
具体实施例方式本申请的实施例涉及分离栅极功率晶体管。本领域的普通技术人员将认识到，下面详细描述的分离栅极功率晶体管仅仅是例证性的，而绝不应将其认为是限制性的。受益于本公开的本领域技术人员将会容易地想到该分离栅极功率晶体管的其它实施例。现在将详细参考如在附图中所示的分离栅极功率晶体管的实现方式。相同的参考指示符将在全部附图和下面的详细描述中用来指示相同或相似的部分。为了清楚起见，没有示出和描述本文所述的实现方式的所有常规特征。当然，应该意识到:在任何这样的实际实现方式的开发中，必须做出实现方式特有的很多决定，以便实现开发者的特定目标，例如遵守与应用和商业有关的约束；以及这些特定的目标将因实现方式的不同和开发者的不同而变化。而且，应该认识到，这样的开发努力可能是复杂和耗时的，但是对于受益于本公开的本领域普通技术人员而言，这样的开发努力只不过是承担工程的日常事务。分离栅极功率晶体管的实施例包括横向配置的功率MOSFET，其包括掺杂的硅衬底、在衬底的表面上形成的栅极氧化层、以及在栅极氧化层之上形成的分离多晶硅层。多晶硅层被切割成由间隙分隔开的两个电隔离的部分，即形成位于衬底的沟道区域和过渡区域的第一部分之上的多晶硅栅极的第一部分以及形成在衬底的过渡区域的第二部分之上形成的多晶硅场板的第二部分。场板也在衬底的漂移区域之上延伸，其中漂移区域位于在衬底中形成的填充了场氧化物的沟槽下方。场板电耦合到功率晶体管的源极。在过渡区域之上切割多晶硅层。因为栅极电容的相当大一部分是由于在过渡区域之上形成的多晶硅栅极的部分引起的，所以移除在过渡区域之上切割的多晶硅减小了栅极电容，并因此减小了栅极电荷。对于给定的导通电阻，分离栅极结构每周期将栅极电荷减少大约50%。栅极电荷决定多快地导通和关断开关。减小栅极电荷允许在整个系统的相同效率下进行更快的切换，并因此允许更高的频率。更高的频率允许使用更小的分立部件，这减小了成本。分离栅极功率晶体管结构可适用于具有内部开关的所有可开关的电源集成电路。该结构不限于集成MOSFET。分离栅极功率晶体管结构可以应用于集成或分立的任何横向功率MOSFET。图2示出了根据一个实施例的分离栅极横向配置的功率晶体管的剖面侧视图。在该示例性结构中，功率晶体管是N沟道双扩散MOSFET (N沟道DM0SFET)。衬底110被掺杂以形成P型区域112和N型区域114。P型区域112包括具有在P+区域120和N+区域122之间的融合接触部124的双扩散源极116。接触部124将P+区域120和N+区域122短接在一起。接触部124用作分离栅极功率晶体管的源极接触部，并且源极被短路到P型衬底的主体。P型区域在衬底110的下部的整个长度(包括在图2的右手侧的N型区域114之下)上延伸。源极接触端子142耦合到接触部124并因此耦合到源极116。衬底110也被掺杂以形成在N型区域114内的N+区域118。N+区域118用作分离栅极功率晶体管的漏极。漏极接触端子140耦合到漏极118。沟槽126形成在衬底110的顶表面中。沟槽126被填充有场氧化物。在一些实施例中，沟槽126是使用浅沟槽隔离(STI)工艺形成的，且填充有场氧化物的沟槽被称为STI区域。在其它实施例中，使用能够移除衬底的一部分以形成厚的场氧化区域的任何常规半导体制造技术来形成沟槽126。栅极氧化层128形成在衬底110的顶表面上。在一些实施例中，使用常规半导体沉积工艺来沉积栅极氧化层。多晶硅层形成在栅极氧化层128上。接着移除一部分多晶硅层，从而形成两个电隔离的多晶硅部分。在一些实施例中，使用常规半导体沉积和蚀刻工艺来形成多晶娃部分。第一多晶娃部分形成多晶娃栅极130。第二多晶娃部分形成场板132。多晶硅栅极130和场板132由间隙134物理地分开，间隙134对应于所移除的多晶硅部分。绝缘氧化物138覆盖多晶硅栅极130和场板132。如图2所示，多晶硅栅极130和衬底110之间的栅极氧化层128以及在场板132和衬底110之间的栅极氧化层128是薄氧化层。场板132通过间隙134与多晶硅栅极130电隔离，并且场板132电耦合到源极116。在很多应用中，将功率晶体管布置为具有很多相互交叉的条，例如源极条、栅极条和漏极条。例如，漏极条起漏极接触端子140的作用，而源极条起源极接触端子142的作用。在分离栅极功率晶体管中，栅极和场板也可以被布置成由间隙分隔的条。例如，场板条起场板接触端子的作用，该场板接触端子在图2中被示意性地示为场板接触端子144。参考图2，条被定向成进入和离开页面。如果栅极正常连接在可以是数百微米长的其条的端部处，则场板类似地延伸成一个条，该条的端部通过导电迹线电连接到源极条。图2在概念上将该点示为耦合场板接触端子144和源极接触端子142的导电迹线146。可选地，可以沿着器件的整个长度或沿着在器件长度上的周期性接触点来电耦合场板132和源极116，其中器件的长度进入和离开图2的页面。在这些可选的结构中，间隙被切割到氧化物138中以提供到场板132的接触进入点。在每个期望的接触点或区域处，在氧化物138中切割出间隙。场板132在填充有场氧化物的沟槽126之上延伸以支持高栅极-漏极电压。场板132对于维持击穿电压而言是必要的。如果移除场板，例如移除在过渡区域之上的整个多晶硅栅极部分，则击穿电压受损。在这种情况下，在薄栅极氧化层上几乎所有的栅极-漏极电压都下降，这使得功率晶体管不能够满足额定电压。
在衬底110中有三个与分离栅极功率晶体管的操作有关的主要区域，即沟道区域、过渡区域和漂移区域。沟道区域形成在多晶硅栅极130之下和衬底110的P型区域112中。换言之，形成沟道区域，其中多晶硅栅极130与P型区域112重叠。漂移区域是N型区域114的在沟槽126或STI区域之下的部分。漂移区域对于支持高栅极-漏极电压是必要的。相反，如果场板132端接在薄栅极氧化层之上，则这将导致在栅极氧化层之上的过高电压，并且分离栅极功率晶体管将不工作。同样地，STI区域和在STI区域之上的场板延伸部分对降低高栅极-漏极电压是必要的。过渡区域是N型区域114的在栅极氧化层128、间隙134和场板132之下的部分。当分离栅极功率晶体管导通时，过渡区域提供从沟道区域到漂移区域的电流流动路径。过渡区域也被称为聚积区域或颈区域。图3示出了常规功率MOSFET (例如，图1所示的功率MOSFET)和图2的分离栅极功率MOSFET的栅极电荷曲线。栅极电荷曲线是MOSFET的公共质量因数。为了确定栅极电荷，漏极通过负载电阻连接到标称供电电压，源极接地，并且栅极接地。恒定电流被施加到栅极中，并且测量栅极-源极电压Vgs。当供电电压被施加到栅极时，栅极-源极电压Vgs开始上升，直到达到阈值电压，阈值电压在本例中是1.5V。阈值电压对应于曲线的平坦部分，该平坦部分是功率晶体管开始导通的地方。当栅极-源极电压Vgs达到满额定电压(在本例中，该满额定电压是5V)时，迹线停止。将栅极电荷确定为所测量的电压的积分。在图3所示的例子中，针对具有5V的额定栅极-源极电压和24V的操作电压的功率M0SFET，测量栅极电荷曲线。通常，在不必增加用于形成分离栅极功率晶体管的有源栅极和场板的多晶硅的覆盖区的情况下，操作电压范围是14V到60V。曲线200是图2的分离栅极功率晶体管的栅极电荷曲线，而曲线210针对类似的常规功率晶体管，例如图1的功率晶体管。在图3中看到，与常规功率晶体管比较，分离栅极功率晶体管的栅极电荷减小了大约50%。通过移除多晶硅的一部分来减小有源栅极的尺寸，从而减小了栅极电荷。防止分离栅极功率晶体管的击穿仍然是必要的，这使用场板来实现。有源多晶硅栅极和场板电隔离，从而将影响有源栅极的电荷减小到最低可能的水平。还可看到，与曲线210的平坦部分比较，曲线200的平坦部分减小了大约75%。平坦部分表示栅极-漏极电荷Qgd，该栅极-漏极电荷Qgd是栅极-漏极电压在平坦区域上的积分。在平坦区域内，越来越多的电流被迫进入栅极中，但栅极-源极电压保持不变。栅极-漏极电荷Qgd与漏极和栅极之间的反馈电容有关。通常，栅极的位于漏极阱之上的部分被放大并比栅极的位于源极阱之上的部分对栅极电荷有更大的影响。如在分离栅极功率晶体管中完成的，将场板电连接到源极有效地将导电屏蔽物置于栅极和漏极之间。这减小了与米勒效应有关的反馈电容。栅极电荷曲线上的减小的平坦部分反映了反馈电容的这个减小。分离栅极功率晶体管实现了导通电阻(R)与栅极电荷(Qg)的乘积的减小。当晶体管导通时，功率MOSFET的导通电阻是漏极和源极之间的电阻。然而，导通电阻(R)和栅极面积(A)的乘积(称为特征导通电阻)有轻微的增加。特征导通电阻提供功率晶体管的尺寸的概念性度量。分离栅极结构的特征导通电阻并不会由于物理栅极面积A的增加而增力口，这是因为具有两个多晶硅条的分离栅极功率晶体管的半间距保持与具有单个多晶硅条的可比较的常规功率晶体管的半间距相同。相反，特征导通电阻由于导通电阻R的增加而增加。当分离栅极功率晶体管完全导通时，例如当栅极-源极电压Vgs=5V时，电流流经沟道区域，横穿在填充有场氧化物的沟槽下方的晶体管区域和漂移区域，并回到N+漏极。在多晶硅栅极覆盖整个过渡区域的常规结构中，过渡区域之上的多晶硅栅极处于5V，这在过渡区域中聚积电子。当栅极-源极电压Vgs为正时，认为过渡区域被聚积，而不反转。在更多的电子聚积在过渡区域中的情况下，电阻减小了。然而，在分离栅极结构中，多晶硅栅极的在过渡区域之上的一部分被移除，并且其余部分(场板)连接到源极，而不是有源栅极的5V。因此，电子仅聚积在直接与多晶硅栅极重叠的部分中的过渡区域中。过渡区域的在多晶硅场板和分离间隙之下的部分不聚积，并且只具有电子的自然平衡浓度。与非分离栅极结构相比，在过渡区域中有较少的电子，这导致较高的电阻。在示例性应用中，与没有分离栅极结构的可比较的常规功率晶体管(例如图1的横向功率MOSFET)相比较，R*Qg乘积有大约44%的减小而R*A乘积有大约12%的增加。分离栅极功率晶体管还提高了热载流子寿命，这是因为接地的场板引导导通电流远离栅极氧化层，从而减小了注入电荷对器件内部的通态电流流动的影响。场板减小了任何给定的供电电压的电场，这有效地维持了分离栅极功率晶体管的击穿电压。通常，分离栅极结构和填充有场氧化物的沟槽避免了分离栅极功率晶体管的过早击穿。在分离栅极结构中，场板在STI区域之上延伸，并且场板电连接到源极。所产生的源极-漏极电容的增加量比栅极-漏极电容的减小量略小。因此，源极-漏极电容较高，但总的来说提高了效率。在示例性应用中，使用0.18微米的半导体处理技术来制造在多晶硅栅极128和场板132之间的切割的间隙134 (图2)，这获得0.25微米宽的间隙。然而，间隙可以大于或小于0.25微米，间隙的尺寸仅受限于可用的技术。例如，采用0.13微米的半导体制造技术可以获得0.2微米的间隙宽度。实际上，间隙可以与技术允许得一样小，从而最小化晶体管的总尺寸，例如半间距。通常，与没有分离栅极结构的可比较的功率晶体管相比，实现了分离栅极功率晶体管的形成，而不增加半间距。特别与可比较的功率晶体管相比，下文强调图2的分离栅极功率晶体管的一些电气特性。首先，导通电阻稍微更高(对于24V的器件大约高12%)，这是因为当器件导通时，过渡区域不再被聚积。场板连接到源极，所以场板被接地，并且过渡区域没有那么高的电子浓度。其次，由于较小的栅极面积，所以栅极电容和栅极电荷减小。第三，因为源极连接的场板位于栅极和漏极之间，所以极大地减小了栅极-漏极反馈电容。这进一步减小了栅极电荷，原因在于在切换期间，米勒效应放大了栅极-漏极电容。第四，峰值碰撞电离减小，使得热载流子寿命提高。或者，对于给定的热载流子寿命，半间距减小。第五，开关模式电源(SMPS)的效率提高了。上面在图2中描述的分离栅极功率晶体管的实施例通过使场板多晶硅与栅极多晶硅分开并将场板连接到源极来提供前述特性。在采用高漏极电压的操作期间，在场板多晶硅之下建立了空穴的反型层。对于薄栅极氧化层，该反型层在场板下方的栅极氧化层上引起的电压降落大于针对可靠操作的允许的最大值。在分离栅极功率晶体管的额定操作电压为14V的示例性应用中，当漏极-源极电压Vds是14V时，在场板132之下的栅极氧化层上有4.1V的电压降落。虽然这样的电压降落对足够厚的栅极氧化层是好的，但是该电压降落比更薄例如85A的栅极氧化层的10年可靠操作所允许的电压降落高得多。对于例如85A厚的栅极氧化层而言，栅极氧化层上的最大电压降落小于大约3.3V。
图2的结构中的栅极氧化层上的电压降落的原因是在场板132之下存在空穴的反型层。这些空穴可能是由于如在常规金属-氧化物-硅(MOS)界面中看到的热生成而引起的。为了消除空穴的这个反型层，在场板和多晶硅栅极之间的间隙下注入轻掺杂区域。如施加于图2所示的示例性N沟道结构的那样，将轻掺杂P型区域注入间隙下的N型区域中，该轻掺杂P型区域也被称为P桥。该P型桥迫使过渡区域的在场板132下的部分在P型桥与过渡区域之间形成的固有P-N结的耗尽帮助下进入深耗尽。深耗尽的形成阻碍在场板之下的反型电荷的任何形成，从而释放该区域中的电压。最大栅极氧化层电压减小到供较薄栅极氧化层安全使用的水平。图4示出了根据另一实施例的分离栅极横向配置的功率晶体管的剖面侧视图。除了图4的分离栅极功率变换器包括衬底部分中的、位于多晶硅栅极和场板中的间隙下方的桥以外，图4的示例性分离栅极功率变换器类似于图2的分离栅极功率变换器。如图4所示，衬底210被掺杂以包括桥236。在一些实施例中，桥236是轻掺杂P型区域。桥236用于迫使在场板232下方的部分进入深耗尽并防止反型层的形成。当与如在图2示出的不包括桥的分离栅极功率晶体管比较时，包括的P型桥236减小了正好在场板下方的静电势。减小的静电产生用于使空穴远离场板下方的路径，并因此在栅极氧化层上没有那么大的电压降落。在一些实施例中，桥是被注入的。应当理解，可以采用例如扩散等其它常规掺杂技术，只要该技术允许正确地施加轻掺杂区域。在一些实施例中，使用已经作为功率晶体管制造工艺的一部分而执行的处理步骤来掺杂桥。可选地，可以执行额外的处理步骤来按要求定制桥的掺杂浓度。图5示出了与可比较的功率晶体管相对应的特性的表格。第一行针对具有连续栅极的常规功率晶体管，例如图1所示的功率晶体管。第二行针对具有分离栅极的功率晶体管，例如图2所示的分离栅极功率晶体管。第三行针对具有桥的分离栅极功率晶体管，例如图4所示的分离栅极功率晶体管。标记为“R*A”的列是特征导通电阻，其中R是导通电阻，而A是栅极面积。标记为“Λ R*A”的列是与第一行的连续栅极功率晶体管有关的特殊导通电阻的百分比变化。标记为“Qe”的列是栅极电荷。标记为“R*Qe”的列是导通电阻与栅极电荷的乘积。标记为“Λ R*Qe”的列是与第一行的连续栅极功率晶体管有关的导通电阻和栅极电荷二者乘积的百分比变化。标记为“BVDSS”的列是击穿电压。标记为“V^OBV”的列是在击穿电压下在栅极氧化层上的电压降落。标记为“V^Ohot”的列是在最坏情况的热载流子条件下在栅极氧化层上的电压降落。图5的表格中所示的值是针对具有相同尺寸的模拟功率晶体管，每个晶体管的额定操作电压为14V。对于具有85A的栅极氧化层厚度的功率晶体管结构，栅极氧化层上的最大额定电压降落是3.6V。如在图5的“Vra@BV”列中所示，具有4.1V的“V^OBV”的“分离”栅极功率晶体管是不可接受的。然而，“连续”功率晶体管或“具有桥的分离(split withbridge)”功率晶体管对于14V Vds应用将是可接受的。“具有桥的分离”功率晶体管降低了栅极氧化层上的电压降落，且因此它可适用于较薄的栅极氧化层厚度。然而，尽管与常规“连续”功率晶体管相比 “具有桥的分离”功率晶体管实现了栅极电荷和R*Qe乘积的减小，但是“具有桥的分离”功率晶体管具有+30%的大的特殊导通电阻的恶化(penalty)。对于特征导通电阻增加30%，“具有桥的分离”功率晶体管的R*Qe乘积减小了 27%。
在可选的实施例中，图4的桥236还被掺杂有轻掺杂区域，例如N-掺杂区域，其被定位成在轻掺杂P型部分和N型区域214之间的halo。在一些实施例中，轻掺杂halo N型区域是被注入的。应该理解，可以采用例如扩散等其它常规掺杂技术，只要该技术允许正确地施加轻掺杂区域。在一些实施例中，桥的轻掺杂P型部分的掺杂浓度在大约IO18的范围内，而桥的轻掺杂halo N型区域的掺杂浓度在大约IO17的范围内。轻掺杂halo N型区域的添加消除了在具有桥的分离栅极结构中看到的特殊导通电阻的恶化。参考图5的表格，第四行针对具有包括halo的桥的分离栅极功率晶体管。如图5所示，“具有桥/halo的分离”功率晶体管实际上将特征导通电阻减小了 3%。与“连续”功率晶体管、“分离”功率晶体管和“具有桥的分离”功率晶体管比较，“具有桥/halo的分离”功率晶体管还减小了栅极电荷和R*Qe乘积。图5的上下文中描述的桥被配置成在跨越场板与栅极之间的间隙的宽度和间隙的长度二者上是连续的，而不管该桥是否包括halo。间隙的长度进入和离开图4的页面。在可选的结构中，间隙上的桥的宽度保持连续，但长度是不连续的。例如，可以沿着间隙的长度方向每1-2 μ m布置0.25 μ m的桥。不连续桥的使用减小了特征导通电阻的恶化，而同时防止空穴反型层的形成。图6示出了根据一个实施例的具有不连续桥的分离栅极功率晶体管的一部分的俯视图。除了图4的桥由不连续的桥代替以外，图6的示例性分离栅极功率晶体管类似于图4的分尚栅极功率晶体管。图6不出了栅极330、场板332和间隙334的一部分。两个桥区段336A和336B代表不连续的桥。应当理解，不连续的桥可以包括多个两个的桥区段。每个桥区段336A、336B跨越间隙334的整个宽度W，但在间隙334的长度L上是不连续的。每个桥区段336A、336B在构成和功能上与图4的桥236类似。例如，每个桥区段336A、36B可以包括轻掺杂P型区域或每个桥区段336A、36B可以包括轻掺杂P型区域和轻掺杂haloN型区域二者。在一些实施例中，所有桥区段都被相同地掺杂，例如所有桥区段都掺杂有轻掺杂P型区域或所有桥区段都掺杂有轻掺杂P型区域和轻掺杂halo N型区域二者。在其它实施例中，桥区段可以被不同地掺杂，例如一些桥区段被掺杂有轻掺杂P型区域，而一些桥区段被掺杂有轻掺杂P型区域和轻掺杂halo N型区域二者。在其它可选的实施例中，可以将图4的连续桥修改成具有不连续的halo N型区域。在该结构中，间隙长度具有沿着间隙的整个长度的连续轻掺杂P型区域，并且桥的区段还包括halo N型区域。不连续的桥防止在场板之下形成空穴反型层，但没有无桥分离栅极结构的特殊导通电阻的恶化。图7示出了与可比较的功率晶体管相对应的特性的表格。图7的表格示出了与图5的表格中示出的功率晶体管相类似的“连续”功率晶体管、“分离”功率晶体管和“具有桥的分离”功率晶体管以及与图6的分离栅极功率晶体管相对应的“具有不连续桥的分离”功率晶体管。虽然二者是类似的，但是图7所示的结果并不是要与图5的结果相比较，原因在于每个结果代表一单独的模拟。图7所示的“具有不连续桥的分离”功率晶体管的值对应于具有轻掺杂P型区域的桥区段的不连续桥，但是没有halo N型区域。每个桥区段在1.5μπι的间距上具有0.25 μ m的长度。如图7的表格所示，代替“具有桥的分离”功率晶体管的24%的特征导通电阻恶化，该恶化低得多。器件L的六分之一具有比其余部分高24%的R*L乘积，所以每单位长度的电阻仅仅比根本没有桥的器件高3.4%。与“连续”栅极功率晶体管相比，“具有不连续桥的分离”功率晶体管的R*Qe乘积减小36%，而特殊导通电阻恶化仅有9%。通常，没有桥halo的不连续桥结构提供了具有桥halo的连续桥结构的优点。在所提供的实施例中，桥或桥区段是浮置的。换言之，桥不耦合到接触部。在其它实施例中，桥或桥区段耦合到接触部。接触部可以耦合到地或一个电势。分离栅极功率晶体管的实施例在上面被描述为N沟道M0SFET。还可预料到可选的实施例，例如P沟道MOSFET。应用于P沟道MOSFET需要稍微不同的结构。可以实施可选的结构，其中分离栅极功率晶体管被配置成其中极性与在所述实施例中示出的极性相反的所有方面。在上文，将栅极材料描述成是多晶硅。可选地，栅极可由在半导体晶体管的制造中使用的任何常规材料制成，包括但不限于多晶硅和/或金属。在上文将衬底描述为是硅。可选地，衬底可以是基于硅的化合物，例如硅锗(SiGe)。已经在涵盖细节的具体实施例方面描述了本申请，以便于理解分离栅极功率晶体管的构造和操作的原理。各个图中示出和描述的很多部件都是可以互换的，以获得所需要的结果，并且本说明书也应当被阅读以涵盖这样的互换。因此，本文提及的具体实施例及其细节并不是要限制所附权利要求的范围。对本领域的技术人员显而易见的是，可以对被选择用于举例的实施例进行修改，而没有偏离本申请的精神和范围。
权利要求
1.一种功率晶体管，包括: a.掺杂的衬底，其包括在第一掺杂区域内的源极和沟道区域、在第二掺杂区域内的漏极、桥、第一过渡区域和第二过渡区域、以及在所述第二掺杂区域内的沟槽，其中所述沟槽形成在所述衬底的第一表面中，并且所述沟槽填充有绝缘材料，此外，其中所述沟道区域位于所述源极与所述第一过渡区域之间，所述第一过渡区域位于所述沟道区域与所述桥之间，所述桥位于所述第一过渡区域与所述第二过渡区域之间，所述第二过渡区域位于所述桥与所述沟槽之间，并且所述沟槽位于所述第二过渡区域与所述漏极之间； b.栅极氧化层，其位于所述衬底的所述第一表面上； c.栅极，其位于所述栅极氧化层上和位于所述沟道区域和所述第一过渡区域之上；以及 d.场板，其位于所述栅极氧化层上和位于所述沟槽的一部分和所述第二过渡区域之上，其中所述栅极通过位于所述桥之上的间隙与所述场板分开，此外，其中所述场板经由导电迹线电耦合到所述源极。
2.如权利要求1所述的功率晶体管，其中所述栅极和所述场板包括多晶硅。
3.如权利要求1所述的功率晶体管，其中所述第一掺杂区域是P型区域，而所述第二掺杂区域是N型区域。
4.如权利要求3所述的功率晶体管，其中所述桥包括P型区域。
5.如权利要求4所述的功率晶体管，其中所述桥包括轻掺杂P型注入物。
6.如权利 要求4所述的功率晶体管，其中所述桥还包括被定位成在所述桥内的所述P型区域与N型的所述第一过渡区域和N型的所述第二过渡区域之间的halo的N型区域。
7.如权利要求6所述的功率晶体管，其中所述桥内的所述N型区域包括轻掺杂N型注入物。
8.如权利要求6所述的功率晶体管，其中所述桥在所述间隙的宽度上是连续的，并且所述桥沿着所述间隙的长度是连续的。
9.如权利要求6所述的功率晶体管，其中所述桥包括沿着所述间隙的长度的多个不连续的区段，每个区段在所述间隙的宽度上是连续的，并且每个区段沿着所述间隙的长度与相邻的区段分开。
10.如权利要求4所述的功率晶体管，其中所述桥在所述间隙的宽度上是连续的，并且所述桥沿着所述间隙的长度是连续的。
11.如权利要求10所述的功率晶体管，其中所述桥还包括沿着所述间隙的长度的多个不连续的N型区域，每个不连续的N型区段被定位成在所述桥内的所述P型区域的一部分与N型的所述第一过渡区域和N型的所述第二过渡区域之间的halo。
12.如权利要求4所述的功率晶体管，其中所述桥包括沿着所述间隙的长度的多个不连续的区段，每个区段在所述间隙的宽度上是连续的，并且每个区段沿着所述间隙的长度与相邻的区段分开。
13.如权利要求12所述的功率晶体管，其中所述桥的一个或多个区段还包括被定位成在所述桥的所述区段内的所述P型区域与N型的所述第一过渡区域和N型的所述第二过渡区域之间的halo的N型区域。
14.如权利要求1所述的功率晶体管，其中所述功率晶体管包括横向双扩散金属氧化物半导体场效应晶体管。
15.如权利要求1所述的功率晶体管，其中所述掺杂的衬底还包括在所述第二掺杂区域内的漂移区域，其中所述漂移区域位于所述沟槽的下方。
16.如权利要求1所述的功率晶体管，还包括耦合到所述漏极的导电漏极端子和耦合到所述源极的导电源极端子，其中所述源极端子经由所述导电迹线耦合到所述场板。
17.如权利要求1所述的功率晶体管,其中所述衬底包括硅衬底。
18.如权利要求1所述的功率晶体管，其中所述源极包括双扩散区域。
19.一种制造功率晶体管的方法，所述方法包括: a.对衬底掺杂以形成在第一掺杂区域内的源极和沟道区域以及在第二掺杂区域内的漏极和过渡区域，其中所述沟道区域位于所述源极与所述过渡区域之间，并且所述过渡区域位于所述沟道区域与所述漏极之间； b.贴近所述漏极来在所述过渡区域的一部分内形成沟槽； c.使用场氧化物来填充所述沟槽； d.将栅极氧化层施加到所述衬底的顶表面上； e.在所述沟道区域、所述过渡区域、和所述沟槽的一部分之上形成导电层； f.移除所述导电层的在所述过渡区域的第一部分之上的一部分，从而形成由间隙分开的两个分开的导电层部分，所述两个分开的导电层部分包括位于所述沟道区域和所述过渡区域的第一部分之 上的第一导电层部分以及位于所述过渡区域的第二部分和所述沟槽的该部分之上的第二导电层部分； g.形成导电迹线以将所述第二导电层部分电耦合到所述源极；以及 h.对所述过渡区域的、在所述导电层的该部分被移除而形成的所述间隙处暴露的第三部分进行掺杂，从而在所述过渡区域的所述第一部分与所述过渡区域的所述第二部分之间形成掺杂桥区域。
20.如权利要求19所述的方法，还包括在所述衬底中的所述源极上形成导电源极端子、以及在所述衬底中的所述漏极上形成导电漏极端子，其中所述源极端子经由所述导电迹线电耦合到所述第二导电层。
21.如权利要求19所述的方法，其中所述栅极和所述场板包括多晶硅。
22.如权利要求19所述的方法，其中所述第一掺杂区域是P型区域，而所述第二掺杂区域是N型区域。
23.如权利要求22所述的方法，其中所述桥包括P型区域。
24.如权利要求23所述的方法，其中所述桥包括轻掺杂P型注入物。
25.如权利要求23所述的方法，其中所述桥还包括被定位成在所述桥内的所述P型区域与N型的所述第一过渡区域和N型的所述第二过渡区域之间的halo的N型区域。
26.如权利要求25所述的方法，其中所述桥内的所述N型区域包括轻掺杂N型注入物。
27.如权利要求25所述的方法，其中所述桥在所述间隙的宽度上是连续的，并且所述桥沿着所述间隙的长度是连续的。
28.如权利要求25所述的方法，其中所述桥包括沿着所述间隙的长度的多个不连续的区段，每个区段在所述间隙的宽度上是连续的，并且每个区段沿着所述间隙的所述长度与相邻的区段分开。
29.如权利要求23所述的方法，其中所述桥在所述间隙的宽度上是连续的，并且所述桥沿着所述间隙的长度是连续的。
30.如权利要求29所述的方法，其中所述桥还包括沿着所述间隙的所述长度的多个不连续的N型区域，每个不连续的N型区段被定位成在所述桥内的所述P型区域的一部分与N型的所述第一过渡区域和N型的所述第二过渡区域之间的halo。
31.如权利要求23所述的方法，其中所述桥包括沿着所述间隙的长度的多个不连续的区段，每个区段在所述间隙的宽度上是连续的，并且每个区段沿着所述间隙的所述长度与相邻的区段分开。
32.如权利要求31所述的方法，其中所述桥的一个或多个区段还包括被定位成在所述桥的所述区段内的所述P型区域与N型的所述第一过渡区域和N型的所述第二过渡区域之间的halo的N型区域。
33.如权利要求19所述的方法，其中所述功率晶体管包括横向双扩散金属氧化物半导体场效应晶体管。
34.如权利要求19所述的方法，其中所述掺杂的衬底还包括在所述第二掺杂区域内的漂移区域，其中所述漂移区域位于所述沟槽的下方。
35.如权利要求19所述的方法，其中所述衬底包括硅衬底。
36.如权利要求19所述的方法，其中所述源极包括双扩散区域。
37.如权利要求19所述的方法，其中所述`沟槽是使用浅沟槽隔离工艺而形成的。
全文摘要
本发明涉及具有薄栅极氧化层和低栅极电荷的集成MOS功率晶体管。分离栅极功率晶体管包括横向配置的功率MOSFET，其包括掺杂的硅衬底、在衬底的表面上形成的栅极氧化层、以及在栅极氧化层之上形成的分离多晶硅层。多晶硅层被切割成两个电隔离的部分形成位于衬底的沟道区域之上的多晶硅栅极的第一部分和形成在衬底的过渡区域的一部分之上形成的多晶硅场板的第二部分。这两个多晶硅部分由间隙分开。轻掺杂区域被注入到间隙下方的衬底中，从而形成与衬底主体具有相同掺杂类型的桥。场板也在形成于衬底中的填充有场氧化物的沟槽之上延伸。场板电耦合到分离栅极功率晶体管的源极。
文档编号H01L29/423GK103151375SQ20121051749
公开日2013年6月12日 申请日期2012年12月5日 优先权日2011年12月6日
发明者J·M·麦格雷戈, V·坎姆卡 申请人:马克西姆综合产品公司