专利名称：半导体封装基板的制作方法
技术领域：
本实用新型涉及一种封装基板，尤其指一种用于封装堆栈结构(Package onPackage, POP)的半导体封装基板。
背景技术：
随着半导体封装技术的演进,半导体装置(Semiconducto r device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，于是堆加多个封装结构以形成封装堆栈结构(Package on Package, POP),此种封装方式能发挥系统封装(SiP)异质整合特性,可将不同功用的电子组件，例如内存、中央处理器、绘图处理器、影像应用处理器等，借由堆栈设计达到系统的整合，适合应用于轻薄型各种电子产品。然而，现行封装堆栈结构借由焊锡球堆栈两封装结构，该焊锡球的尺寸变异不易控制，所以容易造成该两封装结构之间呈倾斜接置、共平面性不良，以致于产生接点偏移等问题。此外，当堆栈的高度需增加时，该焊锡球的直径需增加，导致该焊锡球所占用的封装基板表面积增加，因而使封装基板表面上的布线与电子组件布设的空间受到压缩而影响堆栈焊垫(PoP pad)间距无法持续微缩。同时，此封装堆栈结构中，该焊锡球的体积增加后，将容易产生桥接现象。此外，对于以覆晶方式接置半导体芯片的封装基板而言，于封装过程面临覆晶焊垫区底胶(underfill)溢胶容易污染该些堆栈焊垫的表面等问题，而导致产品的良率损失。因此，现有利用金属柱配合焊锡材料的堆栈方式，以避免上述缺点。如图I所示，现有半导体封装基板I包括一基板本体10、绝缘保护层12a，12b、第一金属柱13a以及第二金属柱13b。所述的基板本体10的上、下表面10a，IOb上具有线路层11a，11b，该线路层11a, Ilb具有多个焊垫111a，Illb以结合芯片或焊球，且上表面IOa的线路层Ila还具有多个第一与第二电性接触垫110a, IlOb0所述的绝缘保护层12a, 12b设于该基板本体10及线路层11a，Ilb上，且于该绝缘保护层12a，12b上形成有开孔120a，120b,以令该些第一与第二电性接触垫110a，IlOb外露于该些开孔120a，120b。所述的第一金属柱13a设于该些第一电性接触垫IlOa上。所述的第二金属柱13b设于该些第二电性接触垫IlOb上。该半导体封装基板I借由该第一与第二金属柱13a，13b配合焊锡材料以堆栈另一封装基板，而形成封装堆栈结构。因该第一与第二金属柱13a，13b于回焊时不会变形，所以可避免上述的种种缺失。然而，现有半导体封装基板I中，是借由电镀方式形成金属柱，其高度均匀性仍有控制不佳的现象，如图I所示，该第二金属柱13b的高度h高于该第一金属柱13a的高度t，致使后续堆栈工艺时，两封装结构之间仍有倾斜、共平面性不良等问题，因而造成产品的可靠度不佳。因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题
实用新型内容
[0008]鉴于上述现有技术的缺失，本实用新型的主要目的在于揭露一种半导体封装基板，于后续堆栈工艺时，各该半导体封装基板之间不会发生倾斜、共平面性不良等问题。本实用新型所揭示的半导体封装基板，包括基板本体，其具有相对的两表面，该两表面上具有线路层，而至少一表面上的线路层具有多个第一与第二电性接触垫绝缘保护层，其设于该基板本体及该线路层上，且于该绝缘保护层上形成有开孔，以令该些第一与第二电性接触垫外露于该些开孔；第一导电柱，其设于该些开孔中的第一电性接触垫上；第二导电柱，其设于该些开孔中的第二电性接触垫上，且该第二导电柱的高度高于该第一导电柱的高度；第一导电结合层，其形成于该第一导电柱上，以令该第一导电柱与第一导电结合层形成第一外接结构；以及第二导电结合层，其形成于该第二导电柱上，以令该第二导电柱与第二导电结合层形成第二外接结构，使该第一外接结构的高度等于该第二外接结构的高度。前述的半导体封装基板中，该线路层还可具有多个焊垫。前述的半导体封装基板中，该些第一与第二导电柱可为金属柱，如铜柱。前述的半导体封装基板中，该第一与第二导电结合层可为导电膏，如铜膏。另外，前述的半导体封装基板还可包括形成于该第一与第二外接结构上的表面处理层。该表面处理层的厚度较佳可大于3um。形成该表面处理层的材质可为电镀镍/金、化镍浸金(ENIG)或化镍钯浸金(ENEPIG)。或者，该表面处理层为位于内层的化镀铜层及位于外层的电镀铜层。由上可知，本实用新型的半导体封装基板，是借由导电结合层配合导电柱，使各该外接结构的高度相等，所以相比于现有技术，于后续堆栈工艺时，本实用新型的半导体封装基板可避免另一封装基板倾斜、共平面性不良等问题，因而有效提升产品的可靠度。
图I为现有半导体封装基板的剖视示意图；图2A至图2F为本实用新型半导体封装基板的制法的剖视示意图；其中，图2E’为图2E的另一实施例，图2F’为图2F的另一实施例；以及图3为应用本实用新型半导体封装基板进行后续封装工艺与堆栈工艺的剖视示意图。主要组件符号说明1,2半导体封装基板10，20，20’基板本体10a, 20a上表面10b, 20b下表面11a, lib, 21a, 21b 线路层110a,210a第一电性接触垫110b,210b第二电性接触垫111a, 111b,211a,211b焊垫12a, 12b, 22a, 22b绝缘保护层120a, 120b, 220a, 220b开孔[0029]13a第一金属柱13b第二金属柱2’半导体封装件200核心层201内部线路202介电层203导电盲孔204导电通孔 212导电凸块23a第一导电柱23b第二导电柱24导电层25阻层250开口区26a第一导电结合层26b第二导电结合层27a第一外接结构27b第二外接结构27c第三外接结构27d第四外接结构270，270’表面处理层270a化镀铜层270b电镀铜层28，31半导体芯片29焊球3封装件30封装基板300外接结构h, t, d高度。
具体实施方式
以下借由特定的具体实施例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本实用新型的其它优点及功效。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本实用新型可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本实用新型可实施的范畴。请参阅图2A至图2E，其为本实用新型的半导体封装基板2的制法的剖视示意图。如图2A所示，首先，提供一具有上、下表面20a，20b的基板本体20，该基板本体20的上、下表面20a，20b上分别具有一线路层21a，21b与一绝缘保护层22a，22b，且该上表面20a的线路层21a具有多个焊垫211a、第一与第二电性接触垫210a，210b,而该下表面20b的线路层21b也具有多个焊垫211b。所述的绝缘保护层22a，22b形成于该基板本体20的上、下表面20a，20b、焊垫211a，211b、第一与第二电性接触垫210a，210b上，且于该绝缘保护层22a，22b上形成有多个开孔220a，220b,以令该些焊垫211a，211b、第一与第二电性接触垫210a，210b分别对应外露于该些开孔220a，220b。
于本实施例中，该基板本体20的内部具有一核心层200、形成于该核心层200上的内部线路201、形成于该核心层200与内部线路201上的介电层202、形成于该介电层202中的导电盲孔203、及电性连接上、下侧的内部线路201的导电通孔204，且该导电盲孔203电性连接该线路层21a，21b与内部线路201。因此，该线路层21a，21b为最外层的线路。此外，该基板本体20’的内部结构也可为无核心层(coreless)结构，如图2E’所示，包含多个介电层202、形成于该介电层202上的内部线路201及形成于该介电层202中的导电盲孔203，且该导电盲孔203电性连接该线路层21a，21b与内部线路201。因此，有关基板本体的内部结构种类繁多，并无特别限制，特此述明。同时，该上表面20a的焊垫211a作为供电性连接芯片的覆晶焊垫，因而可形成导电凸块212，而该下表面20b的焊垫211b则作为植球垫。另外，该上表面20a的焊垫211a也可设计为打线垫的形态(未图标)，以供打线方式接置半导体芯片的用。如图2B所示，于该上表面20a的绝缘保护层22a、线路层21a与导电凸块212上形成导电层24，再于该导电层24、下表面20b的绝缘保护层22b与线路层21b上形成阻层25。接着，经图案化工艺，于该上表面20a的阻层25上形成多个开口区250，以令该些第一与第二电性接触垫210a，210b对应外露于该些开口区250。于本实施例中，该导电层24作为后续电镀工艺的电流途径。此外，有关图案化工艺的方法繁多，如蚀刻、曝光、显影等均为业界所熟知，所以不再赘述。如图2C所示，借由导电层24进行电镀工艺，于该些开口区250中的第一电性接触垫210a上电镀形成第一导电柱23a,且于该第二电性接触垫210b上电镀形成第二导电柱23b，该第二导电柱23b的高度h高于该第一导电柱23a的高度t。于本实施例中，该第一及第二导电柱23a, 23b为金属柱,其材质为铜。如图2D所不，于该第一导电柱23a上以印刷涂布方式形成第一导电结合层26a,令该第一导电柱23a与第一导电结合层26a形成第一外接结构27a,且于该第二导电柱23b上也以印刷涂布方式形成第二导电结合层26b,令该第二导电柱23b与第二导电结合层26b形成第二外接结构27b，并使该第一外接结构27a的高度d等于该第二外接结构27b的高度cl。于本实施例中，该第一与第二导电结合层26a，26b为导电膏，如铜膏。如图2E所示，移除该阻层25及其下的导电层24。[0074]于另一实施例中，如图2E’所示，也可于该基板本体20’的下表面20b上形成第三外接结构27c与第四外接结构27d，也即该基板本体20’的上、下表面20a，20b上均具有外
接结构。一般铜膏柱体或混合铜柱体(即电镀铜柱与铜膏柱体搭接)于成型后为多孔结构，该孔洞结构于后续湿工艺中容易残留药水并影响后续品质。因此，如第2F图所示，于该第一与第二外接结构27a，27b上形成表面处理层270作保护的用，以供该第一与第二外接结构27a, 27b于后续进行焊锡接(solder joint)或电性连接时,可确保品质良好。于本实施例中，形成该表面处理层270的材质为电镀镍/金、化镍浸金(ENIG)或化镍钯浸金(ENEPIG)。于另一实施例中，如图2F’所示，于该第一与第二外接结构27a，27b上也可先形成化镀铜层270a，再形成电镀铜层270b，以作为表面处理层270’。此外，该表面处理层270，270’的厚度较佳大于3um。请参阅图3，其为应用本实用新型的半导体封装基板2进行后续封装工艺与堆栈工艺的剖视示意图。如图3所示，该基板本体20的上表面20a的焊垫211a借由导电凸块212以覆晶方式结合半导体芯片28，而该下表面20b的焊垫211b则结合用以接于如电路板的电子装置上的焊球29，以形成一半导体封装件2’。接着，将该些第一与第二外接结构27a，27b结合一封装件3，该封装件3包含一封装基板30与另一半导体芯片31，且该封装基板30是以其外接结构300与该些第一与第二外接结构27a，27b对接，以令该半导体封装件2’与该封装件3形成封装堆栈结构。于本实施例中，本实用新型的半导体封装基板2可与该封装基板30相似，且该些外接结构300与该些第一与第二外接结构27a，27b可为相同结构。因此，本实用新型的半导体封装基板2，其借由第一与第二导电结合层26a，26b配合第一与第二导电柱23a, 23b,使该些第一与第二外接结构27a, 27b的高度d相等,所以于后续堆栈工艺时，该另一封装基板30不会倾斜，且改善共平面性，因而有效提升产品的可靠度。本实用新型还提供一种半导体封装基板2，其包括基板本体20、绝缘保护层22a，22b、第一导电柱23a、第二导电柱23b、第一导电结合层26a以及第二导电结合层26b。所述的基板本体20具有上、下表面20a，20b，该上、下表面20a，20b上具有线路层21a，21b，该上、下表面20a，20b上的线路层21a，21b具有多个焊垫211a，211b，且上表面20a上的线路层21a还具有多个第一与第二电性接触垫210a，210b。所述的绝缘保护层22a，22b设于该基板本体20及该线路层21a，21b上，且于该绝缘保护层22a，22b上形成有开孔220a，220b,以令该些第一与第二电性接触垫210a，210b外露于该些开孔220a，220b。所述的第一导电柱23a设于该些开孔220a中的第一电性接触垫210a上。所述的第二导电柱23b设于该些开孔220a中的第二电性接触垫210b上，且该第二导电柱23b的高度h高于该第一导电柱23a的高度t。于本实施例中，该些第一与第二导电柱23a，23b为金属柱,如铜柱。所述的第一导电结合层26a形成于该第一导电柱23a上，以令该第一导电柱23a与第一导电结合层26a形成第一外接结构27a。[0089]所述的第二导电结合层26b形成于该第二导电柱23b上，以令该第二导电柱23b与第二导电结合层26b形成第二外接结构27b，使该第一外接结构27a的高度d等于该第二外接结构27b的高度d。于本实施例中，该第一与第二导电结合层26a，26b为导电膏，如铜膏。所述的半导体封装基板2还包括形成于该第一与第 二外接结构27a，27b上的表面处理层270，270’。于本实施例中，形成该表面处理层270的材质为电镀镍/金、化镍浸金(ENIG)或化镍钯浸金(ENEPIG)。或者，该表面处理层270’为位于内层的化镀铜层270a及位于外层的电镀铜层270b。综上所述，本实用新型的半导体封装基板，主要借由导电结合层配合导电柱，使该些外接结构的高度相等，所以于后续堆栈工艺时，各该半导体封装基板之间不会发生倾斜、共平面性不良等问题，因而有效提升产品的可靠度。上述实施例仅用以例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何本领域技术人员均可在不违背本实用新型的精神及范畴下，对上述实施例进行修改。因此本实用新型的权利保护范围，应如权利要求书所列。
权利要求1.一种半导体封装基板，其特征在于，该半导体封装基板包括 基板本体，其具有相对的两表面，该两表面上具有线路层，而至少一表面上的线路层具有多个第一与第二电性接触垫 绝缘保护层，其设于该基板本体及该线路层上，且于该绝缘保护层上形成有开孔，以令该些第一与第二电性接触垫外露于该些开孔； 第一导电柱，其设于该些开孔中的第一电性接触垫上； 第二导电柱，其设于该些开孔中的第二电性接触垫上，且该第二导电柱的高度高于该第一导电柱的高度； 第一导电结合层，其形成于该第一导电柱上，以令该第一导电柱与第一导电结合层形成第一外接结构；以及 第二导电结合层，其形成于该第二导电柱上，以令该第二导电柱与第二导电结合层形成第二外接结构，使该第一外接结构的高度等于该第二外接结构的高度。
2.根据权利要求I所述的半导体封装基板，其特征在于，该线路层还具有多个焊垫。
3.根据权利要求I所述的半导体封装基板，其特征在于，该些第一与第二导电柱为金属柱。
4.根据权利要求3所述的半导体封装基板，其特征在于，该金属柱为铜柱。
5.根据权利要求I所述的半导体封装基板，其特征在于，该第一与第二导电结合层为导电膏。
6.根据权利要求5所述的半导体封装基板，其特征在于，该导电膏为铜膏。
7.根据权利要求I所述的半导体封装基板，其特征在于，该封装基板还包括形成于该第一与第二外接结构上的表面处理层。
8.根据权利要求7所述的半导体封装基板，其特征在于，形成该表面处理层的材质为电镀镍/金、化镍浸金或化镍IE浸金。
9.根据权利要求7所述的半导体封装基板，其特征在于，该表面处理层为位于内层的化镀铜层及位于外层的电镀铜层。
10.根据权利要求7所述的半导体封装基板，其特征在于，该表面处理层的厚度大于3um。
专利摘要一种半导体封装基板，其借由导电结合层配合导电柱以作为外接结构，可使各外接结构的高度相等，所以于后续堆栈工艺时，各该半导体封装基板之间不会发生倾斜、共平面性不良等问题。
文档编号H01L23/495GK202549828SQ20122013031
公开日2012年11月21日 申请日期2012年3月30日 优先权日2012年3月30日
发明者林俊廷, 胡迪群, 詹英志 申请人:欣兴电子股份有限公司