半导体器件的制作方法
【专利摘要】在具有被配置为使电流在上电极(10)和下电极(11)之间流通的直立的半导体元件(100，200)的半导体器件中，场截止层(2)包含掺杂有磷或砷的磷/砷层(2a)和掺杂有质子的质子层(2b)。所述磷/砷层(2a)从半导体衬底的背侧起形成至预定的深度。所述质子层(2b)深于所述磷/砷层(2a)。所述质子层(2b)的杂质浓度在所述磷/砷层(2a)内部达到峰值并且在大于所述磷/砷层(2a)的深度逐渐地连续不断地减小。
【专利说明】半导体器件
[0001]相关申请交叉引用
[0002]此申请基于2011年11月30日递交的日本专利申请号2011-262055和2012年8月31日递交的日本专利申请号2012-191627，它们的内容并入于此作为参照。
【技术领域】
[0003]当前公开内容涉及具有直立的(vertical)半导体元件的半导体器件。
【背景技术】
[0004]常规地，已知了具有用于诸如EHV的逆变器或DC-DC转换器的电源电路的直立的半导体元件的半导体器件。在此半导体器件中，IGBT用作直立的半导体元件。为了降低具有IGBT的半导体器件中的损耗，已经提出了称作场截止(field stop)(以下称为FS)的元件结构并且将其投入了实际使用。具体地，对其中形成元件的衬底的背面进行削刮，并且然后在执行了将诸如磷(P)或硒(Se)的杂质离子注入至背面中之后执行退火工艺。从而，形成了具有高于衬底的原材料浓度的杂质浓度的FS层。该FS层降低电场的延伸，防止了击穿电压的减低(尽管变薄了)，以及降低了损耗。
[0005]然而，当通过磷的离子注入形成了 FS层时，FS层形成于浅的深度并且因为注入深度是浅的而对背侧上的损伤敏感。因此，如果损伤延伸至大于FS层的深度，那么发生集电极泄漏，并且制造良率(yield)减小。相反，当通过硒的离子注入形成FS层时，注入深度是深的，并且提高了制造良率。然而，因为硒不用在通常的IC制造工艺中，所以需要用于操作硒的特别的装备。
[0006]在此情况下，专利文件I已经提出了用于通过在使用加速器利用质子来执行掺杂工艺之后执行退火工艺来形成深的FS层的技术。进一步地，除质子以外，专利文件2已经提出了用于通过磷的离子注入来形成FS层的技术。此外，专利文件3和4已经提出了用于通过多次执行质子的注入来形成具有多层结构的FS层的技术。
[0007]然而，当如专利文件1-4中提出的那样使用质子时，激活率随着剂量的增大而显著减小。因此，需要长的照射时间以获得实用性的浓度，并且降低了生产率。
[0008]图15是示出了当在4.3MeV的加速电压下执行质子的掺杂时，峰值浓度和激活率关于质子的剂量的图示。如此图示中示出的，质子的激活率随着质子的剂量的增大而显著地减小。特别地，在形成FS层所必要的大约IXlO15cnT3的高的杂质浓度下，因为激活率是低的，所以质子照射时间变长。由于此原因，如果仅仅通过使用质子来形成FS层，那么归因于低的生产率，制造成本增大。
[0009]在专利文件2中公开的方法中，除质子之外，通过使用磷来形成FS层。然而，不管是否注入了磷，质子的剂量是恒定的，而且掺杂被执行为使得质子浓度在深的位置达到峰值。因此，长的质子照射时间的问题未解决，并且在FS层和漂移层之间的边界处发生电场集中，使得击穿电压降低。进一步地，在开关的时候可能发生浪涌。因此，期望在没有增大制造成本的情况下降低开关浪涌。[0010]通过采用IGBT作为直立的半导体元件的范例作出了以上的解释。然而，如以上讨论的同样的问题能够发生在续流二极管(FWD)、DMOS,以及其中能够形成FS层的类似的东西中。
[0011]现有技术
[0012]专利文件
[0013]专利文件1:JP-B_3684962
[0014]专利文件2 JP-A-2009-176892
[0015]专利文件3 =US75H75O
[0016]专利文件4 JP-B-4128777
【发明内容】
[0017]鉴于以上，当前公开内容的目的是提供具有其中防止了制造成本的增大、确保了击穿电压、以及降低了开关浪涌的直立的半导体元件的半导体器件。
[0018]根据当前公开内容的第一方面，在具有配置为使电流在上电极和下电极之间流通的直立的半导体元 件的半导体器件中，FS层包含掺杂有磷或砷的磷/砷层和掺杂有质子的质子层。所述磷/砷层从半导体衬底的背侧起形成至预定的深度。所述质子层深于所述磷/砷层。所述质子层的杂质浓度在所述磷/砷层内部达到峰值并且在大于所述磷/砷层的深度逐渐地连续不断地减小。
[0019]如以上描述的，所述FS层包含所述磷/砷和所述质子层，并且所述质子层的所述杂质浓度逐渐地减小。从而，与当所述FS层仅仅由质子构成时相比，所述质子层的所述杂质浓度能够减小。相应地，与当所述FS层仅仅通过质子的注入来形成时相比，提高了生产率，使得能够降低所述制造成本的增大。
[0020]进一步地，所述质子层的所述杂质浓度在大于从漂移层的背侧起的所述磷/砷层的深度逐渐地连续不断地减小。从而，所述质子层和所述漂移层之间的边界处的η型杂质浓度的差异变小。因此，减轻电场集中、确保击穿电压、以及降低开关浪涌是可能的。
[0021]根据当前公开内容的第二方面，所述质子层的深度被定义为X，所述质子层关于所述原材料浓度的浓度比被定义为y，并且X和y满足下面的关系:(公式I)y ≥ 19.061 X ΙΟ-0 00965"ο
[0022]当将所述质子层的所述深度和所述质子层关于所述原材料浓度的所述浓度比设定为满足所述关系时，能够降低所述击穿电压的减小的量，并且能够提高击穿电压良率。
[0023]根据当前公开内容的第三方面，所述质子层的所述深度是20 μ m或更小，并且所述质子层关于所述原材料浓度的所述浓度比是三倍或更大。从而，能够降低所述击穿电压的所述减小的量。
[0024]根据当前公开内容的第四方面，所述质子层的所述深度是20 μ m或更小，并且所述质子层关于所述原材料浓度的所述浓度比是四倍或更大。从而，能够进一步降低所述击穿电压的所述减小的量。
[0025]根据当前公开内容的第五方面，所述质子层的所述深度是15 μ m或更小，并且所述质子层关于所述原材料浓度的所述浓度比是四倍或更大。从而，能够降低所述击穿电压的所述减小的量。[0026]根据当前公开内容的第六方面，所述质子层的所述深度是15 μ m或更小，并且所述质子层关于所述原材料浓度的所述浓度比是七倍或更大。从而，能够进一步降低所述击穿电压的所述减小的量。
[0027]根据当前公开内容的第七方面，所述质子层的所述深度是10 μ m或更小，并且所述质子层关于所述原材料浓度的所述浓度比是七倍或更大。从而，能够降低所述击穿电压的所述减小的量。
[0028]根据当前公开内容的第八方面，所述质子层的所述深度是10 μ m或更小，并且所述质子层关于所述原材料浓度的所述浓度比是十倍或更大。从而，能够进一步降低所述击穿电压的所述减小的量。
[0029]根据当前公开内容的第九方面，所述质子层的所述深度是7 μ m或更小，并且所述质子层关于所述原材料浓度的所述浓度比是十倍或更大。从而，能够降低所述击穿电压的所述减小的量。
[0030]根据当前公开内容的第十方面，所述质子层的所述深度是7 μ m或更小，并且所述质子层关于所述原材料浓度的所述浓度比是十四倍或更大。从而，能够进一步降低所述击穿电压的所述减小的量。
[0031]根据当前公开内容的第十一方面，所述直立的半导体器件是IGBT。
[0032]根据当前公开内容的第十二方面，所述直立的半导体器件是具有续流二极管的IGBT。
[0033]根据当前公开内容的第十三实施例，所述直立的半导体器件是二极管。
【专利附图】
【附图说明】
[0034]根据参照附图作出的下面的详细的描述，当前公开内容的以上和其它目的、特征以及优点将变得更加明显。图样中:
[0035]图1(a)是示例了根据当前公开内容的第一实施例的具有作为直立的半导体元件的IGBT的半导体器件的顶部布局图(top layout view)的图示,且图1(b)是示例了沿着图1(a)中的线IB-1B获取的横截面视图的图示；
[0036]图2(a)是示出了沿着图1(b)中的线IIA-1IA获取的横截面中的设计的杂质浓度分布的图表，且图2(b)是示出了沿着图1(b)中的线IIB-1IB获取的横截面中的完成的杂质浓度分布的图表；
[0037]图3 (a)是示例了半高宽AR(ym)和范围Rp关于质子加速电压(MeV)的图示，且图3(b)示例了深度(范围)Rp和质子浓度N之间的关系的图示；
[0038]图4是示例了为了评估，当改变磷FS层2a中的缺陷的宽度时，质子FS层2b的η型杂质浓度和击穿电压之间的关系，而进行的仿真的结果的图表；
[0039]图5是示例了为了评估，当改变磷FS层2a中的缺陷的宽度时，质子FS层2b的η型杂质浓度和击穿电压之间的关系，而进行的仿真的结果的图表；
[0040]图6是示例了为了评估，当改变磷FS层2a中的缺陷的宽度时，质子FS层2b的η型杂质浓度和击穿电压之间的关系，而进行的仿真的结果的图表；
[0041]图7是示例了仿真结果的总结的图表；
[0042]图8是示例了表示图7中示出的结果的近似的曲线的图表；[0043]图9是示例了为了评估当改变质子的剂量时的接触泄漏失效(contact leakagefailure)而进行的实验的结果的图表；
[0044]图10(a)是示例了示出当不存在质子FS层2b时的He射线照射的横截面视图的图示，且图10(b)是示例了示出当存在质子FS层2b时的He射线照射的横截面视图的图示；
[0045]图11(a)是示例了根据当前公开内容的第二实施例的具有作为直立的半导体元件的IGBT与二极管的半导体器件的顶部布局图的图示，图11(b)是示例了沿着图11(a)中的线XIB-XIB获取的横截面视图的图示，且图11(c)示例了沿着图11(a)中的线XIC-XIC获取的横截面视图的图示；
[0046]图12(a)是示出了沿着图11(b)中的线XIIA-XIIA获取的横截面中的杂质浓度分布的图表，且图12(b)是示出了沿着图12(b)中的线XIIB-XIIB获取的横截面中的杂质浓度分布的图表；
[0047]图13(a)是示例了根据当前公开内容的第三实施例的具有作为直立的半导体元件的二极管的半导体器件的顶部布局图的图示，且图13(b)是示例了沿着图13(a)中的线XIIIB-XIIB获取的横截面视图的图示；
[0048]图14是示出了沿着图13(b)中的线XIV-XIV获取的横截面中的杂质浓度分布的图表；以及
[0049]图15是示出了当在4.3MeV的加速电压下执行质子的掺杂时，峰值浓度和激活率关于剂量的图示。
【具体实施方式】
[0050]以下参照图样描述了当前公开内容的实施例，其中类似的附图标记指示相同的或等同的部分。
[0051](第一实施例)
[0052]描述了当前公开内容的第一实施例。图1(a)和(b)示出了具有作为直立的半导体元件的IGBT的半导体器件。图1(a)是示例了其顶部布局图的图示，且图1(b)是示例了沿着图1(a)中的线IB-1B获取的其横截面视图的图示。图2(a)和(b)是示出了沿着图1(b)中的线IIA-1IA、IIB-1IB获取的横截面中的杂质浓度的图表。图2(a)示出了设计的杂质浓度分布，且图2(b)示出了完成的杂质浓度分布。以下参照这些图样描述了根据当前实施例的半导体器件。
[0053]如图1(a)中示出的，图1(b)中示出的IGBT100所在的IGBT形成区域被定义为单元区域，且外部电压击穿阻止区域(resistant region)位于单元区域周围。S卩，单元区域位于提供半导体器件的芯片的中心部分，且外部电压击穿阻止区域位于单元区域周围，即，位于芯片的外部部分上。
[0054]如图1(b)中示出的，在根据当前实施例的半导体器件中，IGBT100形成于提供η—型漂移层I的半导体衬底中。η—型漂移层I具有原材料浓度。如图2中示出的，例如，η_型漂移层I具有IX IO14CnT3或更小的η型杂质浓度并且能够是0.75Χ 1014cm_3。
[0055]在单元区域的IGBT形成区域中，η型FS层2形成于η—型漂移层I的背侧的表面部分中。FS层2包含磷FS层2a和质子FS层2b。磷FS层2a含有作为杂质的磷，并且从η—型漂移层I的背侧起形成至预定的相对浅的深度。质子FS层2b含有作为杂质的质子，并且从n_型漂移层I的背侧起形成至大于磷FS层2a的深度的深度。例如，如图2中示出的，磷FS层2a具有1.5μπι或更小的扩散深度并且具有I X 1016cm_3或更小的η型杂质浓度，且质子FS层2b具有15 μ m或更小的扩散深度并且具有5 X IO14CnT3或更小的η型杂质浓度。优选地，质子FS层2b的杂质浓度不小于5X1014cnT3。根据当前实施例，例如，质子FS 层 2b 的杂质浓度范围从 3 X IO14CnT3 至 5 X 1014cnT3，包括 3 X IO14CnT3 和 SXlO1W30 进一步地，质子FS层2b的杂质浓度在磷FS层2a的内部达到峰值并且在大于从n_型漂移层I的背侧起的磷FS层2a的深度逐渐地连续不断地减小。
[0056]对应于集电极区域的P+型杂质区域3形成于FS层2的表面部分中。通过诸如硼的P型杂质的注入来形成P+型杂质区域3。例如，如图2中示出的，P+型杂质区域3能够具有0.5 μ m或更小的扩散深度并且具有I X IO18CnT3或更小的p型杂质浓度。
[0057]进一步地，具有例如大约3 μ m的厚度的P型区域4形成于n_型漂移层I的表面部分中。以使得多个沟槽6通过贯穿P型区域4达到η—型漂移层I方式来形成多个沟槽6。通过沟槽6将P型区域4分割为多个部分。具体地，以预定的节距(间距)布置沟槽6。沟槽6按图1(a)的纸面的顶-底方向，即按与图1(b)的纸面垂直的方向彼此平行地延伸以形成条形结构。替代地，能够将平行的沟槽6的端部连接以形成环形结构。例如，在环形结构的情况下，每一个都具有环形结构的沟槽6以预定数量的组放置，以形成多环结构。
[0058]通过相邻的沟槽6将P型区域4分割为多个部分，并且部分中的一些部分是用作沟道区域的P型沟道区域4a。对应于发射极区域的η.型杂质区域5形成于ρ型沟道区域4a的表面部分中。在由沟槽6分段的ρ型区域4的之外，在具有n+型杂质区域5的每一个P型沟道区域4a中创建沟道，使得ρ型沟道区域4a能够用作能够执行IGBT动作的IGBT部分。P型区域4的剩余的ρ型区域4b不具有η.型的杂质区域5并且用作不能进行IGBT动作的间隔部分(space portion)。
[0059]具有高浓度的ρ型体层(body layer) 4c形成于ρ型区域4的ρ型沟道区域4a的表面部分中，即，形成于位于P型沟道区域4a的每一侧上的η.型杂质区域5之间。因此，在IGBT部分中，ρ型区域4的表面部分的ρ型杂质浓度是高的，并且在间隔部分中，P型区域4b的表面部分的ρ型杂质浓度是低的。具体地，P型体层4c具有4X 1019cm_3的ρ型杂质浓度，使得在IGBT部分中，ρ型区域4的表面部分的ρ型杂质浓度是高的。
[0060]η+型杂质区域5的杂质浓度高于η—型漂移层I的杂质浓度。η+型杂质区域5终止于P型区域4并且与沟槽6的侧表面接触。具体地，η+型杂质区域5如同棒一样沿着沟槽6的纵向方向沿伸并且终止于沟槽6的端部内部。
[0061]沟槽6深于ρ型区域4并且具有从3.Ομπι至6.Ομπι的深度。如以上提到的，以预定的节距布置沟槽6。每一个沟槽6被栅绝缘层7和栅电极8填充。栅绝缘层7覆盖沟槽6的内表面。栅电极8由掺杂的多晶硅或类似的东西构成并且形成于栅绝缘层7的表面上。将栅电极8在不同于图1中示出的横截面的横截面中彼此电连接，使得能够将相同的栅电压施加至栅电极8。
[0062]进一步地，通过层间电介质9的接触孔9a将n+型杂质区域5和ρ型沟道区域4a电连接至对应于发射极电极的上电极10。尽管图样中未示出，但是形成了覆盖上电极和引线的钝化层。下电极11形成于P+型杂质区域3的背侧上，并且从而形成了 IGBT100。
[0063]η型区域(空穴阻挡(HS)层)20在ρ型区域4b的厚度方向上位于ρ型区域4b的中间并且连接相邻的沟槽6。因为η型区域12，当IGBT部分执行IGBT动作时，载流子能够累积于η型区域12下方的位置处的ρ型区域4b中。如果不存在η型区域12，则空穴通过P型区域4b流向上电极10，使得导通电压将增大。为了降低导通电压，优选地在IGBT动作的时候累积尽可能多的空穴，使得能够发生电导率调制。因为η型区域12，载流子累积于η型区域12下方的位置处的ρ型区域4b中。因此，能够发生电导率调制，并且降低了导通电压。
[0064]相反，在外部电压击穿阻止区域中，尽管未示出横截面，然而ρ型扩散层形成于n_型漂移层I的表面部分中。P型扩散层围绕单元区域并且深于P型区域4。进一步地，具有多层结构的P型保护环形成于P型扩散层周围。从而，外部电压击穿阻止结构形成于外部电压击穿阻止区域中。外部电压击穿阻止结构均匀地扩展电场，使得能够提高半导体器件的击穿电压。
[0065]以以上描述的方式构造了根据当前实施例的具有IGBT100的半导体器件。接下来，描述了制造半导体器件的方法。因为能够通过与常规的半导体器件几乎相同的方法制造根据当前实施例的半导体器件，所以描述集中于与常规的半导体器件不同的部分上。
[0066]首先，制备了用于n_型漂移层I的作为原材料的半导体衬底，并且作为原材料处理工艺执行用于表面平坦化的诸如抛光的表面处理。然后，执行用于形成P型区域4的离子注入和热扩散工艺、用于形成沟槽6的工艺、用于形成栅绝缘层7和栅电极8的工艺、以及用于形成P型体区域4c和n+型杂质区域5的离子注入和热扩散工艺。然后，在形成层间电介质9之后执行用于形成接触孔9a的工艺。进一步地，通过对诸如铝的电极材料进行图形化来形成上电极10。然后，尽管图样中未示出，形成由聚酰亚胺或类似的东西构成的钝化膜。以此方式，完成了用于衬底的前侧的制造工艺。
[0067]接下来，将提供n_型漂移层I的半导体衬底的背侧研磨至期望的厚度。如果必要，执行刻蚀工艺用于表面平坦化。然后，执行用于形成磷FS层2a的磷离子注入工艺和用于形成P+型杂质区域3的硼离子注入工艺。然后，通过激光退火执行不影响前侧的局部热处理以使注入的离子扩散。然后，通过沉积诸如铝的电极材料来形成下电极11。然后，执行包含了质子照射工艺和低温退火工艺的用于形成质子FS层2b的工艺。
[0068]例如，在用于形成质子FS层2b的工艺中的质子照射工艺中，在加速电压是4MeV且剂量是I X IO13CnT2或更多的条件下使用加速器来执行质子掺杂。当在该加速电压下形成质子FS层2b时，质子FS层2b的杂质浓度在磷FS层2a内部达到峰值，并且在大于从n_型漂移层I的背侧起的磷FS层2a的深度逐渐地连续不断地减小。
[0069]例如，能够如图3 (a)中示出的那样关于质子加速电压(MeV)表示半高宽AR(Um)和范围Rp，且深度(范围)Rp和质子浓度N能够具有如图3(b)中示出的关系。因此，能够基于加速电压来确定质子FS层2b的宽度。进一步地，能够通过调整吸收体(吸收剂)的厚度来调整峰值深度Rp。
[0070]如以上描述的，在根据当前实施例的半导体器件中，FS层2包含磷FS层2a和质子FS层2b，并且质子层(2b)的杂质浓度逐渐地减小。从而，与当FS层2仅仅由质子构成时相比，质子FS层2b的杂质浓度能够减小。相应地，与当FS层2仅仅通过质子的注入来形成时相比，提高了生产率，使得能够降低制造成本的增大。
[0071]进一步地，质子FS层2b的杂质浓度在大于从n_型漂移层I的背侧起的磷FS层2a的深度逐渐地连续不断地减小。从而，质子FS层2b和η—型漂移层I之间的边界处的η型杂质浓度的差异变小。因此，减轻电场集中、确保击穿电压、以及降低开关浪涌是可能的。
[0072]进一步地，在根据当前实施例的半导体器件中，例如，形成FS层2，使得质子FS层2b具有15 μ m或更小的扩散深度并且具有3X IO14CnT3或更大的η型杂质浓度。基于为了评估当磷FS层2a中发生缺陷时观察到的击穿电压而已经进行的检查结果来设定这些值。
[0073]图4-6示出了为了评估质子FS层2的η型杂质浓度和击穿电压之间的关系，通过当改变质子FS层2b的深度Xj、质子FS层2b的峰值深度Rp、以及磷FS层2a中的缺陷的宽度时将原材料浓度保持在0.75X1014cm_3，而进行的仿真的结果。
[0074]如图4-6中示出的，基本上，半导体器件的击穿电压取决于质子FS层2b的η型杂质浓度，具体地取决于质子FS层2b关于原材料浓度的浓度比，并且击穿电压随着浓度比的增大而增大。当不存在缺陷(缺陷宽度=O μ m)时，不论质子FS层2b的深度Xj和质子FS层2b的峰值深度Rp (即，离半导体衬底的背侧的最外面的表面的距离)，能够获得1400V至1500V的击穿电压。
[0075]然而，当发生缺陷时，击穿电压取决于缺陷宽度而减小。进一步地，减小的量取决于质子FS层2b的深度Xj而改变。即使当质子FS层2b关于原材料浓度的浓度比小时，减小的量也随着深度Xj更大而变得更小。
[0076]具体地，如图4中示出的，如果质子FS层2b的深度Xj是15 μ m，并且质子FS层2b的峰值深度Rp是O μ m，那么当质子FS层2b的杂质浓度是3 X IO14CnT3或更大时，半导体器件的击穿电压的减小的量能够降低至减小的最大量的大约一半。即，假定意图的击穿电压是1500V，则击穿电压减小直至900V，并且减小的最大量是600V。因为减小的量大约为一半(300V)，所以击穿电压能够是1200V或更大。在此情况下，因为原材料浓度是0.75 X IO1W3或更大，所以当质子FS层2b关于原材料浓度的浓度比是四倍或更大时，击穿电压的减小能够降低至减小的最大量的大约一半。优选地，当质子FS层2b的杂质浓度是5X IO14CnT3或更大时，即，当质子FS层2b关于原材料浓度的浓度比是七倍或更大时，击穿电压能够是1300V或更大。
[0077]进一步地，如图5中示出的，如果质子FS层2b的深度Xj是10 μ m，并且质子FS层2b的峰值深度Rp是O μ m，那么当质子FS层2b的杂质浓度是5 X IO14CnT3或更大时，半导体器件的击穿电压的减小的量能够降低至减小的最大量的大约一半。在此情况下，因为原材料浓度是0.75 X IO14CnT3或更大，所以当质子FS层2b关于原材料浓度的浓度比是七倍或更大时，击穿电压的减小能够降低至减小的最大量的大约一半。优选地，当质子FS层2b的杂质浓度是7 X IO14CnT3或更大时，即，当质子FS层2b关于原材料浓度的浓度比是十倍或更大时，击穿电压能够是1300V或更大。
[0078]同样，如图6中示出的，如果质子FS层2b的深度Xj是7μπι，并且质子FS层2b的峰值深度Rp是O μ m，那么当质子FS层2b的杂质浓度是7 X IO14CnT3或更大时，半导体器件的击穿电压的减小的量能够降低至减小的最大量的大约一半。在此情况下，因为原材料浓度是0.75 X IO14CnT3或更大，所以当质子FS层2b关于原材料浓度的浓度比是十倍或更大时，击穿电压的减小能够降低至减小的最大量的大约一半。优选地，根据仿真结果，当质子FS层2b的杂质浓度是I X IO15CnT3或更大时，即，当质子FS层2b关于原材料浓度的浓度比是十四倍或更大时，击穿电压能够是1300V或更大。[0079]图7是示例了仿真结果的总结的图表以计算击穿电压。应当指出的是，图7也示出了在质子FS层2b的深度Xj是10 μ m并且质子FS层2b的峰值深度Rp是O μ m的条件下进行的仿真的结果。尽管每一个结果是基于质子FS层2b的峰值深度Rp是O μ m的条件，但是只要峰值位置在磷FS层2a中，就获得了相同的结果。
[0080]因此，如图7中示出的，如果质子FS层2b的深度Xj是20μπι或更小，那么当质子FS层2b关于原材料浓度的浓度比是三倍或更大时，击穿电压的减小的量能够降低一半，并且当质子FS层2b关于原材料浓度的浓度比是四倍或更大时，能够进一步地降低。如果质子FS层2b的深度Xj是15 μ m或更小，那么当质子FS层2b关于原材料浓度的浓度比是四倍或更大时，击穿电压的减小的量能够降低一半，并且当质子FS层2b关于原材料浓度的浓度比是七倍或更大时，能够进一步地降低。如果质子FS层2b的深度Xj是10 μ m或更小，那么当质子FS层2b关于原材料浓度的浓度比是七倍或更大时，击穿电压的减小的量能够降低一半，并且当质子FS层2b关于原材料浓度的浓度比是十倍或更大时，能够进一步地降低。如果质子FS层2b的深度Xj是7 μ m或更小，那么当质子FS层2b关于原材料浓度的浓度比是十倍或更大时，击穿电压的减小的量能够降低一半，并且当质子FS层2b关于原材料浓度的浓度比是十四倍或更大时，能够进一步地降低。
[0081]其中击穿电压的减小的量能够降低一半的范围被定义为用于击穿电压良率提高的有效范围，并且其中击穿电压的减小的量能够降低一半以上的范围被定义为用于击穿电压良率提闻的更优选的范围。用于击穿电压良率提闻的有效范围和更优选的范围能够被表示为图8中示出的 近似的曲线。近似的曲线能够由下面的公式I和2来表示。在公式I和2中，X表示质子FS层2b的深度Xj，以及y表示用于击穿电压良率提高的有效范围和更优选的范围的边界上的值。
[0082](公式l)y = 19.061 X 10-α°0965χ
[0083](公式2)y = 25.939 X 10-0.0892χ
[0084]因此，当质子FS层2b关于原材料浓度的浓度比大于由公式I给定的y时，能够有效地提高击穿电压良率。进一步地，当浓度比大于由公式2给定的y时，能够更有效地提高击穿电压良率。
[0085]为了检查用于图7中示出的击穿电压良率提高的有效范围，在改变质子的剂量时，测量接触泄漏失效的恢复比，即归因于磷FS层2a中的缺陷的泄漏失效。实验是在原材料浓度是7X IO13CnT3并且质子FS层2b的深度Xj的范围从10至13 μ m的条件下进行的。如图9中示出的，实验的结果指示，当质子的剂量是4X1013cm_3或更大时，恢复了几乎100%的接触泄漏失效。在图9中，当质子的剂量是预定的值时，质子FS层2b的峰值浓度指示质子FS层2b中杂质浓度的峰值。
[0086]进一步地，如图9中示出的，因为当原材料浓度是7X IO13CnT3时，能够用质子FS层2b中峰值浓度的比例(scale)来替代质子的剂量的比例，所以能够得到此峰值浓度和接触泄漏失效的恢复比之间的关系。能够通过在图7中根据质子FS层2b的深度Xj对此进行绘图来获得下面的结果。恢复比非常低，在用于击穿电压良率提高的有效范围之外为0%或20%，并且恢复比是相对高的，接近于有效范围、但是稍微在有效范围之外为40%。如图样中示出的，恢复比在有效范围内是高的并且在更优选的范围内是100 %。
[0087]如以上描述的，已经示出，在用于击穿电压良率提高的有效范围内恢复了接触泄漏失效。据此，能够看到的是，能够通过在用于击穿电压良率提高的有效范围内设计深度Xj和质子FS层2b的浓度来降低击穿电压减小的量。
[0088]以上，基于质子FS层2b关于原材料浓度的浓度比定义了击穿电压。这是因为既然击穿电压设计基本上取决于原材料浓度，那么击穿电压就取决于质子FS层2b关于原材料浓度的浓度比。因此，即使原材料浓度改变，也能够通过以与以上描述的相同的方式选择质子FS层2b关于原材料浓度的浓度比来降低击穿电压的减小的量。
[0089]进一步地,当以如当前实施例中描述的方式形成质子FS层2b时,能够省略靠近FS层的He射线照射。参照图10(a)和(b)对此作出解释。
[0090]通常，通过在形成元件之后从衬底的背侧执行He射线照射来执行寿命控制。从衬底的背侧执行He射线照射的原因是为了防止衬底的前侧上的栅绝缘层7和类似的东西受到He射线照射的损伤。如图10(a)中示出的，如果FS层2由不同于质子的杂质构成，则将He射线照射施加至靠近ρ型区域4的n_型漂移层I的区域(He射线照射区域I)并且施加至FS层2内部的区域(He射线照射区域)。相反，质子变为施主并且能够用于形成FS层
2。进一步地，因为质子具有作为寿命抑制体(lifetime killer)功能,所以通过质子能够执行寿命控制。因此，如图10(b)中示出的，不存在将He射线照射施加至FS层2内部的区域的需求，并且能够简化寿命控制。
[0091](第二实施例)
[0092]描述了当前公开内容的第二实施例。当前实施例与第一实施例的不同在于不仅IGBT而且二极管(续流二极管)形成于相同的半导体衬底上。因为其它的部分与第一实施例相同，所以仅仅描述与第一实施例不同的部分。
[0093]图11(a)、(b)、以及(C)是示例了具有作为直立的半导体元件的IGBT与二极管的半导体器件的图示。图11(a)示例了顶部布局图，图11(b)示例了沿着图11(a)中的线XIB-XIB获取的横截面视图，以及图11 (c)示例了沿着图11 (a)中的线XIC-XIC获取的横截面视图。图12(a)是示出了沿着图11(b)中的线XIIA-XIIA获取的横截面中的杂质浓度分布的图表，且图12(b)是示出了沿着图11(c)中的线XIIB-XIIB获取的横截面中的杂质浓度分布的图表。
[0094]如图11 (a)、(b)、以及(c)中示出的，在根据当前实施例的半导体器件中，IGBT100和二极管200形成于提供η—型漂移层I的半导体衬底中。如图11(a)中示出的，单元区域包含其中形成了 IGBT100的IGBT形成区域和其中形成了二极管200的二极管形成区域。外部电压击穿阻止区域位于单元区域周围。即，IGBT形成区域和二极管形成区域位于提供半导体器件的芯片的中心部分中。IGBT形成区域和二极管形成区域可以交替地布置于单元区域中。
[0095]在单元区域的IGBT形成区域和二极管区域中，η型FS层2形成于η_型漂移层I的背侧的表面部分中。FS层2包含磷FS层2a和质子FS层2b。例如，如图12(a)和(b)的浓度分布中示出的，以与第一实施例中的方式相同的方式构造FS层2。在IGBT形成区域中，对应于集电极区域的P+型杂质区域3形成于FS层2的表面部分中。在二极管形成区域中，对应于阴极区域的n+型杂质区域20形成于FS层2的表面部分中。
[0096]通过诸如磷的η型杂质的注入来形成η+型杂质区域20。例如，η+型杂质区域20具有0.5 μ m的扩散深度并且具有I X IO20Cm-3的η型杂质浓度。η_型漂移层I的背侧主要由P+型杂质区域3占据并且部分地由n+型杂质区域20占据。其中形成了 P+型杂质区域3的区域被定义为IGBT形成区域，并且其中形成了 n+型杂质区域20的A区域被定义为二极管形成区域。以预定的宽度重复地交替布置IGBT形成区域和二极管形成区域，形成条形形状。在图11(a)中，以简化的方式示出了 IGBT形成区域和二极管形成区域。事实上，布置的重复的数量大于图样中示出的布置的重复的数量。
[0097]IGBT形成区域的其它结构基本上与第一实施例相同，但是P型区域4的部分执行二极管动作。即，在由沟槽6分段的ρ型区域4之外，ρ型沟道区域4a用作IGBT部分，但是间隔部分的P型区域4用作能够执行二极管动作而非IGBT动作的ρ型阳极区域。
[0098]在二极管形成区域中，如同在IGBT形成区域中，具有预定的厚度的ρ型区域4形成于η—型漂移层I的表面部分中。此ρ型区域4也用作ρ型阳极区域4d。根据当前实施例，二极管形成区域中的P型区域4具有与IGBT形成区域中的ρ型区域4相同的杂质浓度。替代地，二极管形成区域中的P型区域4的杂质浓度能够独立于IGBT形成区域中的ρ型区域4的杂质浓度。
[0099]在二极管形成区域中，作为阳极的P型阳极区域4d与η—型漂移层I和作为阴极的η+型杂质区域3形成PN结，由此形成二极管200。在二极管200中，ρ型阳极区域4d电连接至作为阳极电极的上电极10，以及n+型杂质区域3电连接至作为阴极电极的下电极12。
[0100]因此，以使得发射极和阳极电连接并且集电极和阴极电连接的方式将IGBT100和二极管200并联连接在相同的芯片上。
[0101]以以上描述的方式来构造根据当前实施例的具有IGBT100和二极管200的半导体器件。即使在具有IGBT100和二极管200的半导体器件中，FS层2也包含以与第一实施例中相同的方式构造的磷FS层2a和质子FS层2b。从而，能够获取与第一实施例中相同的优点。
[0102](第三实施例)
[0103]描述了当前公开内容的第三实施例。根据当前实施例，形成了二极管作为直立的半导体元件，并且二极管具有与第二实施例的二极管形成区域几乎相同的结构。因此，仅仅描述了与第二实施例不同的部分。
[0104]图13(a)和(b)是示例了具有作为直立的半导体元件的二极管的半导体器件的图示。图13(a)示例了顶部布局图，且图13(b)示例了沿着图13(a)中的线XIIIB-XIIB获取的横截面视图。图14是示出了沿着图13(b)中的线XIV-XIV获取的横截面中的杂质浓度分布的图表。
[0105]如图13(a)和(b)中示出的，在根据当前实施例的半导体器件中，二极管200形成于提供η—型漂移层I的半导体衬底中。如图13(a)中示出的，单元区域包含其中形成了二极管200的二极管形成区域。外部电压击穿阻止区域位于单元区域周围，即二极管形成区域位于提供半导体器件的芯片的中心部分中。
[0106]在单元区域的二极管区域中，η型FS层2形成于η_型漂移层I的背侧的表面部分中。FS层2包含磷FS层2a和质子FS层2b。例如，如图14的浓度分布中示出的，以与第二实施例的方式相同的方式构造FS层2。对应于阴极区域的n+型杂质区域20形成于FS层2的表面部分中。以与第二实施例的方式相同的方式构造n+型杂质区域20。进一步地，用作P型阳极区域的P型区域4形成于n_型漂移层I的表面上，以及上电极10形成于ρ型区域4的表面上。进一步地，下电极11形成于n+型杂质区域20的表面上，使得形成二极管 200。
[0107]以以上描述的方式来构造根据当前实施例的具有二极管200的半导体器件。即使在仅仅具有二极管200的半导体器件中，FS层2也包含以与第二实施例中相同的方式构造的磷FS层2a和质子FS层2b。从而，能够获得与第二实施例中相同的优点。
[0108](其它实施例)
[0109]虽然已经参照其实施例描述了当前的公开内容，但是应当理解的是，公开内容不限于实施例。当前公开内容旨在涵盖在当前公开内容的精神和范围内的各种修改和等同的布置。
[0110]在以上的实施例中，采用IGBT100和二极管200作为直立的半导体元件的范例。替代地，当前公开能够应用于具有诸如LDMOS的其它直立的半导体器件的半导体器件。
[0111]在以上的实施例中，FS层2a由磷构成。替代地，FS层2a能够由砷(As)而不是磷(P)构成。
【权利要求】
1.一种具有直立的半导体元件(100，200)的半导体器件，所述半导体器件包括: 半导体衬底，所述半导体衬底提供具有原材料浓度的η型漂移层(1)； η型或P型半导体区域(3，20)，所述η型或P型半导体区域(3，20)形成于所述漂移层(1)的背侧上； η型场截止层(2)，所述η型场截止层(2)从所述半导体衬底的背侧起形成至大于所述半导体层(3，20)的深度的深度，并且具有高于所述漂移层(1)的杂质浓度的杂质浓度； P型区域(4)，所述P型区域(4)形成于所述漂移层(1)的前侧上； 上电极(10)，所述上电极(10)形成于所述漂移层(2)的所述前侧上并且与所述P型区域⑷接触；以及 下电极(11)，所述下电极(11)形成于所述漂移层(2)的背侧上并且与所述半导体区域(3，20)接触，其中 所述直立的半导体元件(100，200)被配置为使电流在所述上电极和所述下电极之间流通， 所述场截止层(2)包含掺杂有磷或砷的磷/砷层(2a)和掺杂有质子的质子层(2b)， 所述磷/砷层(2a)从所述半导体衬底的所述背侧起形成至预定的深度， 所述质子层(2b)深于所述磷/砷层(2a)，并且 所述质子层(2b)的杂质浓度在所述磷/砷层(2a)内部达到峰值并且在大于所述磷/砷层(2a)的深度逐渐地连续不断地减小。
2.根据权利要求1所述的半导体器件，其中 所述质子层(2b)的深度被定义为X， 所述质子层(2b)关于所述原材料浓度的浓度比被定义为y，并且 X和y满足下面的公式:y≥19.061X 10-0.00965x。
3.根据权利要求2所述的半导体器件，其中 所述质子层(2b)的所述深度是20 μ m或更小，并且 所述质子层(2b)关于所述原材料浓度的所述浓度比是三倍或更大。
4.根据权利要求2所述的半导体器件，其中 所述质子层(2b)的所述深度是20 μ m或更小，并且 所述质子层(2b)关于所述原材料浓度的所述浓度比是四倍或更大。
5.根据权利要求2所述的半导体器件，其中 所述质子层(2b)的所述深度是15 μ m或更小，并且 所述质子层(2b)关于所述原材料浓度的所述浓度比是四倍或更大。
6.根据权利要求2所述的半导体器件，其中 所述质子层(2b)的所述深度是15 μ m或更小，并且 所述质子层(2b)关于所述原材料浓度的所述浓度比是七倍或更大。
7.根据权利要求2所述的半导体器件，其中 所述质子层(2b)的所述深度是1Oym或更小，并且 所述质子层(2b)关于所述原材料浓度的所述浓度比是七倍或更大。
8.根据权利要求2所述的半导体器件，其中 所述质子层(2b)的所述深度是1Oym或更小，并且所述质子层(2b)关于所述原材料浓度的所述浓度比是十倍或更大。
9.根据权利要求2所述的半导体器件，其中 所述质子层(2b)的所述深度是7μπι或更小，并且 所述质子层(2b)关于所述原材料浓度的所述浓度比是十倍或更大。
10.根据权利要求2所述的半导体器件，其中 所述质子层(2b)的所述深度是7μπι或更小，并且 所述质子层(2b)关于所述原材料浓度的所述浓度比是十四倍或更大。
11.根据权利要求ι-?ο中的任一项所述的半导体器件，其中 所述直立的半导体元件是IGBT(IOO)， 所述单元区域包含:由所述半导体区域提供的P型集电极区域(3);沟槽(6) ;n型发射极区域(5);栅绝缘层(7);以及栅电极(8)， 所述沟槽(6)是以预定的节距来布置的并且深于所述P型区域(4)，以将P型区域(4)分割为多个部分，所述多个部分中的至少一些部分提供P型沟道区域(4a)， 所述发射极区域(5)形成于所述P型沟道区域(4a)的表面部分中并且沿着所述沟槽(6)的侧表面延伸， 所述栅绝缘层(7)形成于所述沟槽(6)的表面上， 所述栅电极(8)形成于所述栅绝缘层(7)的表面上， 所述上电极(10)与所述P型沟道区域(4a)和所述发射极区域(5)接触，并且 所述下电极(11)与所述集电极区域(3)接触。
12.根据权利要求1-10中的任一项所述的半导体器件，其中 所述直立的半导体元件是IGBT(IOO)与续流二极管(200)， 所述IGBT(IOO)形成于所述单元区域的IGBT形成区域中， 所述续流二极管(200)形成于所述单元区域的二极管形成区域中， 所述P型区域(4)形成于所述IGBT形成区域和所述二极管形成区域中， 所述IGBT形成区域包含:由所述半导体区域提供的P型集电极区域(3);沟槽(6) ；n型发射极区域(5);栅绝缘层(7);以及栅电极(8)， 所述沟槽(6)是以预定的节距来布置的并且深于所述P型区域(4)，以将所述P型区域(4)分割为多个部分，所述多个部分中的至少一些部分提供P型沟道区域(4a)， 所述发射极区域(5)形成于所述P型沟道区域(4a)的表面部分中并且沿着所述沟槽(6)的侧表面延伸， 所述栅绝缘层(7)形成于所述沟槽(6)的表面上， 所述栅电极(8)形成于所述栅绝缘层(7)的表面上， 所述二极管形成区域包含由所述半导体区域提供的η型阴极区域(20)和由所述P型区域(4)提供的P型阳极区域(4d)， 所述上电极(10)与所述P型沟道区域(4a)、所述发射极区域(5)、以及所述P型阳极区域(4d)接触，并且 所述下电极(11)与所述集电极区域(3)和所述阴极区域(20)接触。
13.根据权利要求1-10中的任一项所述的半导体器件，其中 所述直立的半导体元件是二极管(200)，所述半导体区域提供η型阴极区域(20)，所述P型区域(4)提供P型阳极区域，所述上电极(10)与用作所述P型阳极区域的所述P型区域(4)接触，并且所述下电极(11)与所述阴 极区域(20)接触。
【文档编号】H01L27/04GK103959473SQ201280059129
【公开日】2014年7月30日 申请日期:2012年10月9日 优先权日:2011年11月30日
【发明者】河野宪司, 天野伸治 申请人:株式会社电装