半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明构思的实施例涉及半导体器件及其制造方法、以及相关的电子设备和电子系统。
背景技术：
已经进行了在衬底上垂直地形成多个存储单元的各种方法的研究，从而按比例缩小半导体器件并改善半导体器件的性能。

发明内容
本发明构思的实施例提供具有高可靠的三维晶体管的半导体器件。本发明构思的其它实施例提供制造该半导体器件的方法。本发明构思的其它实施例提供具有该半导体器件的电子设备和电子系统。本发明构思的方面不应受到以上描述限制，其它未提及的方面将从这里描述的示例实施例而被本领域普通技术人员清楚地理解。根据本发明构思的一方面，提供一种半导体器件。该器件包括设置在衬底上的第一和第二隔离图案。该器件还可以包括在衬底的表面上且在第一和第二隔离图案之间的交替堆叠的层间绝缘图案和导电图案。支撑图案贯穿导电图案和层间绝缘图案，并具有比第一和第二隔离图案小的宽度。第一垂直结构贯穿第一隔离图案和支撑图案之间的多个导电图案和多个层间绝缘图案。第二垂直结构贯穿第二隔离图案和支撑图案之间的多个导电图案和多个层间绝缘图案。支撑图案的顶表面和底表面之间的距离大于支撑图案的底表面与衬底的表面之间的距离。从平面图，第一和第二隔离图案可以具有基本上彼此平行的线形状。从平面图，支撑图案可以具有基本上平行于第一和第二隔离图案的线形状。支撑图案可以包括具有第一宽度的第一部分以及具有小于第一宽度的第二宽度的第二部分。支撑图案的第一部分可以设置在层间绝缘图案之间，支撑图案的第二部分可以设置在导电图案之间。第一和第二隔离图案的每个可以在与层间绝缘图案基本上相同的水平具有第三宽度，并在与导电图案基本上相同的水平具有大于第三宽度的第四宽度。支撑图案的顶表面可以设置在与第一和第二垂直结构的顶表面不同的水平。支撑图案可以包括主支撑图案以及设置在主支撑图案的侧表面上的辅助支撑图案。辅助支撑图案可以设置在层间绝缘图案与主支撑图案之间并由与主支撑图案的材料不同的材料形成。导电图案可以包括至少一个下导电图案、设置在至少一个下导电图案上的多个中间导电图案、以及设置在中间导电图案上的至少一个上导电图案。第一和第二隔离图案的顶表面可以设置在比支撑图案和第一和第二垂直结构高的水平。第一隔离图案和第一垂直结构之间的距离可以不同于支撑图案与第一垂直结构之间的距离。第一和第二垂直结构的每个可以包括有源图案和电介质材料。电介质材料可以插设在有源图案与导电图案之间并在有源图案与层间绝缘图案之间延伸。根据本发明构思的另一方面，提供一种半导体器件。该半导体器件包括设置在半导体衬底上的隔离图案。交替堆叠的导电图案和层间绝缘图案设置在隔离图案之间的衬底上。垂直结构贯穿导电图案和层间绝缘图案。支撑图案贯穿垂直结构之间的多个导电图案和多个层间绝缘图案并具有小于隔离图案的宽度。支撑图案在邻近层间绝缘图案的部分中具有第一宽度，在邻近导电图案的部分中具有第二宽度，第二宽度不同于第一宽度。支撑图案的第一宽度可以大于其第二宽度。支撑图案可以包括主支撑图案以及辅助支撑图案，该辅助支撑图案由相对于主支撑图案具有蚀刻选择性的材料层形成。主支撑图案可以贯穿导电图案和层间绝缘图案。辅助支撑图案可以包括插设在层间绝缘图案和主支撑图案之间的侧部辅助图案、以及插设在主支撑图案与衬底之间的底部辅助图案。每个垂直结构可以包括贯穿导电图案和层间绝缘图案的有源图案、以及插设在有源图案与导电图案之间并在有源图案与层间绝缘图案之间延伸的第一电介质图案。半导体器件还可以包括第二电介质图案，该第二电介质图案插设在垂直结构中的相应一个与导电图案之间并在导电图案和层间绝缘图案之间延伸以及在导电图案与支撑图案之间延伸。每个垂直结构还可以包括第一电介质图案与层间绝缘图案之间的保护电介质图案。半导体器件还可以包括设置在半导体衬底的表面中的凹入区域。支撑图案可以延伸到凹入区域中。支撑图案可以包括导电材料层和插设在导电材料层与半导体衬底之间的绝缘氧化物。根据本发明构思的另一方面，提供一种半导体器件。该半导体器件包括设置在半导体衬底上的第一和第二隔离图案。层叠结构设置在第一和第二隔离图案之间的半导体衬底上。层叠结构包括导电图案、层间绝缘图案和盖图案。支撑图案设置在层叠结构中并具有比第一和第二隔离图案小的宽度，其中支撑图案包括接触层间绝缘图案的第一部分以及接触导电图案的第二部分，其中第一部分比第二部分宽。垂直有源图案结构设置在层叠结构中并与支撑图案间隔开。导电图案包括下导电图案、设置在下导电图案上的多个中间导电图案、以及设置在多个中间导电图案上的上导电图案。层间绝缘图案包括插设在下导电图案与半导体衬底之间的最下面的绝缘图案、插设在下导电图案与多个中间导电图案之间的下绝缘图案、插设在多个中间导电图案之间的中间层间图案、插设在多个中间导电图案与上导电图案之间的上绝缘图案、以及设置在上导电图案上的最上面的绝缘图案。盖图案设置在最上面的绝缘图案上。支撑图案贯穿最上面的绝缘图案、上导电图案、上绝缘图案、多个中间导电图案、以及中间层间图案。支撑图案还可以延伸到下绝缘图案中。支撑图案的底表面可以设置在比下导电图案高的水平。支撑图案的底表面与顶表面之间的距离可以大于支撑图案的底表面与半导体衬底的表面之间的距离。支撑图案可以贯穿导电图案和绝缘图案并在半导体衬底的表面下面延伸。半导体器件还可以包括设置在层叠结构下面的导线。导线可以具有比垂直有源图案结构小的宽度。垂直有源图案结构和支撑图案中的其中之一可以向上延伸以贯穿盖图案，其另一个可以用盖图案覆盖。半导体器件还可以包括从导线延伸到垂直有源图案结构的导电接触插塞。此外，导电接触插塞可以贯穿盖图案。从平面图，多个垂直有源图案结构可以布置为使得彼此邻近的垂直有源图案结构在隔离图案和支撑图案之间是非共线的。其它实施例的特定细节被包括在具体描述和附图中。


从本发明构思的优选实施例的更具体描述，本发明构思的以上和其它它特征和优点将变得明显，如附图所示，其中相同的附图标记在不同视图中始终指代相同的部件。附图不一定按比例绘制，而是重点在于示出本发明构思的原理。在附图中:图1是根据本发明构思第一实施例的半导体器件的平面图；图2A是根据本发明构思第一实施例的半导体器件的截面图；图2B至图2D分别是图2A的部分“A”的修改示例的局部放大图；图2E是图2A的部分“B”的局部放大图；图3A是根据本发明构思第一实施例的半导体器件的修改示例的截面图；图3B至图3D分别是图3A的部分“A”的修改示例的局部放大图；图4A是根据本发明构思第一实施例的半导体器件的另一修改示例的截面图；图4B至图4D分别是图4A的部分“A”的修改示例的局部放大图；图5A是根据本发明构思第一实施例的半导体器件的另一修改示例的截面图；图5B至图5C分别是图5A的部分“A”的修改示例的局部放大图；图6是根据本发明构思第一实施例的半导体器件的另一修改示例的截面图；图7A是根据本发明构思第二实施例的半导体器件的截面图；图7B至图7D分别是图7A的部分“A”的修改示例的局部放大图；图7E是根据本发明构思第二实施例的半导体器件的修改示例的截面图；图8是根据本发明构思第二实施例的半导体器件的另一修改示例的截面图；图9A是根据本发明构思第二实施例的半导体器件的另一修改示例的截面图；图9B和图9C分别是图9A的部分“A”的修改示例的局部放大图；图10是根据本发明构思第三实施例的半导体器件的截面图；图11是根据本发明构思第三实施例的半导体器件的修改示例的截面图；图12是根据本发明构思第三实施例的半导体器件的另一修改示例的截面图；图13是根据本发明构思第三实施例的半导体器件的另一修改示例的截面图；图14A是根据本发明构思第四实施例的半导体器件的截面图14B是根据本发明构思第四实施例的半导体器件的修改示例的截面图；图15是根据本发明构思第四实施例的半导体器件的另一修改示例的截面图；图16是根据本发明构思第五实施例的半导体器件的截面图；图17是根据本发明构思第五实施例的半导体器件的修改示例的截面图；图18是根据本发明构思第五实施例的半导体器件的另一修改示例的截面图；图19是根据本发明构思第五实施例的半导体器件的另一修改示例的截面图；图20是根据本发明构思第六实施例的半导体器件的截面图；图21是根据本发明构思第六实施例的半导体器件的修改示例的截面图；图22是根据本发明构思第六实施例的半导体器件的另一修改示例的截面图；图23是根据本发明构思第七实施例的半导体器件的截面图；图24是根据本发明构思第七实施例的半导体器件的修改示例的截面图；图25是根据本发明构思第七实施例的半导体器件的另一修改示例的截面图；图26是根据本发明构思第八实施例的半导体器件的截面图；图27是根据本发明构思第九实施例的半导体器件的截面图；图28是根据本发明构思第十实施例的半导体器件的截面图；图29是示出本发明构思的第一至第四实施例以及第八至第十实施例的流程图；图30A至图30R是示出制造根据本发明构思第一实施例的半导体器件的方法的截面图；图31A至图31C是示出制造根据本发明构思第一实施例的修改示例的半导体器件的方法的截面图；图32A和图32B是示出制造根据本发明构思第一实施例的另一修改示例的半导体器件的方法的截面图；图33A至图33C是示出制造根据本发明构思第一实施例的另一修改示例的半导体器件的方法的截面图；图34是示出制造根据本发明构思第一实施例的另一修改示例的半导体器件的方法的截面图；图35A至图3 是示出制造根据本发明构思第二实施例及其修改示例的半导体器件的方法的截面图；图36A至图36H是示出制造根据本发明构思第三实施例及其修改示例的半导体器件的方法的截面图；图37A至图37E是示出制造根据本发明构思第四实施例及其修改示例的半导体器件的方法的截面图；图38是示出本发明构思的第五至第七实施例及其修改示例的流程图；图39A至图39G是示出制造根据本发明构思第五实施例及其修改示例的半导体器件的方法的截面图；图40A至图40D是示出制造根据本发明构思第六实施例及其修改示例的半导体器件的方法的截面图；图41A至图41D是示出制造根据本发明构思第七实施例及其修改示例的半导体器件的方法的截面图42是包括根据本发明构思实施例的半导体器件的存储卡系统的示意图；图43是包括根据本发明构思实施例的半导体器件的电子设备的框图；图44是包括根据本发明构思实施例的半导体器件的电子设备(例如，数据存储器)的框图；以及图45是包括根据本发明构思实施例的半导体器件的电子系统的框图。
具体实施例方式在下文将参照附图更充分地描述本发明构思，附图中示出本发明构思的实施例。然而，本发明构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施例。而是，提供这些实施例使得本公开透彻和完整，并将本发明构思的范围充分传达给本领域技术人员。在附图中，为了清晰，层和区域的尺寸和相对尺寸被夸大。相同的附图标记始终指代相同的元件。这里参照截面图、平面图和框图描述本发明构思的实施例，这些图为本发明构思的理想化实施例的示意图。因而，由例如制造技术和/或公差引起的图示形状的变化是可以预期的。因此，本发明构思的实施例不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差。例如，示出为矩形的蚀刻区域通常将具有圆化或弯曲的特征。因此，附图所示的区域实质上是示意性的，它们的形状并非要示出器件区域的精确形状，也并非要限制本发明构思的范围。在附图中，为了清晰，层和区域的厚度被夸大。还将理解，当称一层在另一层或衬底“上”时，它可以直接在另一层或衬底上，或者还可以存在居间层。相反，当称一层“直接在”另一层或衬底上时，不存在居间层。由相同附图标记指示的部分始终表示相同的部件。为便于描述，这里可以使用空间相对性术语诸如“顶端”、“底端”、“顶表面”、“底表面”、“上”、“下”等来描述如附图所示的一个元件或特征与另一个(些)元件或特征的关系。将理解，空间相对术语旨在概括除附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件翻转过来，则相对于其它元件或特征被描述为“之下”的元件将会相对于其它元件或特征取向为“之上”。这样，示例性术语“之下”可以涵盖之上和之下两种取向。器件可以采取其它取向(旋转90度或在其它取向)，这里所用的空间相对性描述符做相应解释。将理解，虽然这里可以使用术语第一、第二等描述各个元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受限于这些术语。因此，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分而不背离本发明构思的教导。这里所用的术语仅是为了描述特定实施例，并非要限制本发明构思。将理解，虽然这里可以使用术语诸如“支撑”或“隔离”来描述各个元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、组件、区域、层和/或部分与另一区域、层或部分却别开。因此，以下讨论的支撑图案或隔离图案可以被称为例如第一图案或第二图案，而不背离本发明构思的教导。例如，在说明书中，“支撑图案”和“隔离图案”可以分别用“第一图案”和“第二图案”来代替。
在这里使用时，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。将进一步理解的是，术语“包括”和/或“包含”，当在本说明书中使用时，指明了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。除非另行定义，这里使用的所有术语(包括技术术语和科学术语)都具有本发明构思所属领域内的普通技术人员所通常理解的同样含义。将进一步理解的是，除非此处加以明确定义，否则诸如通用词典中所定义的术语应当被解释为具有与它们在相关领域的语境和本说明书中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。图1是根据本发明构思第一实施例的半导体器件的平面图。图2A是根据本发明构思第一实施例的半导体器件的截面图。图2B至图2D分别是图2A的部分“A”的修改示例的局部放大图。图2E是图2A的部分“B”的局部放大图。这里，图2A示出了沿图1的线1-1’截取的区域。首先，将参照图1和图2A描述根据本发明构思第一实施例的半导体器件。参照图1和图2A，可以提供衬底I。衬底I可以是半导体衬底。例如，衬底I可以是硅(Si )衬底、锗(Ge )衬底或硅锗(SiGe )衬底。同时，衬底I可以是绝缘体上硅(SOI)层。衬底I可以包括其中形成存储单元的存储单元阵列区以及其中形成用于操作存储单元的外围电路的外围电路区。层叠结构72可以设置在衬底I上。每个层叠结构72可以包括沿垂直方向交替且重复地层叠在衬底I上的多个层间绝缘图案6a和多个导电图案66a。此外，每个层叠结构72还可以包括第一盖图案27a和第二盖图案52a。导电图案66a可以通过层间绝缘图案6a彼此间隔开且垂直地层叠。导电图案66a可以包括最下面的导电图案66aL、设置在最下面的导电图案66aL上的多个中间导电图案66aM、以及设置在中间导电图案66aM上的最上面的导电图案66aU。导电图案66a可以包括掺杂半导体(例如，掺杂硅)、金属(例如，钨(W)、铜(Cu)或铝(Al))、导电金属氮化物(例如，钛氮化物(TiN)、钽氮化物(TaN)或钨氮化物(WN))、导电金属-半导体化合物(例如，金属硅化物)、或过渡金属(例如，钛(Ti)或钽(Ta))中的至少之一。例如，每个导电图案66a可以包括鹤层和钦氣化物层。当根据本发明构思的实施例的半导体器件在非易失性存储器件诸如快闪存储器中使用时，最下面的导电图案66aL可以用作接地选择栅电极，最上面的导电图案66aU可以用作串选择栅电极。中间导电图案66aM的大部分或全部可以用作单元栅电极。层间绝缘图案6a可以包括最下面的层间绝缘图案6aL、设置在最下面的层间绝缘图案6aL上的中间层间绝缘图案6aM、以及设置在中间层间绝缘图案6aM上的最上面的层间绝缘图案6aU。最上面的层间绝缘图案6aU可以比最下面的层间绝缘图案6aL厚。每个中间层间绝缘图案6aM可以比最下面的层间绝缘图案6aL厚。每个中间层间绝缘图案6aM可以比最上面的层间绝缘图案6aU薄。层间绝缘图案6a可以由绝缘材料诸如硅氧化物形成。第一盖图案27a和第二盖图案52a可以设置在最上面的层间绝缘图案6aU上，并由绝缘材料诸如硅氧化物形成。多个隔离图案90可以设置在衬底I上。隔离图案90可以由绝缘材料(例如，硅氧化物)形成。从平面图，隔离图案90可以具有基本上彼此平行的线形状。从平面图，层叠结构72和隔离图案90可以交替且重复地布置。例如，单个层叠结构72可以设置在衬底I的位于彼此相邻设置的第一隔离图案90_1和第二隔离图案90_2之间的表面MS上。类似地，单个隔离图案90可以设置在两个相邻的层叠结构72之间的衬底I上。因此，可以设置层叠结构72，该层叠结构72包括多个层间绝缘图案图6a和多个导电图案66a，该多个层间绝缘图案图6a和多个导电图案66a交替且重复地堆叠在衬底I的表面MS上且在彼此相邻地设置的第一和第二隔尚图案90_1和90_2之间。绝缘间隔物81可以设置在隔离图案90和层叠结构72之间。绝缘间隔物81可以由绝缘材料诸如硅氧化物或硅氮化物形成。杂质区84可以设置在隔离图案90下面的衬底I中。杂质区84可以具有不同于邻近杂质区84设置的衬底I的导电类型。杂质区84可以具有N导电类型，而邻近杂质区84设置的衬底I可以具有P导电类型。杂质区84可以用作非易失性存储器件诸如快闪存储器的公共源极区。金属-半导体化合物87可以设置在形成有杂质区84的衬底I与隔离图案90之间。金属-半导体化合物87可以由金属硅化物诸如钴硅化物、钛硅化物或镍硅化物形成。支撑图案25’可以设置在相邻的隔离图案90之间。例如，至少一个支撑图案25’可以设置在隔离图案90当中的相邻的第一和第二隔离图案90_1和90_2之间。支撑图案25’的顶表面可以设置在比隔离图案90的顶表面低的水平面。支撑图案25’的宽度L2可以小于隔离图案90的宽度LI。隔离图案90的宽度LI可以为支撑图案25’的宽度L2的约
1.5 倍。每个支撑图案25’可以具有第一部分和第二部分，该第一部分具有第一宽度W1，该第二部分具有小于第一宽度Wl的第二宽度W2。每个隔离图案90具有第三宽度W3 (可以在与层间绝缘图案6a基本相同的水平)，并具有大于第三宽度W3的第四宽度W4 (可以在与导电图案66a基本相同的水平)。支撑图案25’可以设置在层叠结构72中。支撑图案25’可以具有线形状。支撑图案25’可以基本上平行于隔离图案90。例如，支撑图案25’和隔离图案90可以具有基本上彼此平行的线形状。支撑图案25’可以贯穿层叠结构72的层间绝缘图案6a和导电图案66a。此外，每个支撑图案25’可以延伸到衬底I的凹入区域17。衬底I的凹入区域17的底表面可以设置在比衬底I的表面MS低的水平。因此，支撑图案25’的底表面可以设置在比衬底I的表面MS低的水平。支撑图案25’的底表面与衬底I的表面MS之间的距离H2可以小于支撑图案25’的顶表面与其底表面之间的距离H1。层间绝缘图案6a之间的支撑图案25’可以与层间绝缘图案6a的侧表面直接接触。因此，支撑图案25’可以用于防止层间绝缘图案6a的翘曲或变形并防止在层间绝缘图案6a中发生诸如裂纹的损伤(failure)。每个支撑图案25’可以包括主支撑图案24’和设置在主支撑图案24’下面的绝缘氧化物21。绝缘氧化物21可以覆盖凹入区域17的底表面和侧壁。绝缘氧化物21可以插入在主支撑图案24’和衬底I之间。绝缘氧化物21可以包括通过氧化衬底I得到的硅氧化物。主支撑图案24’可以由绝缘材料(例如，硅氮化物或硅氧化物)或导电材料(例如，多晶硅(poly-Si))形成。当主支撑图案24’包括导电材料层时，绝缘氧化物21可以使主支撑图案24’与衬底I电绝缘。支撑图案25’可以用第一盖图案27a覆盖。多个垂直结构50可以设置在层叠结构72中。垂直结构50可以贯穿层叠结构72中的层间绝缘图案6a、导电图案66a和第一盖图案27a。垂直结构50可以包括插设在支撑图案25’和第一隔离图案90_1之间的第一垂直结构50_1、以及插设在支撑图案25’和第二隔离图案90_2之间的第二垂直结构50_2。第一垂直结构50_1和第一隔离图案90_1之间的距离SI可以不同于第一垂直结构50_1和支撑图案25’之间的距离S2。多个垂直结构50可以以Z字形或非共线的布置方式布置在彼此相邻设置的隔离图案90和支撑图案25’之间。垂直结构50的顶表面可以设置在比支撑图案25’的顶表面高的水平。垂直结构50的顶表面可以设置在比隔离图案90的顶表面低的水平。隔离图案90的顶表面可以设置在比支撑图案25’高的水平。每个垂直结构50可以具有有源图案40和第一电介质图案35。有源图案40可以具有竖直形状。有源图案40可以是可用作晶体管的沟道区域的半导体图案。例如，有源图案40可以是由多晶Si或单晶硅形成的半导体图案。有源图案40可以电连接到衬底I的预定区域。有源图案40可以延伸到形成在衬底I中的凹入区域31中。凹入区域31的底表面可以设置在比衬底I的表面MS低的水平。在一些实施例中，有源图案40可以具有中空形状，例如管形或通心粉形状。在这种情况下，有源图案40的底端可以为封闭的状态。例如，每个垂直结构50可以具有间隙填充图案45、设置在间隙填充图案45上的焊盘图案48、以及覆盖间隙填充图案45的侧表面和底表面且延伸到焊盘图案48的侧表面上的有源图案40。此外，在垂直结构50中，第一电介质图案35可以插设在有源图案40与导电图案66a之间并在有源图案40和层间绝缘图案6a之间延伸。因此，第一电介质图案35可以插设在层叠结构72与有源图案40的外侧表面之间。焊盘图案48可以包括晶体娃。例如，焊盘图案48可以由多晶Si形成。焊盘图案48的侧表面可以与有源图案40接触。间隙填充图案45可以由绝缘材料(例如，硅氧化物)形成。在垂直结构50中，第一电介质图案35可以包括相对于支撑图案25’的主支撑图案24’具有蚀刻选择性的材料层。第二电介质图案63可以插设在垂直结构50和导电图案66a之间，并在层间绝缘图案6a和导电图案66a之间延伸，以及还在支撑图案25’和导电图案66a之间延伸。在半导体工艺和/或传送半导体晶片以执行半导体工艺的工艺期间，支撑图案25’可以防止在中间层间绝缘图案6aM中发生损伤(例如，裂纹)或由于施加到层间绝缘图案6a (具体地，中间层间绝缘图案6aM)的应力引起的中间层间绝缘图案6aM的变形或翘曲而产生的对中间层间绝缘图案6aM的损坏。此外，垂直结构50可以防止利用中间层间绝缘图案6aM在垂直结构50中发生损伤(例如，裂纹)，可以利用支撑图案25’防止中间层间绝缘图案6aM被破坏或损伤。也就是说，支撑图案25’可以与中间层间绝缘图案6aM的任一个侧表面接触，防止中间层间绝缘图案6aM的变形或对其的损坏。由于中间层间绝缘图案6aM没有变形或损坏，所以可以防止在垂直结构50中发生损伤诸如裂纹。多条导线96可以设置在隔离图案90和层叠结构72上。导电接触插塞93可以设置为将导线96与垂直结构50电连接。导电接触插塞93可以贯穿第二盖图案52a并将导线96与垂直结构50的焊盘图案48电连接。垂直结构50可以具有第一宽度D1，而导线91可以具有小于第一宽度Dl的第二宽度D2。在根据本发明构思的第一实施例中，第一和第二电介质图案35和63可以被不同地修改。现在将分别参照图2B至图2D来描述被不同修改的第一和第二电介质图案35和63。首先，将参照图2B更详细地描述根据第一实施例的第一和第二电介质图案35和63。参照图2A和图2B，图2A的第一电介质图案35可以是具有多个电介质层的第一电介质图案35a。例如,每个第一电介质图案35a可以包括第一电介质层35al、第二电介质层35a2和第三电介质层35a3。第二电介质层35a2可以插设在第一和第三电介质层35al和35a3之间。第三电介质层35a3可以邻近有源图案40。第一电介质层35al可以邻近导电图案66a和层间绝缘图案6a。因此，可以提供包括第一至第三电介质层35al、35a2和35a3的垂直结构50a。在一些实施例中，第一电介质层35al可以是势垒电介质层，第二电介质层35a2可以是用于存储信息或电荷的层，也就是数据存储层。第三电介质层35a3可以是隧穿电介质层。此外，第二电介质图案63可以是阻挡电介质层63a。隧穿电介质层可以包括硅氧化物层和氮掺杂的硅氧化物层中的至少之一。例如，当第三电介质层35a3是隧穿电介质层时，第三电介质层35a3可以包括硅氧化物层和/或氮掺杂的硅氧化物层。数据存储层可以是在非易失性存储器件诸如快闪存储器中用于存储信息的层。例如，数据存储层可以是能够俘获电荷以存储信息的材料层。因此，基于存储器件的运行条件，用作数据存储层的第二电介质层35a2可以由能够俘获并保留穿过用作隧穿电介质层的第三电介质层35a3从有源图案40注入的电子的材料形成，或由能够擦除被俘获在用作数据存储层的第二电介质层35a2中的电子的材料形成。例如，用作数据存储层的第二电介质层35a2可以包括硅氮化物和高k电介质材料中的至少之一。高k电介质材料可以包括具有比硅氧化物高的介电常数的电介质材料(例如，铝氧化物(AlO)、锆氧化物(ZrO)、铪氧化物(HfO)或镧氧化物(LA0))。用作势垒电介质层的第一电介质层35al可以由具有比高k电介质材料大的能带隙的电介质材料(例如，硅氧化物)形成。用作阻挡电介质层的第二电介质图案63a可以包括具有比用作隧穿电介质层的第三电介质层35a3高的介电常数的高k电介质材料(例如，金属氧化物，诸如铪氧化物和/或铝氧化物)。在支撑图案25’当中，主支撑图案24’可以由相对于第一电介质层35al具有蚀刻选择性的材料层(例如，硅氮化物层或多晶硅层)形成。接着，将参照图2C更详细地描述根据第一实施例的第一和第二电介质图案35和63的修改示例。参照图2A和图2C，图2A的第一和第二电介质图案35和63的每个可以包括多个电介质层。例如，第一电介质图案35可以是包括第一电介质层35bl和第二电介质层35b2的第一电介质图案35b,第二电介质图案63可以是包括第三电介质层63bI和第四电介质层63b2的第二电介质图案63b。因此,可以提供包括第一和第二电介质层35bl和35b2的垂直结构50b。在第一电介质图案35b中，第一电介质层35bl可以邻近层间绝缘图案6a和导电图案66a，而第二电介质层35b2可以邻近有源图案40。因此，可以提供包括修改的电介质图案35b的垂直结构50b。在第二电介质图案63b中，第三电介质层63bl可以插设在导电图案66a和垂直结构50b之间并在层间绝缘图案6a和导电图案66a之间延伸,第四电介质层63b2可以插设在第三电介质层63bI和导电图案66a之间。第一和第三电介质层35bl和63bl中的任何一个可以是数据存储层。例如，在第一电介质图案35b中，第一电介质层35bl可以是数据存储层,第二电介质层35b2可以是隧穿电介质层。在第二电介质图案63b中，第三电介质层63bl可以是势垒电介质层，第四电介质层63b2可以是阻挡电介质层。在另一,清形下，在第一电介质图案35b中，第一电介质层35bl可以是势垒电介质层，第二电介质层35b2可以是隧穿电介质层。在第二电介质图案63b中，第三电介质层63bl可以是数据存储层，第四电介质层63b2可以是阻挡电介质层。在支撑图案25’当中，主支撑图案24’可以由相对于第一电介质层35bl具有蚀刻选择性的材料层(例如，多晶Si层或硅氧化物层)形成。接着，将参照图2D更详细地描述根据第一实施例的第一和第二电介质图案35和63的另一修改不例。参照图2A和图2D,图2A的第一电介质图案35可以是包括隧穿电介质层的第一电介质图案35c，图2A的第二电介质图案63可以是第二电介质图案63c，该第二电介质图案63c包括插设在导电图案66a和垂直结构50c之间的数据存储层63c1、插设在数据存储层63cl和导电图案66a之间的势鱼电介质层63c2、以及插设在势鱼电介质层63c2和导电图案66a之间的阻挡层63c3。可以提供包括第一电介质图案35c的垂直结构50c。接着，将参照图2E更详细地描述根据第一实施例的有源图案40和焊盘图案48。参照图2A和图2E，有源图案40可以包括具有不同电性能的第一部分40L和第二部分40U。第二部分40U可以设置在第一部分40L上并具有与焊盘图案48相同的导电类型。第二部分40U可以设置在有源区域40的上区域中，第一部分40L可以设置在第二部分40U下面的有源区域40中。第二部分40U可以设置在焊盘图案48的侧表面上的有源图案40中，并延伸到设置在比焊盘图案48低的水平的有源区域40中。第二部分40U的底部分可以插设在焊盘图案48和导电图案66a的最上面的导电图案66aU之间。在另一,清形下，第二部分40U的底部分可以设置在与在最上面的导电图案66aU的顶表面基本相同的水平，或插设在最上面的导电图案66aU的顶表面和底表面之间。有源图案40的第一和第二部分40L和40U可以具有不同的电性能。例如，第二部分40U可以具有N型半导体性质，而第一部分40L可以具有P型半导体性质。在另一种情形下，第二部分40U可以具有N型半导体性质，第一部分40L可以具有本征半导体性质。有源图案40的第二部分40U可以具有与焊盘图案48相同的电性能，例如N型半导体性质。在以下实施例中，假设有源图案的上部区域和焊盘图案具有相同的导电类型，例如N型半导体性质。在下文，为了简洁，将省略其详细描述。现在将参照图3A来描述根据本发明构思的第一实施例的半导体器件的修改示例。这里，将主要描述根据第一实施例的上述半导体器件的修改部分。参照图3A，如参照图2A所述，包括多个层间绝缘图案6a和多个导电图案66a的层叠结构72可以设置在衬底I上。每个层叠结构72可以设置在彼此相邻设置的一对隔离图案90之间。此外，如参照图2A所述，可以提供包括第一电介质图案135、间隙填充图案145、焊盘图案148和有源图案140的垂直结构150。此外，如参照图2A所述，第二电介质图案163可以插设在层间绝缘图案6a和导电图案66a之间并在导电图案66a和垂直结构150之间延伸。由于以上描述了层叠结构72、垂直结构150以及第二电介质图案163,所以将省略其详细描述。可以提供图2A的支撑图案25’的修改的支撑图案125’。例如，每个修改的支撑图案125’可以包括主支撑图案123m和辅助(subsidiary)支撑图案123a。如参照图3A和图3B所示，每个支撑图案125’可以包括具有第一宽度的第一部分以及具有小于第一宽度的第二宽度的第二部分。主支撑图案123m可以贯穿层间绝缘图案6a和导电图案66a。辅助支撑图案123a可以包括插设在层间绝缘图案6a和主支撑图案123m之间的侧部辅助支撑图案123al、以及插设在主支撑图案123m和衬底I之间的底部辅助支撑图案123a2。在一些实施例中，支撑图案125’还可以包括绝缘氧化物121，该绝缘氧化物121插设在设置于主支撑图案123m下面的底部辅助支撑图案123a2和衬底I之间。辅助支撑图案123a可以由相对于第一电介质图案135具有蚀刻选择性的材料(例如，多晶Si)形成，主支撑图案123m可以由相对于辅助支撑图案123a具有蚀刻选择性的材料(例如，硅氧化物或硅氮化物)形成。绝缘氧化物121可以由能够使辅助支撑图案123a与衬底I电绝缘的材料(例如，硅氧化物)形成。第一电介质图案135和第二电介质图案163可以被不同地修改，如参照图2B至图2D所述。因此，将参照图3B至图3D描述被不同修改的第一和第二电介质图案135和163。首先，参照图3A和图3B，如参照图2B所述，图3A的每个第一电介质图案135可以被修改为包括隧穿电介质层135a3、数据存储层135a2和势垒电介质层135al的第一电介质图案135a。因此，可以提供包括修改的第一电介质图案135a的垂直结构150a。此外，图3A的第二电介质图案163可以被修改为包括阻挡电介质层的第二电介质图案163a。因此，由于修改的第一和第二电介质图案135a和163a基本类似于参照图2B描述的那些,所以将省略其详细描述。在支撑图案125’当中，辅助支撑图案123a可以由相对于第一电介质图案135a的势垒电介质层135al具有蚀刻选择性的材料层(例如，多晶Si层)形成，主支撑图案123m可以由相对于辅助支撑图案123a具有蚀刻选择性的材料层(例如，硅氧化物层或硅氮化物层)形成。接着，将参照图3C描述第一和第二电介质图案135和163的另一修改示例。参照图3A和图3C，图3A的第一和第二电介质图案135和163的每个可以包括如参照图2C所述的多个电介质层。例如，第一电介质图案135可以是包括第一电介质层135bl和第二电介质层135b2的第一电介质图案135b,可以提供包括第一电介质图案135b的垂直结构150b。此外，第二电介质图案163可以是包括第三电介质层163bl和第四电介质层163b2的第二电介质图案163b。因此，由于修改的第一和第二电介质图案135b和163b基本类似于参照图2C描述的那些，所以将省略其详细描述。在支撑图案125’当中，辅助支撑图案123a可以由相对于第一电介质图案135b的第一电介质材料层135bl具有蚀刻选择性的材料层(例如，多晶Si层)形成，主支撑图案123m可以由相对于辅助支撑图案123a具有蚀刻选择性的材料层(例如,娃氧化物层或娃氮化物层)形成。接下来，将参照图3D描述第一和第二电介质图案135和163的另一修改不例。参照图3A和图3D,图3A的第一电介质图案135可以是包括隧穿电介质层的第一电介质图案135c，可以提供包括第一电介质图案135c的垂直结构150c。另外，如参照图2D所述，图3A的第二电介质图案163可以是包括数据存储层163cl和阻挡层163c2的第二电介质图案163c。因此，由于修改的第一和第二电介质图案135c和163c基本上类似于参照图2D描述的那些，所以将省略其详细描述。将参照图4A描述根据第一实施例的半导体器件的另一修改示例。这里，将主要描述根据第一实施例的上述半导体器件的修改部分。参照图4A，如参照图3A所述的，包括多个层间绝缘图案6a和多个导电图案66a的层叠结构72可以设置在衬底I上。每个层叠结构72可以插设在一对相邻的隔离图案90之间。此外，如参照图3A所述的，可以提供包括第一电介质图案235、间隙填充图案245、焊盘图案248和有源图案240的垂直结构250。第二电介质图案263可以插设在层间绝缘图案6a和导电图案66a之间并在导电图案66a和垂直结构250之间延伸。可以提供图3A的支撑图案125’的修改支撑图案225’。例如，每个支撑图案225’可以是包括至少三个层的复合层。例如，每个支撑图案225’可以包括主支撑图案223m以及第一和第二辅助支撑图案223a和223b。每个支撑图案225可以包括具有第一宽度的第一部分以及具有小于第一宽度的第二宽度的第二部分。主支撑图案223m可以贯穿层间绝缘图案6a和导电图案66a。此外，第一和第二辅助支撑图案223a和223b可以插设在层间绝缘图案6a和主支撑图案223m之间、以及插设在主支撑图案223m和衬底I之间。第二辅助支撑图案223b可插设在第一辅助支撑图案223a和主支撑图案223m之间。如图4A所示，每个第一辅助支撑图案223a可以包括侧部辅助支撑图案223al和底部辅助支撑图案223a2，每个第二辅助支撑图案223b可以包括侧部辅助支撑图案223bl和底部辅助支撑图案223b2。第一辅助支撑图案223a可以由相对于第一电介质图案235的邻近层叠结构72设置的电介质材料形成部分具有蚀刻选择性的材料层(例如，多晶硅层)形成。第二辅助支撑图案223b可以由相对于第一电介质图案235的邻近层叠结构72设置的电介质材料形成部分以及第一辅助支撑图案223a具有蚀刻选择性的材料层(例如，硅氧化物层或硅氮化物层)形成。主支撑图案223m可以由相对于第二辅助支撑图案223b具有蚀刻选择性的材料层(例如，多晶硅层、硅氧化物层或硅氮化物层)形成。在一些实施例中，如图4A所示，支撑图案225’还可以包括插设在辅助支撑图案223a和223b与衬底I之间的绝缘氧化物221。第一和第二电介质图案235和263可以被不同地修改。因此，将参照图4B至图4D来分别描述不同修改的第一和第二电介质图案235和263以及支撑图案225’。首先，将参照图4B描述第一和第二电介质图案235和263的修改示例。参照图4A和图4B,如参照图3B所述的，图4A的第一电介质图案235可以修改为包括隧穿电介质层235a3、数据存储层235a2和势垒电介质层235al的第一电介质图案235a，可以提供包括修改的第一电介质图案235a的垂直结构250a。图4A的第二电介质图案263可以修改成包括阻挡电介质层的第二电介质图案263a。当势垒电介质层235al由硅氧化物层形成时，第一辅助支撑图案223a可以由相对于势垒电介质层235al具有蚀刻选择性的材料层(例如，多晶硅层)形成，第二辅助支撑图案223b可以由相对于第一辅助支撑图案223a具有蚀刻选择性的材料层(例如，硅氮化物层)形成。主支撑图案223m可以由相对于第二辅助支撑图案223b具有蚀刻选择性的材料层(例如，硅氧化物层)形成。接着，将参照图4C描述第一和第二电介质图案235和263的另一修改示例。参照图4A和图4C，如参照图3C所述的，图4A的第一和第二电介质图案235和263可以修改为包括多个电介质层的第一和第二电介质图案235b和263b。例如,第一电介质图案235可以是包括第一电介质层235bl和第二电介质层235b2的第一电介质图案235b,可以提供包括第一电介质图案235b的垂直结构250b。此外,第二电介质图案263可以是包括第三电介质层263bl和第四电介质层263b2的第二电介质图案263b。因此，由于修改的第一和第二电介质图案235b和263b基本上类似于参照图3C描述的那些，所以将省略其详细描述。接着，将参照图4D描述第一和第二电介质图案235和263的另一修改示例。参照图4A和图4D,图4A的第一电介质图案235可以是包括隧穿电介质层的第一电介质图案235c，并且可以提供包括第一电介质图案235c的垂直结构250c。此外，如参照图2D所述的，图4A的第二电介质图案263可以是包括数据存储层263cl和阻挡层263c2的第二电介质图案263c。因此，由于修改的第一和第二电介质图案235c和263c基本上类似于参照图2D描述的那些，所以将省略其详细描述。将参照图5A描述根据本发明构思的第一实施例的半导体器件的另一修改示例。这里，将主要描述根据第一实施例的半导体器件的修改部分。参照图5A，如参照图3A所述的，包括多个层间绝缘图案6a、多个导电图案66a以及第一和第二盖图案27a和52a的层叠结构72可以设置在衬底I上。每个层叠结构72可以插设在一对相邻的隔尚图案90之间。在层叠结构72中，垂直结构350可以设置为贯穿第一盖图案27a、导电图案66a和层间绝缘图案6a。每个垂直结构350可以包括间隙填充图案345、焊盘图案348、有源图案340、第一电介质图案335和保护电介质图案334。焊盘图案348可以设置在间隙填充图案345上。有源图案340可以围绕间隙填充图案345和焊盘图案348的侧表面并覆盖间隙填充图案345的底表面。第一电介质图案335可以设置在有源图案340的外侧表面上。保护电介质图案334可以插设在第一电介质图案335和层间绝缘图案6a之间、以及第一电介质图案335和第一盖图案27a之间。保护电介质图案334可以由绝缘材料层(例如，硅氮化物层或硅氧化物层)形成。每个垂直结构350可以包括具有第一宽度Vl的第一部分以及具有小于第一宽度Vl的第二宽度V2的第二部分。在垂直结构350中，保护电介质图案335可以设置在具有相对大的宽度Vl的第二部分中。在每个垂直结构350中，第一部分可以设置在与绝缘图案6a基本相同的水平，而第二部分可以设置在与导电图案66a基本相同的水平。在层叠结构72中，支撑图案可以设置为贯穿层间绝缘图案6a和导电图案66a。支撑图案可以是参照图3A描述的支撑图案125’。例如，每个修改的支撑图案125’可以包括主支撑图案124m和辅助支撑图案123a。支撑图案125’可以分别包括主支撑图案123m、辅助支撑图案123a和氧化物121。主支撑图案123m可以分别贯穿层间绝缘图案6a和导电图案66a。辅助支撑图案123a可以插设在主支撑图案123m和层间绝缘图案6a之间以及插设在主支撑图案123m和衬底I之间。氧化物121可以插设在主支撑图案123a和衬底I之间。然而，本发明构思不限于此，支撑图案可以是参照图2A描述的支撑图案25’，或者参照图4A描述的支撑图案225’。当保护电介质图案334由绝缘材料层(例如，硅氮化物层或硅氧化物层)形成时，辅助支撑图案323a可以由相对于保护电介质图案334具有蚀刻选择性的材料层(例如，多晶Si层)形成，主支撑图案123m可以由相对于辅助支撑图案123a具有蚀刻选择性的材料层(例如，硅氧化物层或硅氮化物层)形成。第一和第二电介质图案335和363可以被不同地修改。因此，将参照图5B和图5C来描述不同修改的第一和第二电介质图案335和363。首先，将参照图5B描述第一和第二电介质图案335和363的修改示例。参照图5A和图5B，图5A的第一电介质图案335可以是包括数据存储层的第一电介质图案335a，图5A的第二电介质图案363可以是包括阻挡电介质层的第二电介质图案363a。例如，第一电介质图案335a可以包括隧穿电介质层335a3、数据存储层335a2和势垒电介质层335al。数据存储层335a2可以插设在隧穿电介质层335a3和势鱼电介质层335al之间。隧穿电介质层335a3可以邻近有源图案340或者与有源图案340接触，势垒电介质层335al可以邻近导电图案6a和保护电介质图案334。接着，将参照图5C描述第一和第二电介质图案335和363的另一修改示例。参照图5C,图5A的第一和第二电介质图案335和363可以是包括多个电介质层的第一和第二电介质图案335b和363b。例如,第一电介质图案335可以是包括第一电介质层335bl和第二电介质层335b2的第一电介质图案335b,可以提供包括第一电介质图案的垂直结构350b。此外，第二电介质图案363可以是包括第三电介质层363bl和第四电介质层363b2的第二电介质图案363b。因此，由于修改的第一和第二电介质图案335b和363b基本上类似于参照图3C描述的那些，所以将省略其详细描述。接着，将参照图6描述根据本发明构思的第一实施例的半导体器件的另一修改示例。这里，将主要描述根据第一实施例的半导体器件的修改部分。参照图6，如参照图2A所述的，包括多个层间绝缘图案6a、多个导电图案66a以及第一和第二盖图案27a和52a的层叠结构72可以设置在衬底I上。每个层叠结构72可以插设在一对相邻的隔离图案90之间。可以提供参照图5A描述的支撑图案125’。垂直结构450可以设置在层叠结构72中。垂直结构450可以设置为贯穿层叠结构72中的第一盖图案27a、导电图案66a和层间绝缘图案6a。每个垂直结构450可以包括多个有源图案433和440。多个有源图案433和440可以包括下有源图案433和设置在下有源图案433上的上有源图案440。例如，每个垂直结构450可以包括间隙填充图案445、设置在间隙填充图案445上的焊盘图案448、覆盖间隙填充图案445的底表面和侧表面并延伸到焊盘图案448的侧表面上的上有源图案440、设置在上有源图案440下面的下有源图案433、以及设置在上有源图案440的外侧表面上的第一电介质图案435。此外，如参照图5A所述的，每个垂直结构445还可以包括插设在第一电介质图案435和层间绝缘图案6a之间以及插设在第一电介质图案435和第一盖图案27a之间的保护电介质图案434。此外，本发明构思不限于此，参照图6描述的下有源图案435可以提供在参照图2A、图3A和图4A描述的有源图案40、140和240与衬底I之间。接着，将参照图7A描述根据本发明构思第二实施例的半导体器件。这里，省略与上述实施例中相同的部分，将主要描述根据第一实施例的半导体器件的修改部分。参照图7A，如参照图2A所述的，包括多个层间绝缘图案6a、多个导电图案66a以及第一和第二盖图案27a和52a的层叠结构72可以设置在衬底I上。此外，每个层叠结构72可以插设在一对相邻的隔离图案90之间。垂直结构550可以设置在层叠结构72中。垂直结构550可以设置为贯穿层叠结构72中的第一盖图案27a、导电图案66a和层间绝缘图案6a。每个垂直结构550可以包括有源图案540。例如，每个垂直结构550可以包括间隙填充图案545、设置在间隙填充图案545上的焊盘图案548以及覆盖间隙填充图案545的底表面和侧表面并延伸到焊盘图案548的侧表面上的有源图案540。如在之前的实施例中所述的，支撑图案525可以设置为贯穿层叠结构72的层间绝缘图案6a和导电图案66a。每个支撑图案525可以包括主支撑图案523以及插设在主支撑图案523和衬底I之间的氧化物521。电介质图案563可以插设在垂直结构550和导电图案66a之间，并在层间绝缘图案6a和导电图案66a之间延伸以及在导电图案66a和支撑图案525之间延伸。现在将参照图7B至图7D描述可被不同修改的支撑图案525。首先，参照图7B，支撑图案525可以是与参照图2A描述的支撑图案相同的支撑图案525a。也就是说，每个支撑图案部525a可以包括第一部分524_1和第二部分5242。第一部分524_1可以设置与层间绝缘图案6基本相同的水平并具有相对大的宽度W1，第二部分524_2可以设置在与导电图案66a基本相同的水平并具有相对小的宽度W2。支撑图案525a可以由相对于有源图案540具有蚀刻选择性的材料层(例如，硅氮化物层)形成。电介质图案563可以包括隧穿电介质层536al、数据存储层563a2和阻挡层563a3。数据存储层536a2可以插设在隧穿电介质层536al和阻挡层563a3之间，隧穿电介质层563al可以插设在数据存储层563a2和垂直结构550之间并在数据存储层563a2和层间绝缘图案6a之间延伸，阻挡层563a3可以插设在数据存储层563a2和导电图案66a之间。接着，参照图7C，如参照图3A所述的，每个支撑图案525可以被修改为包括主支撑图案523ml和辅助支撑图案523b的支撑图案525b。每个支撑图案525b可以包括具有第一宽度Wl的第一部分524_1以及具有小于第一宽度Wl的第二宽度W2的第二部分524_2。辅助支撑图案523b可以设置在支撑图案525b的第一部分524_1中以及插设在主支撑图案523ml和层间绝缘图案6a之间。辅助支撑图案523b可以由相对于有源图案540具有蚀刻选择性的材料层(例如，硅氮化物层)形成，而主支撑图案523ml可以由相对于辅助支撑图案523b具有蚀刻选择性的材料层(例如，多晶Si层)形成。接着，参照图7D，如参照图4A所述的，每个支撑图案525可以修改为包括主支撑图案523m2以及第一和第二辅助支撑图案523cl和523c2的支撑图案525c。支撑图案525c可以贯穿层间绝缘图案6a和导电图案66a。每个支撑图案525c可以包括具有第一宽度Wl的第一部分524_1以及具有小于第一宽度Wl的第二宽度W2的第二部分524_2。主支撑图案523m2可以贯穿层间绝缘图案6a和导电图案66a。此外,第一和第二辅助支撑图案523cI和523c2可以插设在层间绝缘图案6a和主支撑图案523m2之间以及插设在主支撑图案523m2和衬底I之间。第二辅助支撑图案523c2可以插设在第一辅助支撑图案523cl和主支撑图案523m2之间。第一辅助支撑图案523cl可以由相对于有源图案540具有蚀刻选择性的材料层(例如，硅氮化物层)形成，第二辅助支撑图案523c2可以由相对于有源图案540和第一辅助支撑图案523cl具有蚀刻选择性的材料层(例如，硅氧化物层)形成。主支撑图案523m2可以由相对于第二辅助支撑图案523c2具有蚀刻选择性的材料层(例如，多晶Si层或硅氮化物层)形成。参照图7A描述的垂直结构550可以被提供为具有垂直的侧表面。然而，本发明构思不限于此。例如，可以提供具有非垂直侧表面(即，不平整(rough)的侧表面)的垂直结构。在下文，将参照图7E描述具有不平整侧表面的垂直结构。参照图7E，修改的垂直结构550a’可以设置在图7A的层叠结构72中。每个垂直结构550a’可以包括间隙填充图案545a、焊盘图案548a、有源图案540a和保护电介质图案538。焊盘图案548a可以设置在间隙填充图案545a上，有源图案540a可以围绕间隙填充图案545a和焊盘图案548a的侧表面并覆盖间隙填充图案545a的底表面。保护电介质图案538可以插设在有源图案540a和层间绝缘图案6a之间以及插设在有源图案540a和第一盖图案27a之间。保护电介质图案538可以由相对于支撑图案525’和有源图案540a具有蚀刻选择性的材料形成。例如，当有源图案540a和支撑图案525’由硅形成时，保护电介质图案538可以由诸如硅氮化物或硅氧化物的绝缘材料形成。垂直结构550a’可以分别包括具有第一宽度Vl的第一部分以及具有小于第一宽度Vl的第二宽度V2的第二部分。在垂直结构550a中，保护电介质图案538可以设置在具有相对大的宽度Vl的第一部分中。在垂直结构550a’中，第一部分可以设置在与绝缘图案6a基本相同的水平，第二部分可以设置在与导电图案66a基本相同的水平。在其它实施例中，如图8所示，电介质图案563可以被修改为电介质图案563’，该电介质图案563’可以插设在导电图案66a和垂直结构550之间以及插设在导电图案66a和层间绝缘图案6a之间，并在层间绝缘图案6a和隔离图案90之间延伸。另外，在参照图2A至图6描述的实施例中，插设在层间绝缘图案6a和导电图案66a之间的第二电介质图案63、163、263、363和463可以在层间绝缘图案6a和隔离图案90之间延伸，如图8所示。接着，将参照图9A描述根据本发明构思第二实施例的半导体器件的另一修改示例。参照图9A和图9B，如参照图2A所述，包括多个层间绝缘图案6a、多个导电图案566a以及第一和第二盖图案27a和52a的层叠结构72可以设置在衬底I上。此外，每个层叠结构72可以插设在一对相邻的隔离图案90之间。垂直结构550可以设置在层叠结构72中。如参照图7A所述，每个垂直结构550可以包括间隙填充图案545、设置在间隙填充图案545上的焊盘图案548、以及覆盖间隙填充图案545的底表面和侧表面并延伸到焊盘图案548的侧表面上的有源图案540。如之前的实施例所述，支撑图案526可以设置为贯穿层叠结构72中的层间绝缘图案6a和导电图案566a。电介质图案563可以插设在垂直结构550和导电图案566a之间、在层间绝缘图案6a和导电图案566a之间延伸以及在导电图案566a和支撑图案526之间延伸。在一些实施例中，如图9B所示，支撑图案526a可以在层间绝缘图案6a之间具有第一宽度W1’并在导电图案566a’之间具有第二宽度W2’。第二宽度W2’可以小于第一宽度W1’。在这种情况下，导电图案566a’可以具有与层间绝缘图案6a的侧表面垂直对准的侧表面。在其它实施例中，如图9C所示，可以提供具有基本相同的宽度的支撑图案526b。因此，层间绝缘图案6a可以具有比彼此相邻设置的垂直结构550和支撑图案526b之间的导电图案566a"更大的宽度。接着，将参照图10描述根据本发明构思第三实施例的半导体器件。参照图10，可以提供衬底1000。衬底1000可以是半导体衬底。包括多个层间绝缘图案1016a、多个导电图案1066以及第一和第二盖图案1027a和1048的层叠结构可以设置在衬底1000上。隔离图案1090可以设置在衬底1000上，并彼此间隔开且基本上彼此平行地设置。从平面图，隔离图案1090可以具有基本上彼此平行的线形状。如参照图2A所述，隔离图案1090和层叠结构可以交替且重复地布置。绝缘间隔物1081可以设置在隔离图案1090和层叠结构之间。如图10所示，杂质区1084可以设置在隔离图案1090下面的衬底1000中。杂质区1084可以用作非易失性存储器件诸如快闪存储器的公共源极区。金属-半导体化合物1087可以设置在具有杂质区1084的衬底1000和隔离图案1090之间。导电图案1066可以通过层间绝缘图案1016a彼此间隔开并且垂直地堆叠。导电图案1066可以包括至少一个下导电图案1066L、多个中间导电图案1066M以及至少一个上导电图案1066U。中间导电图案1066M可以设置在比下导电图案1066L高的水平，上导电图案1066U可以设置在比中间导电图案1066M高的水平。在实施例中，导电图案1066可以用作半导体存储器件的栅电极和/或栅极互连。例如，中间导电图案1066M可以用作非易失性存储器件的单元栅电极。插设在单元栅电极中的最下面的单元栅电极1066M和衬底1000之间的至少一个下导电图案1066L可以用作接地选择栅电极。设置在单元栅电极1066M上的至少一个上导电图案1066U可以用作串选择栅电极。层间绝缘图案1016a可以包括最下面的绝缘图案1006a、下层间图案1007a、下绝缘图案1008a、中间层间图案1010a、上绝缘图案1012a、上层间图案1014nUa和最上面的绝缘图案1014Ua。最下面的绝缘图案1006a可以插设在下导电图案1066L和衬底1000之间，下层间图案1007a可以插设在下导电图案1066L之间。下绝缘图案1008a可以插设在至少一个下导电图案1066L和中间导电图案1066M之间，中间层间图案IOlOa可以插设在中间导电图案1066M之间。上绝缘图案1012a可以插设在中间导电图案1066M和至少一个上导电图案1066U之间，上层间图案1014nUa可以插设在上导电图案1065U之间。最上面的绝缘图案1014Ua可以设置在至少一个上导电图案1066U上。第一盖图案1027a可以设置在最上面的绝缘图案1014Ua上，第二盖图案1048可以设置在第一盖图案1027a上。支撑图案1025’可以设置为贯穿层间绝缘图案1016a和导电图案1066。每个支撑图案1025’可以为单层或复合层。例如，如参照图4A所述，每个支撑图案1025’可以包括主支撑图案1023m以及设置在主支撑图案1023m的侧表面上的第一和第二辅助支撑图案1023cl和1023c2。然而，本发明构思的实施例不限于此。例如，支撑图案1025’可以被修改为参照图2A描述的支撑图案25’或参照3A图描述的支撑图案125’。垂直结构1045可以设置为贯穿层间绝缘图案1016a、导电图案1066和第一盖图案1027a。垂直结构1045可以具有与参照图2A描述的垂直结构50相同的形状。例如,每个垂直结构1045可以包括间隙填充图案1039、设置在间隙填充图案1039上的焊盘图案1042、围绕间隙填充图案1039的底表面和侧表面并延伸到焊盘图案1042的侧表面上的有源图案1036、以及设置在有源图案1036的侧表面上的第一电介质图案1033。第二电介质图案1063可以插设在导电图案1066和垂直结构1045之间，在导电图案1066和层间绝缘图案1016a之间延伸以及在导电图案1066和支撑图案1025’之间延伸。第一电介质图案1033和第二电介质图案1063可以被不同地修改为参照图2B至图2D描述的第一电介质图案50a、50b和50c以及第二电介质图案63a、63b和63c。导电插塞1093可以设置为贯穿第二盖图案1048。导线1096可以设置在导电插塞1093 上。接着，将参照图11描述根据本发明构思的第三实施例的半导体器件的修改示例。参照图11，参照图10描述的垂直结构1045可以被修改为如图11所示。每个修改的垂直结构1145可以包括至少两个有源图案1130和1136。例如，每个修改的垂直结构1145可以包括第一有源图案1130、设置在第一有源图案1130上的间隙填充图案1139、设置在填充间隙图案1139上的焊盘图案1142、第二有源图案1136以及设置在第二有源图案1136的侧表面上的第一电介质图案1133，第二有源图案1136插设在第一有源图案1130和间隙填充图案1139之间并配置为延伸到间隙填充图案1139和焊盘图案1142的侧表面上。第一有源图案1130可以水平地交叠下导电图案1066L。接着，将参照图12描述根据本发明构思的第三实施例的半导体器件的另一修改示例。参照图12，参照图10描述的垂直结构1045可以如图12所示地修改。修改的垂直结构1245可以分别包括设置在与层间绝缘图案1016a和第一盖图案1027a相邻设置的部分中的保护电介质图案1231。例如，每个修改的垂直结构1245可以包括:间隙填充图案1239 ;焊盘图案1242，设置在间隙填充图案1239上；有源图案1236，围绕间隙填充图案1239的底表面和侧表面并延伸到焊盘图案1242的侧表面上；第一电介质图案1233，设置在有源图案1236的侧表面上；以及保护电介质图案1231，设置在第一电介质图案1233与层间绝缘图案1016a之间并在第一电介质图案1233和第一盖图案1027a之间延伸。
接着，将参照图13描述根据本发明构思的第三实施例的半导体器件的另一修改示例。
参照图13，参照图10描述的垂直结构1045可以修改为与参照图7A描述的垂直结构550相同的形状。也就是说，每个修改的垂直结构1345可以包括间隙填充图案1339、设置在间隙填充图案1339上的焊盘图案1342以及覆盖间隙填充图案1339的底表面和侧表面并延伸到焊盘图案1342的侧表面上的有源图案1336。
电介质图案1363可以插设在导电图案1066和垂直结构1345之间，在导电图案1066和层间绝缘图案1016a之间延伸以及在导电图案1066和支撑图案1025’之间延伸。如参照图7B所述，每个电介质图案1363可以包括隧穿电介质层、数据存储层和阻挡层。
接着，将参照图14A描述根据本发明构思第四实施例的半导体器件。这里，将主要描述根据之前实施例的半导体器件的修改部分。
参照图14A，如参照图10所述，包括多个层间绝缘图案1016a、多个导电图案1566以及第一和第二盖图案1027a和1048的层叠结构可以设置在衬底1000上，多个隔离图案1090可以设置在衬底1000上。
与图10中一样，每个导电图案1566可以包括至少一个下导电图案1566L、多个中间导电图案1566M以及至少一个上导电图案1566U。层间绝缘图案1016a可以包括最下面的绝缘图案1006a’、下层间图案1007a’、下绝缘图案1008a’、中间层间图案1010a、上绝缘图案1012a、上层间图案1014nUa以及最上面的绝缘图案1014Ua。最下面的绝缘图案1006a’可以插设在至少一个下导电图案1566L和衬底1000之间，下层间图案1007a’可以插设在至少一个下导电图案1566L之间。下绝缘图案1008a’可以插设在至少一个下导电图案1566L和中间导电图案1566M之间，中间层间图案IOlOa可以插设在中间导电图案1566M之间。上绝缘图案1012a可以插设在中间导电图案1566M和上导电图案1566U之间，上层间图案1014nUa可以插设在上导电图案1566U之间。最上面的绝缘图案1014Ua可以设置在上导电图案1566U上。第一盖图案1027a可以设置在最上面的绝缘图案1014Ua上，第二盖图案1048可以设置在第一盖图案1027a上。
支撑图案1425’可以设置为贯穿层间绝缘图案1016a中的最上面的层间绝缘图案1014Ua、上层间图案1014nUa、上绝缘图案1012a、中间层间图案IOlOa以及下绝缘图案1008a’，并贯穿导电图案1566中的中间导电图案1566M和上导电图案1566U。支撑图案1425’可以设置在比下导电图案1566L高的水平。
每个支撑图案1425’可以为单层或复合层。例如，每个支撑图案1425’可包括主支撑图案1423m和辅助支撑图案1423。主支撑图案1423m可以贯穿最上面的层间绝缘图案1014Ua、上层间图案1014nUa、上绝缘图案1012a、中间层间图案1010a、下绝缘图案1008a’、中间导电图案1066M以及上导电图案1066U。辅助支撑图案1423可以插设在主支撑图案1423m和最上面的层间绝缘图案1014Ua之间、在主支撑图案1423m和上层间图案1014nUa之间、在主支撑图案1423m和上绝缘图案1012a之间、在主支撑图案1423m和中间层间图案IOlOa之间、以及在主支撑图案1423m和下绝缘图案1008a’之间。辅助支撑图案1423可以由相对于主支撑图案1423m具有蚀刻选择性的材料形成。例如，主支撑图案1423m可以由硅氧化物形成，辅助支撑图案1423可以由硅形成。
与图10中一样，垂直结构1045可以设置为贯穿层间绝缘图案1016a、导电图案1566和第一盖图案1027a。第二电介质图案1563可以插设在导电图案1566和垂直结构1045之间，在导电图案1566和层间绝缘图案1016a之间延伸以及在导电图案1566和支撑图案1425’之间延伸。第一电介质图案1033和第二电介质图案1563可以被不同地修改为参照图2B至图2D描述的第一电介质图案50a、50b和50c以及第二电介质图案63a、63b和63c。
接着，将参照图14B描述根据本发明构思的第四实施例的半导体器件的修改示例。
参照图14B，包括多个层间绝缘图案1516a、多个导电图案1566以及第一和第二盖图案1027a和1048的层叠结构可以设置在衬底1000上。如参照图10所述，多个隔离图案1090可以设置在衬底1000上。导电图案1566可以通过层间绝缘图案1516a彼此间隔开且垂直地堆叠。
导电图案1566可以包括至少一个下导电图案1566L、多个中间导电图案1566M以及至少一个上导电图案1566U。中间导电图案1566M可以设置在比下导电图案1566L高的水平，上导电图案1566U可以设置在比中间导电图案1566M高的水平。
如参照图10所述，层间绝缘图案1516a可以包括最下面的绝缘图案1006a’、下层间图案1007a’、下绝缘图案1508a、中间层间图案1010a、上绝缘图案1012a、上层间图案1014nUa以及最上面的绝缘图案1014Ua。
最下面的绝缘图案1006a’可以插设在下导电图案1566L和衬底1000之间，下层间图案1007a’可以插设在下导电图案1566L之间。下绝缘图案1508a可以插设在下导电图案1566L和中间导电图案1566M之间，中间层间图案IOlOa可以插设在中间导电图案1566M之间。上绝缘图案1012a可以插设在中间导电图案1566M和上导电图案1566U之间，上层间图案1014nUa可以插设在上导电图案1566U之间。此外，最上面的绝缘图案1014Ua可以设置在上导电图案1566U上。第一盖图案1027a可以设置在最上面的绝缘图案1014Ua上，第二盖图案1048可以设置在第一盖图案1027a上。
下绝缘图案1508a可以比下层间图案1007a’和中间层间图案IOlOa厚。此外，上绝缘图案1012a可以比下层间图案1007a，和中间层间图案IOlOa厚。
下绝缘图案1508a可以是单层或叠层。例如，下绝缘图案1508a可以包括依次堆叠的第一下绝缘图案1508La、第二下绝缘图案1508Ma和第三下绝缘图案1508Ua。
第二下绝缘图案1508Ma可以由相对于第一和第三下绝缘图案1508La和1508Ua具有蚀刻选择性的材料形成。例如，当第一和第三下绝缘图案1508La和1508Ua由硅氧化物形成时，第二下绝缘图案1508Ma可以由高k电介质层(例如，铪氧化物层、铝氧化物层或氮化物层)形成。
支撑图案1525’可以设置为贯穿导电图案1566中的上导电图案1566U和中间导电图案1566M并贯穿层间绝缘图案1516a中的最上面绝缘图案1014Ua、上层间图案1014nUa、上绝缘图案1012a和中间层间图案1010a。此外，支撑图案1525’可以延伸到下绝缘图案1508a中。例如，支撑图案1525’可以贯穿中间导电图案1566M，并延伸到下绝缘图案1508a的顶表面和底表面之间的中间部分。
当下绝缘图案1508a包括第一下绝缘图案1508La、第二下绝缘图案1508Ma和第三下绝缘图案1508Ua时，支撑图案1525’可以贯穿中间导电图案1566M并贯穿下绝缘图案1508a中的第三下绝缘图案1508Ua。在形成支撑图案1525’期间，第二下绝缘图案1508Ma可以用作蚀刻停止层。
每个支撑图案1525’可以由单层或复合层形成。例如，当支撑图案1525’包括复合层时，每个支撑图案1525’可以包括主支撑图案1523m以及设置在主支撑图案1523m的底表面和部分侧表面上的辅助支撑图案1523。辅助支撑图案1523可以由相对于第一电介质图案1033具有蚀刻选择性的材料层(例如，导电材料层，诸如多晶Si层)形成。主支撑图案1523m可以由相对于辅助支撑图案1523具有蚀刻选择性的材料层(例如，硅氧化物层或硅氮化物层)形成。
垂直结构1045可以设置为贯穿层间绝缘图案1516a、导电图案1566和第一盖图案1027a。由于垂直结构1045与参照图10描述的相同，所以将省略其详细描述。
第二电介质图案1563可以插设在导电图案1566和垂直结构1045之间,在导电图案1566和层间绝缘图案1516a之间延伸以及在导电图案1566和支撑图案1525’之间延伸。
支撑图案1525’的顶表面可以设置在比垂直结构1045的顶表面低的水平。此外，支撑图案1525’的底表面可以设置在比垂直结构1045的底表面高的水平。
图14B的垂直结构1045可以被不同地修改。例如，垂直结构1045可以被修改为与参照图11描述的垂直结构1145、参照图12描述的垂直结构1245或参照图13描述的垂直结构1345相同的形状。例如,如图15所不,垂直结构1045可以修改为垂直结构1645,垂直结构1645包括间隙填充图案1639、设置在间隙填充图案1639上的焊盘图案1642、覆盖间隙填充图案1639的底表面和侧表面并延伸到焊盘图案1642的侧表面上的有源图案1636，修改的垂直结构1645可以具有与图13的垂直结构1345相同的形状。
另夕卜，电介质图案1663可以插设在导电图案1566和垂直结构1045之间,在导电图案1566和层间绝缘图案1516a之间延伸以及在上导电图案1566U和中间导电图案1566M与支撑图案1525’之间延伸。如参照图7A至图7D所述，电介质图案1663可以包括隧穿电介质层、数据存储层和阻挡电介质层。
接着，将参照图16描述根据本发明构思的第五实施例的半导体器件。图16是沿图1的线1-1’截取的截面图。
参照图16，可以提供参照图2A描述的衬底2000。层叠结构2072可以设置在衬底2000上。如参照图2A所述，每个层叠结构2072可以包括层间绝缘图案2006a、导电图案2066a、第一盖图案2032a和第二盖图案2045a。导电图案2066a可以通过层间绝缘图案2006a彼此间隔开且垂直地堆叠。
导电图案2066a可以包括最下面的导电图案2066aL、设置在最下面的导电图案2066aL上的多个中间导电图案2066aM以及设置在中间导电图案2066aM上的最上面的导电图案 2066aU。
层间绝缘图案2006a可以包括最下面的层间绝缘图案2006aL、设置在最下面的层间绝缘图案2006aL上的中间层间绝缘图案2006aM、以及设置在中间层间绝缘图案2006aM上的最上面的层间绝缘图案2006aU。
如参照图2A所述，多个隔离图案2090可以设置在衬底2000上。从平面图，层叠结构2072和隔离图案2090可以交替且重复地布置。绝缘间隔物2081可以插设在隔离图案2090和层叠结构2072之间。
杂质区2084可以设置在隔离图案2090下面的衬底2000中并用作快闪存储器件的公共源极区。金属-半导体化合物2087可以设置在具有杂质区2084的衬底2000和隔离图案2090之间。
多个垂直结构2030可以设置在层叠结构2072中。垂直结构2030可以贯穿层叠结构2072中的层间绝缘图案2006a和导电图案2066a。垂直结构2030可以具有比隔离图案2090小的宽度。此外，垂直结构2030的顶表面可以设置在比隔离图案2090的顶表面低的水平。
每个垂直结构2030可以具有有源图案2021和第一电介质图案2018。例如，每个垂直结构2030可以包括间隙填充图案2024、设置在间隙填充图案2024上的焊盘图案2027、覆盖间隙填充图案2024的侧表面和底表面且延伸到焊盘图案2027的侧表面上的有源图案2021、以及设置在有源图案2021的侧表面上的第一电介质图案2018。第一电介质图案2018可以插设在有源图案2021和导电图案2066a之间并在有源图案2021和层间绝缘图案2006a之间延伸。
支撑图案2043’可以设置为贯穿层叠结构2072中的层间绝缘图案2006a、导电图案2066a和第一盖图案2032a。
每个支撑图案2043'可以包括单层或复合层。例如，当支撑图案2043’包括复合层时，每个支撑图案2043’可以包括主支撑图案2042m以及辅助支撑图案2042a和2042b。此外，每个支撑图案2043’还可以包括插设在辅助支撑图案2042a和2042b与衬底2000之间的氧化物2036。
主支撑图案2042m可以贯穿层间绝缘图案2006a、导电图案2066a和第一盖图案2032a。辅助支撑图案2042a和2042b可以包括第一辅助支撑图案2042a和第二辅助支撑图案2042b。第二辅助支撑图案2042b可以插设在主支撑图案2042m与第一辅助支撑图案2042a之间。
辅助支撑图案2042a和2042b可以包括插设在主支撑图案2042m和层间绝缘图案2006a之间的图案、插设在主支撑图案2042m和第一盖图案2032a之间的图案、以及插设在主支撑图案2042m和衬底2000之间的图案。也就是说，如参照图4A所述，辅助支撑图案2042a和2042b可以包括侧部辅助支撑图案和底部辅助支撑图案。
支撑图案2043’的顶表面可以设置在比垂直结构2030高的水平。支撑图案2043’的顶表面可以设置在比隔离图案2090的顶表面低的水平。支撑图案2043’可以具有宽度不同的部分。例如，支撑图案2043’可以在插设于层间绝缘图案2006a之间的第一部分中具有第一宽度Wl,并在插设于导电图案2066a之间的第二部分中具有第二宽度W2。
第二电介质图案2063可以插设在垂直结构2030和导电图案2066a之间，在层间绝缘图案2006a和导电图案2066a之间延伸以及在支撑图案2043’和导电图案2066a之间延伸。
第一电介质图案2018和第二电介质图案2063可以被不同地修改为参照图2B至图2D描述的第一电介质图案50a、50b和50c以及第二电介质图案63a、63b和63c。
导电插塞2093可以设置为贯穿第一和第二盖图案2032a和2045a。导线2096可以设置在导电插塞2093上。
图16的垂直结构2030可以被不同地修改。现在将参照图17至图19分别描述可修改的垂直结构。
参照图17，图16的垂直结构2030可以被修改为包括多个有源图案2016和2021’的垂直结构2030’。修改的垂直结构2030’可以包括第一有源图案2016以及设置在第一有源图案2016上的第二有源图案2021’。例如，修改的垂直结构2030’可以包括第一有源图案2016、设置在第一有源图案2016上的间隙填充图案2024’、设置在间隙填充图案2024’上的焊盘图案2027’、插设在第一有源图案2016和间隙填充图案2024’之间并延伸到间隙填充图案2024’和焊盘图案2027’的侧表面上的第二有源图案2021’、以及插设在第二有源图案2021’和导电图案2066a之间并在第二有源图案2021’和层间绝缘图案2006a之间延伸的第一电介质图案2018’。
参照图18，图16的垂直结构2030可以被修改为包括具有不同宽度的第一和第二部分的垂直结构2130。修改的垂直结构2130可以包括具有第一宽度Vl的第一部分、具有小于第一宽度Vl的第二宽度V2的第二部分。例如，修改的垂直结构2130可以在设置在与层间绝缘图案2006a基本相同的水平处的第一部分中具有第一宽度VI，并在设置在与导电图案2066a基本相同的水平处的第二部分中具有第二宽度V2。第二宽度V2可以小于第一宽度VI。
每个修改的垂直结构2130可以包括间隙填充图案2127、设置在间隙填充图案2127上的焊盘图案2121、覆盖间隙填充图案2127的侧表面和底表面并延伸到焊盘图案2121的侧表面上的有源图案2124、设置在有源图案2124的侧表面上的第一电介质图案2118以及插设在第一电介质图案2118和层间绝缘图案2006a之间的保护电介质图案2117。
参照图19，可以提供图16的垂直结构2030的修改的垂直结构2230。每个垂直结构2230可以包括间隙填充图案2224、设置在间隙填充图案2224上的焊盘图案2227、以及覆盖间隙填充图案2224的侧表面和底表面并延伸到焊盘图案2227的侧表面上的有源图案2221。此外，电介质图案2263可以插设在垂直结构2230和导电图案2066a之间、在层间绝缘图案2006a和导电图案2066a之间延伸以及在支撑图案2043’和导电图案2066a之间延伸。如参照图7B所述，电介质图案2263可以包括隧穿电介质层、数据存储层和阻挡层。
接着，将参照图20描述根据本发明构思的第六实施例的半导体器件。
参照图20，如参照图10所述，包括多个层间绝缘图案3016a、多个导电图案3066以及第一和第二盖图案3032a和3048的层叠结构可以设置在衬底3000上。导电图案3066可以通过层间绝缘图案3016a彼此间隔开且垂直地堆叠。此外，如参照图10所述，多个隔离图案3090可以设置在衬底3000上。
如图20所示，杂质区3084可以设置在隔离图案3090下面的衬底3000中。杂质区3084可以用作非易失性存储器件诸如快闪存储器件的公共源极区。金属-半导体化合物3087可以设置在具有杂质区3084的衬底3000和隔离图案3090之间。
如参照图10所述，导电图案3066可以包括至少一个下导电图案、多个中间导电图案以及至少一个上导电图案。层间绝缘图案3016a可以包括最下面的绝缘图案3006a、下层间图案3007a、下绝缘图案3008a、中间层间图案3010a、上绝缘图案3012a、上层间图案3014nUa以及最上面的绝缘图案3014Ua。
垂直结构3030可以设置为贯穿层间绝缘图案3016a和导电图案3066。类似于图16所示的，每个垂直结构3030可以包括间隙填充图案3024、设置在间隙填充图案3024上的焊盘图案3027、覆盖间隙填充图案3024的侧表面和底表面并延伸到焊盘图案3027的侧表面上的有源图案3021、以及设置在有源图案3021的侧表面上的第一电介质图案3018。支撑图案3043可以设置为贯穿层叠结构中的层间绝缘图案3016a、导电图案3066和第一盖图案3032a。绝缘氧化物3036可以设置在支撑图案3043的辅助支撑图案和衬底3000之间。
每个支撑图案3043可以包括单层或复合层。例如，当每个支撑图案3043包括复合层时，每个支撑图案3043可以包括主支撑图案3042m、辅助支撑图案3042a和3042b以及氧化物3036，如参照图16描述。
主支撑图案3042m可以贯穿层间绝缘图案3016a、导电图案3066a和第一盖图案3032a。辅助支撑图案3042a和3042b可以包括插设在主支撑图案3042m和层间绝缘图案3016a之间的图案、插设在主支撑图案3042m和第一盖图案3032a之间的图案、以及插设在主支撑图案3042m和衬底3000之间的图案。此外，辅助支撑图案3042a和3042b可以包括第一辅助支撑图案3042a和第二辅助支撑图案3042b。第二辅助支撑图案3042b可以插设在主支撑图案3042m和第一辅助支撑图案3042a之间。
第二电介质图案3063可以插设在垂直结构3030和导电图案3066之间，在层间绝缘图案3016a和导电图案3066之间延伸以及在支撑图案3043和导电图案3066之间延伸。
第一和第二电介质图案3018和3063可以被不同地修改为参照图2B至图2D描述的第一电介质图案50a、50b和50c以及第二电介质图案63a、63b和63c。
导电插塞3093可以设置为贯穿第一和第二盖图案3032a和3048。导线3096可以设置在导电插塞3093上。
此外，图20的垂直结构3030可以如参照图17至图19所述被不同地修改。将参照图21和图22分别描述修改的垂直结构的一些示例。
参照图21，图20的垂直结构3030可以修改为包括具有不同宽度的第一部分和第二部分的垂直结构3130。与参照图18所述的一样，修改的垂直结构3130可以包括具有第一宽度Vl的第一部分以及具有小于第一宽度Vl的第二宽度V2的第二部分。
每个修改的垂直结构3130可以包括间隙填充图案3124、设置在间隙填充图案3124上的焊盘图案3127、覆盖间隙填充图案3124的侧表面和底表面并延伸到焊盘图案3127的侧表面上的有源图案3121、设置在有源图案3121的侧表面上的第一电介质图案3118、以及插设在第一电介质图案3118和层间绝缘图案3016a之间的保护电介质图案3117。
参照图22，可以提供图20的垂直结构3030的修改的垂直结构3230。每个垂直结构3230可以包括间隙填充图案3224、设置在间隙填充图案3224上的焊盘图案3227、覆盖间隙填充图案3224的侧表面和底表面并延伸到焊盘图案3227的侧表面上的有源图案3221。此外，电介质图案3263可以插设在垂直结构3230和导电图案3066之间、在层间绝缘图案3016a和导电图案3066之间延伸以及在支撑图案3043’和导电图案3066之间延伸。如参照图7B所述，电介质图案3263可以包括隧穿电介质层、数据存储层和阻挡层。
此外，尽管参照图20描述的垂直结构3030可以被修改为参照图21和图22描述的垂直结构3130和3230，但是本发明构思不限于此。例如，如参照图17所述，参照图20描述的垂直结构3030可以被修改为包括多个有源图案的垂直结构。
接着，将参照图23描述根据本发明构思的第七实施例的半导体器件。
参照图23，包括多个层间绝缘图案3516a、多个导电图案3566以及第一和第二盖图案3532a和3548的层叠结构可以设置在衬底3000上。此外，如参照图10所述，多个隔离图案3090可以设置在衬底3000上。如参照图10所述，导电图案3566可以通过层间绝缘图案3516a彼此间隔开且垂直地堆叠。
导电图案3566可以包括至少一个下导电图案3566L、多个中间导电图案3566M以及至少一个上导电图案3566U。中间导电图案3566M可以设置在比下导电图案3566L高的水平，上导电图案3566U可以设置在比中间导电图案3566M高的水平。
如参照图10所述，层间绝缘图案3516a可以包括最下面的绝缘图案3506a、下层间图案3507a、下绝缘图案3508a、中间层间图案3510a、上绝缘图案3512a、上层间图案3514nUa以及最上面的绝缘图案3514Ua。
下绝缘图案3508a可以比下层间图案3507a和中间层间图案3510a厚。此外，上绝缘图案3512a可以比下层间图案3507a和中间层间图案3510a厚。
下绝缘图案3508a可以是单层或叠层。例如，类似于图14B所示的，下绝缘图案3508a可以包括依次层叠的第一下绝缘图案3508La、第二下绝缘图案3508Ma和第三下绝缘图案 3508Ua。
支撑图案3543可以设置为贯穿第一盖图案3532a、贯穿导电图案3566中的上导电图案3566U和中间导电图案3566M并贯穿层间绝缘图案3516a中的最上面的绝缘图案3514Ua、上层间图案3514nUa、上绝缘图案3512a和中间层间图案3510a。此外，支撑图案3543可以延伸到下绝缘图案3508a中。例如，支撑图案3543可以贯穿中间导电图案3566M，并延伸到下绝缘图案3508a的顶表面和底表面之间的中间部分。例如，当下绝缘图案3508a包括依次层叠的第一下绝缘图案3508La、第二下绝缘图案3508Ma和第三下绝缘图案3508Ua时，支撑图案3543可以贯穿中间导电图案3566M，并贯穿下绝缘图案3508a中的第三下绝缘图案3508Ua。因此，支撑图案3543可以设置在比下导电图案3566L高的水平。
每个支撑图案3543可以包括单层或复合层。例如，当支撑图案3543包括复合层时，每个支撑图案3543可以包括主支撑图案3542m以及设置在主支撑图案3542m的底表面和部分侧表面上的辅助支撑图案3542c。
垂直结构3530可以设置为贯穿层间绝缘图案3516a和导电图案3566。如参照图20所述，每个垂直结构3530可以包括间隙填充图案3524、设置在间隙填充图案3524上的焊盘图案3527、覆盖间隙填充图案3524的侧表面和底表面并延伸到焊盘图案3527的侧表面上的有源图案3521、以及设置在有源图案3521的侧表面上的第一电介质图案3518。
第二电介质图案3563可以插设在导电图案3566和垂直结构3530之间，在导电图案3566和层间绝缘图案3516a之间延伸以及在导电图案3566和支撑图案3543之间延伸。
支撑图案3543的顶表面可以设置在比垂直结构3530的顶表面高的水平。此外，支撑图案3543的底表面可以设置在比垂直结构3530的底表面高的水平。支撑图案3543可以设置在比下导电图案3566L高的水平。
此外，支撑图案3543和垂直结构3530可以设置在比隔离图案3090的顶表面低的水平。
此外，如参照图21和图22所述，参照图23描述的垂直结构3530可以被不同地修改。将参照图24和图25分别描述修改的垂直结构的一些不例。
参照图24，图23的垂直结构3530可以被修改为包括具有不同宽度的第一和第二部分的垂直结构3630。如参照图21所述，修改的垂直结构3630可以包括具有第一宽度Vl的第一部分以及具有小于第一宽度Vl的第二宽度V2的第二部分。
如参照图21所述，每个修改的垂直结构3630可以包括间隙填充图案3624、设置在间隙填充图案3624上的焊盘图案3627、覆盖间隙填充图案3624的侧表面和底表面并延伸到焊盘图案3627的侧表面上的有源图案3621、设置在有源图案3621的侧表面上的第一电介质图案3618、以及插设在第一电介质图案3618和层间绝缘图案3516a之间的保护电介质图案3617。
参照图25，可以提供图23的垂直结构3530的修改的垂直结构3730。每个垂直结构3730可以包括间隙填充图案3724、设置在间隙填充图案3724上的焊盘图案3727、以及覆盖间隙填充图案3724的侧表面和底表面并延伸到焊盘图案3727的侧表面上的有源图案3721。此外，电介质图案3563可以插设在垂直结构3730和导电图案3566之间、在层间绝缘图案3516a和导电图案3566之间延伸并在支撑图案3543和导电图案3566之间延伸。如参照图7B所述，电介质图案3563可以包括隧穿电介质层、数据存储层和阻挡层。
虽然参照图23描述的垂直结构3530可以被修改为参照图24和图25描述的垂直结构3630和3730，但是本发明构思不限于此。例如，如参照图17所述，参照图23描述的垂直结构3530可以被修改为包括多个有源图案的垂直结构。
接着，将参照图26描述根据本发明构思的第八实施例的半导体器件。这里，将主要描述根据之前实施例的半导体器件的修改部分。
参照图26，如参照图3A所述，可以提供层叠结构，该层叠结构包括交替且重复地堆叠在衬底I上的多个层间绝缘图案图6a和多个导电图案66a。多个隔离图案90可以设置在衬底I上。每个层叠结构可以设置在衬底I的表面上且在一对相邻的隔离图案90之间。
垂直结构3850可以设置为贯穿多个层间绝缘图案6a和多个导电图案66a。垂直结构3850可以具有与图2A中相同的形状。例如，每个垂直结构3850可以包括间隙填充图案3845、设置在间隙填充图案3845上的焊盘图案3848、覆盖间隙填充图案3845的侧表面和底表面并延伸到焊盘图案3848的侧表面上的有源图案3840、以及设置在有源图案3840的外侧表面上的第一电介质图案3835。
支撑图案3825’可以设置为贯穿多个层间绝缘图案图6a和多个导电图案66a并与垂直结构3850间隔开。支撑图案3825’可以具有设置在与垂直结构3850基本相同的水平的顶表面。支撑图案3825’和垂直结构3850可以设置在比隔离图案90的顶表面低的水平。
支撑图案3825’可以由单层或复合层形成。例如，每个支撑图案3825’可以具有与图3A中相同的形状。例如，每个支撑图案3825’可以包括主支撑图案3823m、辅助支撑图案3823a和氧化物3821。
主支撑图案3823m可以贯穿多个层间绝缘图案6a和多个导电图案66a。辅助支撑图案3823a可以包括插设在层间绝缘图案6a和主支撑图案3823m之间的侧部辅助支撑图案3823al以及插设在主支撑图案3823m和衬底I之间的底部辅助支撑图案3823a2。氧化物3821可以插设在底部辅助支撑图案3823a2和衬底I之间。
接着，将参照图27描述根据本发明构思的第九实施例的半导体器件。这里，将主要描述根据之前实施例的半导体器件的修改部分。
参照图27，如图10所示，隔离图案1090可以提供在衬底1000上，多个层间绝缘图案1016a和多个导电图案1066可以交替地且重复地堆叠在衬底1000的表面上且在相邻的隔离图案1090之间。
支撑图案3925’可以设置为贯穿层间绝缘图案1016a和导电图案1066。每个支撑图案3925’可以为单层或复合层。例如，如参照图4A所述，每个支撑图案3925’可以包括主支撑图案3923m以及设置在主支撑图案3923m的侧表面上的第一和第二辅助支撑图案3923al和3923a2。然而，本发明构思的实施例不限于此。例如，支撑图案3925’可以被修改为具有与参照图2A所述相同的形状的支撑图案25’，或修改为具有与参照图3A所述相同的形状的支撑图案125’。
垂直结构3945可以设置为贯穿层间绝缘图案1016a和导电图案1066。垂直结构3945可以具有与参照图10描述的垂直结构1045相同的形状。例如，每个垂直结构3945可以包括间隙填充图案3939、设置在间隙填充图案3939上的焊盘图案3942、围绕间隙填充图案3939的侧表面和底表面并延伸到焊盘图案3942的侧表面上的有源图案3936、以及设置在有源图案3936的侧表面上的第一电介质图案3933。然而，本发明构思的实施例不限于此。例如，垂直结构3945可以包括如图11所示的多个有源图案，可以包括如图12所示的保护电介质图案，或可以具有与图13中的垂直结构相同的形状。
垂直结构3945和支撑图案3925’可以设置为具有设置在基本相同的水平的顶表面。垂直结构3945和支撑图案3925’可以设置在比隔离图案1090的顶表面低的水平。
接着，将参照图28描述根据本发明构思的第十实施例的半导体器件。这里，将主要描述根据之前实施例的半导体器件的修改部分。
参照图28，如参照图14B所述，隔离图案1090可以设置在衬底1000上，多个层间绝缘图案1516a和多个导电图案1566可以交替且重复地堆叠在衬底1000的表面上且在隔离图案1090之间。
与参照图14B所述一样,导电图案1566可以包括至少一个下导电图案1566L、多个中间导电图案1566M以及至少一个上导电图案1566U。中间导电图案1566M可以设置在比下导电图案1566L高的水平，上导电图案1566U可以设置在比中间导电图案1566M高的水平。
如参照14B所述，层间绝缘图案1516a可以包括最下面的绝缘图案1006a’、下层间图案1007a’、下绝缘图案1508a、中间层间图案1010a、上绝缘图案1012a、上层间图案1014nUa和最上面的绝缘图案1014Ua。下绝缘图案1508a可以包括依次堆叠的第一下绝缘图案1508La、第二下绝缘图案1508Ma和第三下绝缘图案1508Ua。第二下绝缘图案1508Ma可以由相对于第一和第三下绝缘图案1508La和1508Ua具有蚀刻选择性的材料层形成。
支撑图案4025’可以设置为贯穿导电图案1566中的上导电图案1566U和中间导电图案1566M，并贯穿层间绝缘图案1516a中的最上面的绝缘图案1014Ua、上层间图案1014nUa、上绝缘图案1012a和中间层间图案1010a。此外，支撑图案4025’可以如图14B所示地延伸到下绝缘图案1508a中。例如，支撑图案4025’可以贯穿中间导电图案1566M并延伸到下绝缘图案1508a的顶表面和底表面之间的中间部分。
每个支撑图案4025’可以形成为单层或复合层。例如，当支撑图案4025’包括复合层时，每个支撑图案4025’可以如图14所示地包括主支撑图案4023m以及设置在主支撑图案4023m的部分侧表面和底表面上的辅助支撑图案4023。
垂直结构4045可以设置为贯穿层间绝缘图案1516a和导电图案1566。垂直结构4045可以具有与参照图10描述的垂直结构1045相同的形状。例如，每个垂直结构4045可以包括间隙填充图案4039、设置在间隙填充图案4039上的焊盘图案4042、围绕间隙填充图案4039的底表面和侧表面并延伸到焊盘图案4042的侧表面上的有源图案4036、以及设置在有源图案4036的侧表面上的第一电介质图案4033。然而，本发明构思的实施例不限于此。例如，垂直结构4045可以包括如图11所示的多个有源图案，可以包括如图12所示的保护电介质图案，或可以具有与图13中的有源图案相同的形状。
垂直结构4045和支撑图案4025’可以设置为具有设置在基本相同的水平处的顶表面。垂直结构4045和支撑图案4025’可以设置在比隔离图案1090的顶表面低的水平。
在下文，将描述根据本发明构思的上述第一至第十实施例及其修改示例的半导体器件的制造方法。
图29是流程图，示出参照图2A至图15描述的根据本发明构思的第一至第四实施例及其修改示例的半导体器件的每个的制造方法。
参照图29，可以在衬底上形成包括多个牺牲层和多个层间绝缘层的水平层(步骤S10)。衬底可以是半导体衬底。可以图案化水平层以形成第一开口(步骤S15)。可以形成填充第一开口的支撑图案(步骤S20)。可以形成贯穿水平层的孔(步骤S25)。可以在孔内形成垂直结构(步骤S30)。可以图案化水平层以形成具有比支撑图案大的宽度的第二开口(步骤S35)。可以去除由第二开口暴露的牺牲层以形成空的(vacant)区域(步骤S40)。通过空的区域暴露的支撑图案可以被部分蚀刻以形成扩大的空的区域(步骤S45)。可以在扩大的空的区域中形成导电图案(步骤S50)。可以分别形成填充第二开口的隔离图案(步骤S55 )。可以形成电连接到垂直结构的位线(步骤S60 )。
在下文，将参照图29和图30至图37E描述根据本发明构思的第一至第四实施例及其修改示例的半导体器件(其参照图2A至图15被描述)的每个的制造方法。
首先，将参照图29和图30A至图30R描述根据本发明构思的第一实施例及其修改示例的半导体器件(其参照图2A至图2E被描述)的制造方法。
参照图29和图30A，可以制备衬底I。衬底I可以是半导体衬底。例如，衬底I可以是由半导体材料诸如硅形成的半导体晶片。衬底I可以包括:存储单元区(或单元阵列区)，包括存储单元；以及外围电路区，包括配置来操作存储单元的外围电路。衬底I可以包括第一导电类型的阱区。第一导电类型可以是P型。
水平层6和9可以形成在衬底I上(步骤SlO)。水平层6和9可以包括在垂直方向上交替且重复地堆叠的层间绝缘层6和牺牲层9。牺牲层9可以通过层间绝缘层6彼此垂直地间隔开。
层间绝缘层6可以包括最下面的层间绝缘层6L、最上面的层间绝缘层6U以及插设在最下面的层间绝缘层6L和最上面的层间绝缘层6U之间的多个中间层间绝缘层6M。最上面的层间绝缘层6U可以形成为比每个中间层间绝缘层6M大的厚度。此外，最下面的层间绝缘层6L可以形成为比每个中间层间绝缘层6M小的厚度。水平层6和9中的最下层可以是最下面的层间绝缘层6L，而其最上层可以是最上面的层间绝缘层6U。
牺牲层9可以由相对于层间绝缘层6具有蚀刻选择性的材料形成。例如，层间绝缘层6可以由绝缘氧化物(例如，利用化学气相沉积(CVD)工艺得到的硅氧化物)形成，并且牺牲层9可以由绝缘氧化物或硅形成。例如，当层间绝缘层6由硅氧化物形成时，牺牲层9可以由绝缘氮化物诸如硅氮化物、非晶硅(a-Si)或多晶Si形成。
参照图29和图30B，水平层6和9可以被图案化以形成第一开口 15 (步骤S15)。第一开口 15可以贯穿水平层6和9。从平面图，每个第一开口 15可以具有线形状。第一开口 15可以基本上彼此平行。
开口 15可以贯穿水平层6和9以暴露部分衬底I。此外，开口 15可以贯穿水平层6和9并延伸到衬底I中。因此，凹入部17可以挨着开口 15形成衬底I中。
参照图29和图30C，可以形成支撑图案25以填充第一开口 15 (步骤S20)。支撑图案25的形成可以包括形成用于填充第一开口 15的材料层以及平坦化该材料层直到暴露水平层6和9中的最上层6U。因此，从平面图，支撑图案25可以具有基本上彼此平行的直线形状。每个支撑图案25可以具有线形状，其具有第一宽度W1。
支撑图案25可以包括相对于牺牲层9具有蚀刻选择性的材料。例如，当牺牲层9由绝缘氮化物(例如，硅氮化物)形成时，支撑图案25可以由a-Si或多晶Si形成。备选地，当牺牲层9由a-Si或多晶Si形成时，支撑图案25可以由绝缘氮化物(例如，硅氮化物)形成。
在一些实施例中，当支撑图案25包括导电材料时，支撑图案25可以包括主支撑图案24以及插设在主支撑图案24和衬底I之间的绝缘氧化物21。例如，主支撑图案24可以由导电材料(例如，a-Si或多晶Si)形成，绝缘氧化物21可以由能够使主支撑图案24与衬底I电绝缘的氧化物形成。支撑图案25的形成可以包括在通过第一开口 15暴露的衬底I上形成绝缘氧化物21以及形成填充第一开口 15的主支撑图案24。绝缘氧化物21可以由通过氧化衬底I获得的氧化物(例如，硅氧化物)形成。
参照图29和图30D，第一盖层27可以形成为覆盖支撑图案25。第一盖层27可以由相对于牺牲层9具有蚀刻选择性的绝缘材料层形成。例如，当牺牲层9由硅氮化物形成时，第一盖层27可以由娃氧化物形成。
第一盖层27以及水平层6和9可以被图案化，从而形成贯穿第一盖层27以及水平层6和9并且暴露部分衬底I的孔30 (步骤S25)。孔30可以彼此间隔开。孔30也可以与支撑图案24间隔开。
在一些实施例中，每个孔30可以包括延伸到衬底I中的部分，也就是说，可以包括衬底I的凹入部31。例如，孔30的形成可以包括:利用光刻和蚀刻工艺来蚀刻层间绝缘层6和牺牲层9以形成贯穿水平层6和9的部分；以及蚀刻一部分衬底I以在衬底I中形成凹入部31。
参照图30E,第一电介质图案35可以形成在孔30的侧壁上。第一电介质图案35的形成可以包括:在具有孔30的衬底I上形成至少一个电介质层；以及蚀刻该电介质层以在孔30的侧壁上留下电介质层并暴露孔30的底部。每个第一电介质图案35可以是参照图2B至图2D描述的第一电介质图案35a、35b和35c中的任一个。
有源层39可以形成在具有第一电介质图案35的衬底I上。有源层39可以共形地形成在具有第一电介质图案35的衬底I上。有源层39可以覆盖第一电介质图案35并与设置在孔30底部中的衬底I接触。
有源层39可以使用CVD工艺或原子层沉积(ALD)工艺形成。有源层39可以包括晶体半导体层。例如，有源层39的形成可以包括:在具有第一电介质图案35的衬底I上共形地形成a-Si层；以及使用用于晶化a-Si层的退火工艺来形成晶体硅层。例如，晶体硅层可以是多晶Si层。
参照图30F，间隙填充层44可以形成在具有有源层39的衬底I上以填充孔30。间隙填充层44可以由绝缘材料层形成。例如，间隙填充层44可以由绝缘材料诸如硅氧化物形成。间隙填充层44可以与第一电介质图案35和有源层39—起填充孔30。例如，有源层39可以形成在孔30的内壁上，间隙填充层44可以填充孔30的没有用有源层39填充的剩余部分。
参照图30G，间隙填充层44可以被部分地蚀刻以形成部分地填充孔30的间隙填充图案45。因此，可以暴露部分有源层39。
参照图29和图30H，焊盘层可以形成在具有间隙填充图案45的衬底I上，并且焊盘层和有源层可以被平坦化直到暴露第一盖层27。因此，保留在孔30内的平坦化的有源层可以定义为有源图案40，而平坦化的焊盘层可以定义为焊盘图案48。焊盘图案48可以由多晶Si形成。
有源图案40可以形成在孔30的内壁上，并且间隙填充图案45和焊盘图案48可以依次堆叠在有源图案40上。间隙填充图案45可以用有源图案40和焊盘图案48围绕。
第一电介质图案35、有源图案40、间隙填充图案45和焊盘图案48可以构成垂直结构50。因此，垂直结构50可以形成在孔30内并贯穿水平层6和9以及第一盖层27。
之后，可以进行离子注入工艺，使得杂质能够被注入到焊盘图案48和有源图案40的上部区域。因此，如图2E所示，焊盘图案48和有源图案40的上部区域可以形成为具有相同的导电类型。例如，焊盘图案48和有源图案40的上部区域(参照图2E的40U)可以具有N导电类型。因此，如参照图2E所述，有源图案40可以包括第一部分40L以及设置在第一部分40L上的第二部分40U。
参照图301，第二盖层52可以形成在具有垂直结构50的衬底I上。第二盖层52可以形成为覆盖有源图案40、焊盘图案48和第一盖层27。第二盖层52可以由相对于牺牲层9具有蚀刻选择性的绝缘材料层(例如，硅氧化物层)形成。
参照图29和图30J，第二盖层52、第一盖层27以及水平层6和9可以被图案化，从而形成第二开口 55 (步骤S35)。从平面图，每个第二开口 55可以具有线形状。第二开口 55可以具有基本上彼此平行的线形状。开口 55可以形成为宽度大于支撑图案25。
在一些实施例中，衬底I的表面的部分可以通过开口 55而凹入。
每个支撑图案25可以设置在一对相邻的第二开口 55之间。类似地，每个第二开口 55可以设置在多个支撑图案25中的一对相邻的支撑图案25之间。
由于第二开口 55，第二盖层52可以定义为第二盖图案52a，第一盖层27可以定义为第一盖图案27a。此外，由于第二开口 55，层间绝缘层6可以定义为层间绝缘图案6a，牺牲层9可以定义为牺牲图案9a，第一和第二盖层27和52可以定义为第一第二盖图案27a和52a。层间绝缘图案6a可以包括最上面的层间绝缘图案6aU、最下面的层间绝缘图案6aL、以及多个中间层间绝缘图案6aM。多个中间层间绝缘图案6aM可以设置在最上面的层间绝缘图案6aU和最下面的层间绝缘图案6aL之间。
每个牺牲图案9a可以具有彼此相反设置的第一侧表面和第二侧表面。牺牲图案9a的第一侧表面可以通过第二开口 55暴露，而其第二侧表面可以邻近或接触支撑图案25。因此，牺牲图案9a的一个侧表面可以通过第二开口 55暴露，而它的另一侧表面可以与支撑图案25接触。
每个层间绝缘图案6a可以具有彼此相反设置的第一侧表面和第二侧表面。层间绝缘图案6a的第一侧表面可以通过第二开口 55暴露,层间绝缘图案6a的第二侧表面可以与支撑图案25接触。因此，层间绝缘图案6a的一个侧表面可以与支撑图案25接触，而它的另一侧表面可以通过第二开口 55暴露。
参照图29和图30K，通过第二开口 55暴露的牺牲图案9a可以被选择性去除以形成空的区域58 (步骤S40)。结果，垂直结构50的部分侧表面可以通过空的区域58暴露，并且支撑图案25的部分侧表面可以被暴露。
参照图29和图30L，通过空的区域58暴露的支撑图案25可以利用蚀刻设备被部分地蚀刻，从而形成扩大的空的区域58a (步骤S45)。因此，扩大的空的区域58可以延伸到支撑图案25中。此外，支撑图案25可以由于扩大的空的区域58而被定义为具有非垂直侧表面的支撑图案25’。
每个支撑图案25’可以具有非垂直侧表面，也就是不平整的侧表面。每个支撑图案25’可以在设置于与层间绝缘图案6a基本相同的水平处的第一部分中具有第一宽度W1，并在设置于与空的区域58a基本相同的水平处的第二部分中具有第二宽度W2。第二宽度W2可以小于第一宽度W1。也就是说，如参照图2A和图2B所述，每个支撑图案25’可以具有第一部分和第二部分，第一部分具有第一宽度Wl，第二部分具有小于第一宽度Wl的第二宽度W2。
空的区域58或扩大的空的区域58a可以形成在层间绝缘图案6a之间。层间绝缘图案6a的一个侧表面可以与支撑图案25’接触。因此，支撑图案25’(其可以与层间绝缘图案6a的一个侧表面接触)可以防止层间绝缘图案6a的变形或层间绝缘图案6a中发生损伤(例如，裂纹)。
参照图30M，电介质材料62可以共形地形成在具有扩大的空的区域58a和支撑图案25’的衬底I上。电介质材料62可以由与参照图2B至图2D描述的第二电介质图案63a、63b和63c中的任一个相同的材料层形成。
参照图30N，导电层66可以形成在电介质材料62上以填充图30M中示出的扩大的空的区域58a。导电层66可以形成为填充空的区域58a并覆盖第二开口 55的内壁。此夕卜，导电层66可以形成为不完全填充第二开口 55的开口型。
导电层66可以由掺杂半导体(例如,掺杂娃)、金属(例如,鹤、铜或招)、导电金属氮化物(例如，钛氮化物、钽氮化物或钨氮化物)、导电金属-半导体化合物(例如，金属硅化物)和过渡金属(例如，钛或钽)中的至少一种形成。例如，导电层66可以包括依次堆叠的钛氮化物层和钨层。
参照图29和图300，导电层66可以被部分地蚀刻，从而形成保留在空的区域58a中的导电图案66a(步骤S50)。导电层66的部分蚀刻可以利用各向同性蚀刻工艺进行。在一些实施例中，导电图案66a可以具有不与层间绝缘图案6a的侧壁垂直对齐的侧壁。
蚀刻水平层6和9以形成第二开口 55 (参照图30J中的55)的工艺、利用蚀刻工艺去除牺牲图案9a以形成空的区域(参照图30K中的58)和扩大的空的区域(参照图30L中的58a)的工艺、以及部分地蚀刻牺牲图案25的工艺可以利用蚀刻装置进行。此外，电介质材料62 (参照图30M中的62)可以利用沉积装置诸如ALD装置形成。此外，导电层(参照图30N)可以使用沉积装置诸如CVD装置形成。此外，蚀刻导电层(参照图30N中的66)以形成导电图案66a的工艺可以利用蚀刻装置进行。
在利用蚀刻装置形成空的区域(参照图30K中的58)和扩大的空的区域(参照图30L的58a)之后，具有空的区域(参照图30K中的58)和扩大的空的区域(参照图30L中的58a)的衬底(S卩，半导体晶片)可以被转移到配置用于形成电介质材料(参照图30M中的62)的ALD装置。
另外，在形成电介质材料(参照图30M中的62)之后，具有电介质材料的衬底(SP，半导体晶片)可以从ALD装置转移到配置用于形成导电层(参照图30N)的CVD装置。
此外，具有导电层(参照图30N中的66)的衬底(即，半导体晶片)可以被转移到配置用于蚀刻导电层(参照图30N中的66)的蚀刻装置。
在上述半导体工艺以及传输半导体晶片以能够进行半导体工艺的工艺期间，支撑图案25可以防止层间绝缘图案6a (尤其是中间层间绝缘图案6aM)具有损伤(裂纹)或被损坏。此外，可以通过支撑图案25防止中间层间绝缘图案6aM变形，垂直结构50可以被防止由于中间层间绝缘图案6aM而在垂直结构50中发生损伤(例如，裂纹)。也就是说，支撑图案25可以与中间层间绝缘图案6aM的一个侧表面接触并防止中间层间绝缘图案6aM的变形或损坏。由于中间层间绝缘图案6aM没有变形或损坏，所以可以防止在垂直结构50中发生缺陷诸如裂纹。
参照图30P，电介质材料62可以被部分地蚀刻以形成第二电介质图案63。第二电介质图案63可以插设在导电图案66a和垂直结构50之间,在导电图案66a和层间绝缘图案6a之间延伸，以及在导电图案66a和支撑图案25’之间延伸。
参照图30Q，间隔物层可以形成在具有第二电介质图案63的衬底I上。间隔物层可以由绝缘材料层诸如硅氧化物或硅氮化物形成。
此后，可以对具有间隔物层的衬底I进行离子注入工艺，使得杂质区84可以形成在第二开口 55的底表面下具有间隔物层的衬底I中。杂质区84可以具有与衬底I不同的导电类型。例如，杂质区84可以具有N导电类型，而邻近杂质区84设置的衬底I可以具有P导电类型。
杂质区84可以用作非易失性存储器件诸如快闪存储器件中的公共源极区。
间隔物层可以被蚀刻，从而形成保留在第二开口 55的侧壁上的绝缘间隔物81。因此，可以暴露在第二开口 55下面的杂质区84。
之后，金属-半导体化合物87可以利用娃化工艺形成在暴露的杂质区84上。金属-半导体化合物87可以是金属硅化物，诸如钴硅化物、钛硅化物或镍硅化物。
参照图29和图30R，隔离图案90可以形成在具有金属-半导体化合物87的衬底I上以填充第二开口 55(步骤S55)。隔离图案90的形成可以包括:在具有金属-半导体化合物87的衬底I上形成绝缘材料层；以及平坦化绝缘材料层直到暴露第二盖图案52a。每个隔离图案90可以具有大于每个支撑图案25的宽度。
每个隔离图案90可以具有第一部分和第二部分，第一部分具有第一宽度，第二部分具有大于第一宽度的第二宽度。在每个隔离图案90中，具有相对大的宽度的第二部分可以设置在与导电图案66a基本相同的水平，具有相对小的宽度的第一部分可以设置在与层间绝缘图案6a、第一盖图案27a和第二盖图案52a基本相同的水平。
此后，如图2A所示，接触插塞93可以形成为贯穿第二盖图案52a并电连接到垂直结构50，导线96可以形成在第二盖图案52a上且电连接到接触插塞93 (参照图29中的S60)。导线96可以形成为比垂直结构50小的宽度。接触插塞93可以由金属诸如钨、铜或铝形成，导线96可以由金属诸如钨、铜或铝形成。导线96可以用作非易失性存储器件诸如快闪存储器件的位线。
另外，当参照图30D描述的形成第一盖层27的工艺被省略并且进行半导体工艺时，可以形成图26所示的半导体器件。
接着，将参照图31A至图31C描述根据第一实施例的修改示例的参照图3A描述的半导体器件的制造方法。在下文，将主要描述修改部分。
参照图31A，可以提供参照图30A和图30B描述的半导体器件。也就是说，可以制备参照图30B描述的具有第一开口 15的衬底I。此后，图30C的支撑图案25的修改支撑图案125可以设置在第一开口 15内。。
例如，支撑图案125的形成可以包括:在通过第一开口 15暴露的衬底I形成绝缘氧化物121 ;具有绝缘氧化物121的衬底I上共形地形成第一支撑层；在第一支撑层上形成第二支撑层以填充第一开口 15 ;以及通过平坦化第一和第二支撑层直到暴露最上面的层间绝缘层6U，形成第一支撑图案122和第二支撑图案123m。
第二支撑图案123m可以贯穿牺牲层9和层间绝缘层6，第一支撑图案122可以插设在第二支撑图案123m和绝缘氧化物121之间并延伸到第二支撑图案123m的侧表面上。
此后，参照图31B，可以进行参照图30D至图30K描述的方法。也就是说，如参照图30D至图301所述，第一盖层可以形成为覆盖支撑图案125，垂直结构150可以形成为贯穿第一盖层、层间绝缘层6和牺牲层9。第二盖层可以形成在第一盖层上以覆盖垂直结构150。此后，参照图30J，第二盖层、第一盖层以及水平层6和9可以被图案化，从而形成第二开口 55。在这种情况下，如参照图30J所述，可以形成第一和第二盖图案27a和52a、层间绝缘图案6a和牺牲图案9a。
接着，如图31B所示，牺牲图案9a可以被选择性去除以形成空的区域158。垂直结构150的部分侧表面和支撑图案125的部分侧表面可以被暴露。
参照图31C，支撑图案125的被暴露的第一支撑图案(参照图31B中的122)可以被选择性蚀刻。即，第一支撑图案(参照图31B中的122)可以由相对于垂直结构150的第一电介质图案135和第二支撑图案123m具有蚀刻选择性的材料形成。例如，当垂直结构150的第一电介质图案135由电介质材料形成并且第二支撑图案123m由绝缘材料诸如硅氧化物或硅氮化物形成时，第一支撑图案(参照图31B中的122)可以由a-Si或晶体硅形成。因此，支撑图案125可以被修改为具有非垂直侧表面(S卩，不平整的侧表面)的支撑图案125’，空的区域158可以被修改为扩大的空的区域158a。第一支撑图案122可以被蚀刻以形成辅助支撑图案123a，而第二支撑图案123m可以保留并被定义为主支撑图案123m。因此，如参照图3A所述，支撑图案125’可以包括绝缘氧化物121、主支撑图案123m和辅助支撑图案123a。
随后，可以进行与参照图30M至图30R描述的相同工艺。结果，可以形成参照图3A描述的半导体器件。
接着，将参照图32A和图32B描述根据第一实施例的另一修改示例的、参照图4A描述的半导体器件的制造方法。在下文，将主要描述修改部分。
参照图32A，可以形成参照图31A描述的支撑图案125的修改支撑图案225。例如，第一开口 15可以形成为贯穿水平层6和9，支撑图案225可以形成为填充第一开口 15。这里，支撑图案225的形成可以包括依次共形地形成第一支撑图案223a和第二支撑图案223b以及在第二支撑图案223b上形成第三支撑图案223m，从而填充第一开口 15。此外，在形成第一支撑图案225a之前，支撑图案225的形成还可以包括通过氧化由第一开口 15暴露的衬底I来形成绝缘氧化物221。
参照图32B，可以形成参照图31B描述的空的区域。也就是说，空的区域可以暴露支撑图案225的部分侧表面。
第一支撑图案223a和第二支撑图案223b可以由相对于垂直结构250的第一电介质图案235和第三支撑图案223m具有蚀刻选择性的材料形成。第一支撑图案223a可以由相对于第二支撑图案223b具有蚀刻选择性的材料形成。例如，垂直结构250的第一电介质图案235的通过空的区域暴露的部分可以包括硅氧化物。第一支撑图案223a可以由a_Si或晶体硅形成，第二支撑图案223b可以由硅氮化物形成，第三支撑图案223m可以由硅氧化物、a_Si或晶体娃形成。这里，晶体娃可以是多晶Si。
因此，在支撑图案225’当中，通过空的区域暴露的第一支撑图案223a和第二支撑图案223b可以依次被选择性蚀刻。结果，支撑图案225可以修改为具有非垂直侧表面的支撑图案225’，并且空的区域可以修改成扩大的空的区域258a。
第一支撑图案223a可以被蚀刻以形成第一辅助支撑图案223al和223a2，第二支撑图案223b可以被蚀刻以形成第二辅助支撑图案223bl和223b2。第三支撑图案223m可以保留并被定义为主支撑图案223m。因此，如参照图4A所述，支撑图案225’可以包括绝缘氧化物221、主支撑图案223m以及辅助支撑图案223a和223b。
此后，可以执行与参照图30M至30R描述的相同工艺。结果，可以形成参照图4A描述的半导体器件。
接着，将参照图33A至图33C描述根据第一实施例的另一修改示例的半导体器件(参照图5A描述)的制造方法。在下文，将主要描述之前实施例的修改部分。
参照图33A，如之前实施例中描述的，水平层6和9可以形成在衬底I上，支撑图案125可以形成为贯穿水平层6和9。例如，第一开口 15可以形成为贯穿水平层6和9，支撑图案125可以形成为填充第一开口 15。这里，支撑图案125的形成可以包括:通过氧化由第一开口 15暴露的衬底I来形成绝缘氧化物121 ;在具有绝缘氧化物121的衬底I上共形地形成第一支撑图案122 ;以及在第一支撑图案122上形成第二支撑图案123m以填充第一开口 15。因此，可以形成具有与图31A中基本相同的形状的支撑图案125。
在其它的实施例中，支撑图案125可以具有与图27C的支撑图案25相同的形状，或具有与图32A的支撑图案225相同的形状。
此后，第一盖层27可以形成为覆盖支撑图案125，并且孔30可以形成为贯穿第一盖层27以及水平层6和9并暴露衬底I。
保护层333和第一电介质图案335可以依次形成在孔30的侧壁上。保护电介质层333可以插设在第一电介质图案335和孔30的侧壁之间。保护电介质层333可以由绝缘材料诸如硅氧化物、硅氧氮化物(SiON)或硅氮化物形成。
此后，有源层339可以共形地形成在具有第一电介质图案335的衬底I上。在这种情况下，有源层339可以形成为不完全填充孔30的开口型。
参照图33B，垂直结构350可以利用与参照图30F至图30H基本相同的方法形成在具有有源层340的衬底I上。此后，如参照图301和图30J所述，第二盖层可以形成为覆盖垂直结构350，并且第二开口 55可以形成为贯穿第二盖层、第一盖层27以及水平层6和9。此后，如参照图30K和图301所述，通过第二开口 55暴露的牺牲图案可以被去除以形成空的区域，被空的区域暴露的支撑图案125可以被部分地蚀刻以形成扩大的空的区域358a。
另外，保护电介质层333可以具有与支撑图案125’的被蚀刻部分不同的蚀刻选择速率的材料形成。保护电介质层333可以由与支撑图案125’的被蚀刻部分的材料不同的材料形成。例如，当支撑图案125’的第一支撑图案123a由a-Si或晶体硅形成时，保护电介质层333可以由绝缘材料(例如，硅氧化物、氮(N)掺杂的硅氧化物或硅氮化物)形成。因此，在形成空的区域和扩大的空的区域358a的蚀刻工艺期间，保护电介质层333可以防止第一电介质图案335被蚀刻工艺损坏。
参照图33C，通过扩大的空的区域358a暴露的保护层333可以被蚀刻以形成保护电介质图案334。保护电介质图案334可以保留在第一电介质图案335和层间绝缘图案6a之间，并保留在第一盖图案27a和第一电介质图案335之间。此后，可以执行与参照图30M至图30R描述的基本相同的工艺以形成图5A中示出的半导体器件。
接着，将参照图34描述根据本发明构思的第一实施例的另一修改示例的半导体器件(其参照图6描述)的制造方法。在下文，将主要描述之前实施例的修改部分。
参照图34，可以提供如图30D所示的衬底1，在该衬底I中孔30形成为贯穿水平层6和9。此后，第一有源图案432可以形成在通过孔30暴露的衬底I上。第一有源图案432可以通过选择性外延生长(SEG)工艺利用通过孔30暴露的衬底I作为籽晶层来形成。因此，第一有源图案432可以由单晶硅形成。第一有源图案432可以形成为柱型。因此，第一有源图案432可以填充孔30的下部区域。
此后，在孔30内，第一电介质图案435可以形成在没有用第一有源图案432填充的孔30的剩余侧壁上。另外，在形成第一电介质图案435之前，保护电介质层433可以形成在没有用第一有源图案432填充的孔30的剩余侧壁上。保护电介质层433和第一电介质图案435可以由与参照图33描述的保护电介质层333和第一电介质图案335基本相同的材料形成。
此后，有源层439可以形成在具有第一电介质图案435的衬底I上，如参照图33A所述。因此，可以形成具有与参照图33A描述的类似形状的半导体器件。随后，可以执行与参照33B和图33C描述的基本相同的工艺。在这种情况下，支撑图案125的最外部分122可以由相对于第一有源图案432具有不同的蚀刻选择性的材料形成。例如，第一支撑图案122可以由多晶Si形成，而第一有源图案432可以由单晶硅形成。
接着，将参照图35A至图3 描述根据第二实施例及其修改示例的半导体器件(其参照图7A至7E描述)的制造方法。在下文，将主要描述之前实施例的修改部分。
参照图35A，如参照图30A所述，水平层6和9可以形成在衬底I上。支撑图案525b可以形成在贯穿水平层6和9的第一开口 15内。支撑图案525b可以具有与图32A中相同的形状。也就是说，支撑图案525b可以包括通过氧化由第一开口 15暴露的衬底I而形成的氧化物521、形成在氧化物521上且共形地形成在第一开口 15的内壁上的第一支撑图案522、以及填充第一开口 15的剩余部分的第二支撑图案523m。然而，本发明构思不限于此，支撑图案525b可以具有与图30C的支撑图案25相同的形状，或支撑图案525b可以具有与图32A的支撑图案225相同的形状。第一盖层27可以形成在具有支撑图案525b的衬底I上。
参照图35B，垂直结构550a可以形成在贯穿第一盖层27以及水平层6和9的孔30内。每个垂直结构550a可以包括:间隙填充图案545a，配置为贯穿第一盖层27以及水平层6和9 ;焊盘图案548a，设置在间隙填充图案545a上；以及有源图案540a，覆盖间隙填充图案545a的底表面和侧表面并延伸到焊盘图案548a的侧表面上。
在修改的示例中，在形成有源图案540a之前，垂直结构550a的形成还可以包括在孔30的侧壁上形成保护电介质层537。由于形成垂直结构550a的工艺与参照图30E至图30H描述的基本相同，所以这里将省略其详细描述。同时，可以形成保护电介质层537来代替图30E的第一电介质图案35。之后，第二盖层52可以形成在具有垂直结构550a的衬底I上。
参照图35C，如图30J所示，第二开口 55可以形成在具有第二盖层52a的衬底I中以贯穿第一和第二盖层27和52以及水平层6和9。之后，如参照图30K所述，由第二开口55暴露的牺牲图案(参照图30J中的9a)可以被选择性去除以形成空的区域。随后，支撑图案525b的第一支撑图案522可以被选择性地蚀刻以暴露第二支撑图案523m，从而形成扩大的空的区域558a。在这种情况下，第二支撑图案523m可以被定义为主支撑图案523m，剩余的支撑图案523a可以被定义为第一和第二辅助支撑图案523al和523a2，由此形成支撑图案525b’。在这种情况下，保护电介质层(参照图35B中的537)可以防止有源图案540a由于用于形成扩大的空的区域558a的蚀刻工艺而被损坏。
此后，保护电介质层537可以被蚀刻以暴露有源图案540a，从而形成保护电介质图案538，如图3 所示。参照图35D，保护电介质图案538可以插设在有源图案540a和层间绝缘图案6a之间以及插设在有源图案540a和第一盖图案27a之间。因此，可以提供包括保护电介质图案538的垂直结构550a’。
此外，参照图35D，电介质图案63a和导电图案66a可以形成为填充扩大的空的区域(参照图35C中的558a)。电介质图案63a可以插设在垂直结构550a’和导电图案66a之间，在层间绝缘图案6a和导电图案66a之间延伸，以及在导电图案66a和支撑图案525’之间延伸。电介质图案63a可以被修改为参照图7B描述的电介质图案。之后，可以执行与参照图30Q和图30R基本相同的工艺，使得杂质区84可以形成在第二开口 55下面的衬底I中，绝缘间隔物81可以形成在第二开口 55的侧壁上，金属-半导体化合物87可以形成在杂质区84上，隔离图案90可以形成为填充第二开口 55。
接着，将参照图36A至图361描述根据本发明构思第三实施例的半导体器件(其参照图10描述)的制造方法。参照图36A，可以提供衬底1000。水平层1016和1018可以形成在衬底1000上。水平层1016和1018可以包括交替且重复地堆叠在衬底1000上的多个层间绝缘层1016和多个牺牲层1018。
牺牲层1018可以包括至少一个下牺牲层1018L、多个中间牺牲层1018M和至少一个上牺牲层1018U。中间牺牲层1018M可以设置在比至少一个下牺牲层1018L高的水平，至少一个上牺牲层1018U可以设置在比中间牺牲层1018M高的水平。
层间绝缘层1016可以包括插设在至少一个下牺牲层1018L和衬底1000之间的最下面的绝缘层1006、插设在至少一个下牺牲层1018L之间的下层间层1007、插设在至少一个下牺牲层1018L和中间牺牲层1018M之间的下绝缘层1008、插设在中间牺牲层1018M之间的中间层间层1010、插设在中间牺牲层1018M和至少一个上牺牲层1018U之间的上绝缘层1012、插设在至少一个上牺牲层1018U之间的上层间层1014nU、以及设置在至少一个上牺牲层1018U上的最上面的绝缘层1014U。
参照图36B，支撑图案1025可以形成在贯穿水平层1016和1018的第一开口 1020内。
每个支撑图案1025可以具有与图32A中相同的形状。也就是说，每个支撑图案1025可以包括:通过氧化由相应一个第一开口 1020暴露的衬底1000而形成的氧化物1021 ;第一支撑图案1022a和第二支撑图案1022b，设置在氧化物1021上并依次共形地形成在相应一个第一开口 1020的内壁上；以及第三支撑图案1023m，填充相应一个第一开口1020的剩余部分。然而，本发明构思不限于此，支撑图案1025可以具有与图30C中相同的形状或与图31A中相同的形状。
参照图36C，第一盖层1027可以形成在具有支撑图案1025的衬底1000上。此后，孔1030可以形成为贯穿第一盖层1027以及水平层1016和1018。另外，为了形成与图27中相同的半导体器件，可以省略第一盖层1027的形成。
参照图36D，垂直结构1045可以形成在孔1030内。垂直结构1045可以利用与参照图30D至图30H描述的形成垂直结构50的方法基本相同的方法来形成。结果，如参照图30H所述，每个垂直结构1045可以包括:第一电介质图案1033，形成在孔1030的侧壁上；有源图案1036，覆盖孔1030的其上形成第一电介质图案1033的内壁；间隙填充图案1039，形成在有源图案上以部分填充孔1030 ;焊盘图案1042，设置在间隙填充图案1039上。
参照图36E，第二盖层可以形成在具有垂直结构1045的衬底1000上。此后，如参照图30J所述，第二开口 1055可以形成为依次贯穿第二盖层、第一盖层1027以及水平层1016和1018。牺牲图案1018a、层间绝缘图案1016a、第一盖图案1027a和第二盖图案1048可以定义在第二开口 1055之间。
参照图36F，通过第二开口 1055暴露的牺牲图案1018a可以被去除以形成空的区域 1058。
参照图36G，第一和第二支撑图案1022a和1022b可以被蚀刻以形成扩大的空缺区域1058a。此外,剩余的第一和第二支撑图案1022a和1022b可以被定义为第一和第二辅助支撑图案1023cl和1023c2。在这种情况下，第三支撑图案1023m可以被定义为主支撑图案1023m。因此，可以形成包括第一和第二辅助支撑图案1023cl和1023c2、主支撑图案1023m和氧化物1021并具有不平整(rough)的侧表面的支撑图案1025’。接着，参照图36H，可以执行与参照图30M至图30R描述的基本相同的工艺，从而制造参照图10描述的半导体器件。
接下来，将参照图37A至图37D描述根据本发明构思第四实施例的半导体器件(其参照图14B描述)的制造方法。
参照图37A，水平层1516和1018可以形成在衬底1000上。如参照图36A所述，水平层1516和1018可以包括交替且重复地堆叠的多个层间绝缘层1516和多个牺牲层1018。
如参照图36A所述，牺牲层1018可以包括至少一个下牺牲层1018L、多个中间牺牲层1018M和至少一个上牺牲层1018U。
层间绝缘层1516可以包括插设在至少一个牺牲层1018L和衬底1000之间的最下面的绝缘层1006、插设在至少一个牺牲层1018L之间的下层间层1007、插设在至少一个下牺牲层1018L和中间牺牲层1018M之间的下绝缘层1508、插设在中间牺牲层1018M之间的中间层间层1010、插设在中间牺牲层1018M和上牺牲层1018U之间的上绝缘层1012、插设在上牺牲层1018U之间的上层间层1014nU、以及设置在上牺牲层1018U上的最上面的绝缘层 1014U。
在层间绝缘层1516当中，下绝缘层1508可以具有包括多个层的层叠结构。例如，下绝缘层1508可以包括第一下绝缘层1508L、设置在第一下绝缘层1508L上的第二下绝缘层1508M、以及设置在第二下绝缘层1508M上的第三下绝缘层1508U。第二下绝缘层1508M可以由相对于第三下绝缘层1508U具有蚀刻选择性的材料层形成。例如，当第三下绝缘层1508U由硅氧化物形成时，第二下绝缘层1508M可以由诸如铪氧化物或铝氧化物的高k电介质材料或者诸如娃的材料形成。这里，娃可以是a_Si或多晶Si。
此后，水平层1516和1018可以被部分地蚀刻以形成第一开口 1520。第一开口1520可以形成为贯穿上牺牲层1018U、中间牺牲层1018M、最上面的绝缘层1014U、上层间层1014nU、上绝缘层1012以及中间层间层1010。此外，第一开口 1520可以延伸到下绝缘层1508中。在这种情况下，第二下绝缘层1508M可以用作蚀刻停止层。因此，第一开口 1520可以贯穿下绝缘层1508的第三下绝缘层1508U。而且，第一开口 1520甚至可以贯穿第二下绝缘层1508M。
第一开口 1520的底表面可以设置在比下牺牲层1018L高的水平。
在另一修改示例中，为了形成参照图14A所述的半导体器件，第一开口 1520可以贯穿下绝缘层1508并延伸到下牺牲层1018L中。在这种情况下，下绝缘层1508可以是像图36A的绝缘层1008 —样的单层。
参照图37B，支撑图案1525可以设置在第一开口 1520内。支撑图案1525可以是单层或复合层。例如，每个支撑图案1525可以包括沿第一开口 1520的内壁共形地形成的第一支撑图案1522以及设置在第一支撑图案1522上以填充第一开口 1520的第二支撑图案1523m。第二支撑图案1523m可以由相对于第一支撑图案1522具有蚀刻选择性的材料层形成。例如，第二支撑图案1523m可以由硅氧化物或硅氮化物形成，而第一支撑图案1522可以由导电材料诸如多晶Si形成。
第一盖层1027可以形成在最上面的绝缘层1014U上以覆盖支撑图案1525。
此后，如参照图30D所述，孔1530可以形成为贯穿第一盖层1027以及水平层1516和 1018。
另外，为了形成图28的半导体器件，可以省略第一盖层1027的形成。
参照图37C，与参照图36D所述一样，垂直结构1545可以形成在孔1530内。因此，每个垂直结构1545可以包括:第一电介质图案1533，形成在孔1530的侧壁上；有源图案1536，覆盖孔1530的其上形成第一电介质图案1533的内壁；间隙填充图案1539，形成在有源图案1536上以部分地填充孔1530 ;以及焊盘图案1542，设置在间隙填充图案1539上。
参照图37D，如参照图36E所述，第二盖层可以形成在具有垂直结构1545的衬底1000上，第二开口 1555可以形成为依次贯穿第二盖层、第一盖层1027以及水平层1516和1018。牺牲图案、层间绝缘图案1516a’、第一盖图案1027a和第二盖图案1048可以定义在第二开口 1555之间。之后，牺牲图案可以被去除以形成空的区域，第一支撑图案1522 (其在支撑图案1525当中设置在最外面)可以被选择性蚀刻以形成扩大的空的区域1558a。在这种情况下，剩余的第一支撑图案1522可以被定义为辅助支撑图案1523，第二支撑图案1523m可以被定义为主支撑图案1523m。因此，可以形成具有不平整(rough)侧表面的支撑图案1525’。
随后，参照图37E，可以执行与参照图30M至图30R描述的基本相同的工艺以形成参照图14B描述的半导体器件。
接着，将参照图38描述根据本发明构思的第五至第六实施例及其修改示例的半导体器件的制造方法。
参照图38，可以在衬底上形成包括牺牲层和层间绝缘层的水平层(步骤S110)。可以形成贯穿水平层的孔(步骤S115)。可以在孔内形成垂直结构(步骤S120)。可以图案化水平层以形成第一开口(步骤S125)。可以形成填充第一开口的支撑图案(步骤S130)。可以图案化水平层以形成第二开口(步骤S135)。可以去除通过第二开口暴露的牺牲层以形成空的区域(步骤S140)。通过空的区域暴露的支撑图案可以被部分蚀刻，由此形成扩大的空的区域(步骤S145)。可以在扩大的空的区域内形成导电图案(步骤S150)。可以分别形成填充第二开口的隔离图案(步骤S155)。可以形成将电连接到垂直结构的位线(步骤S160)。
接着，将参照图38和39A至图39G描述根据本发明构思第五实施例的半导体器件(其参照图16描述)的制造方法。
参照图38和图39A，与参照图30A所述一样，包括多个牺牲层2009和多个层间绝缘层2006的水平层2006和2009可以形成在衬底2000上(步骤SI 10)。衬底2000可以是半导体衬底。水平层2006和2009可以包括交替且重复地堆叠的层间绝缘层2006和牺牲层2009。如图39A所示，层间绝缘层2006可以包括最下面的层间绝缘层2006L、中间层间绝缘层2006M以及最上面的层间绝缘层2006U。
孔2015可以形成为贯穿水平层2006和2009 (步骤S115)。如参照图30D所述，孔2015可以包括在衬底2000的表面下延伸的部分，即，衬底2000的凹入部2012。
垂直结构2030可以形成在孔2015内(步骤S120)。垂直结构2030可以使用与参照图30E至图30H描述的基本相同的方法形成。结果，每个垂直结构2030可以包括:间隙填充图案2024，贯穿水平层2006和2009 ;焊盘图案2027，设置在间隙填充图案2024上；有源图案2021，覆盖间隙填充图案2024的底表面和侧表面并延伸到焊盘图案2027的侧表面上；以及第一电介质图案2018，插设在有源图案2021的侧表面与孔2015当中的相应一个孔的侧壁之间。
参照图38和图39B，第一盖层2032可以形成在具有垂直结构2030的衬底2000上。此后，第一开口 2034可以形成为贯穿第一盖层2032以及水平层2006和2009 (步骤S125)。第一开口 2034可以贯穿水平层2006和2009并在衬底2000的表面下延伸。也就是说，第一开口 2034可以包括衬底2000的凹入部2033。
参照图38和图39C，支撑图案2043可以形成在第一开口 2034内(步骤S130)。支撑图案2043可以具有与图32A中相同的形状。也就是说，支撑图案2043可以包括:通过氧化由第一开口 2034暴露的衬底2000而形成的氧化物2036 ;第一支撑图案2041a和第二支撑图案2041b，形成在氧化物2036上并依次共形地形成在第一开口 2034的内壁上；以及第三支撑图案2042m，填充第一开口 2034的剩余部分。然而，本发明构思是不限于此，支撑图案2043可以具有与图30C中相同的形状或与图31A中相同的形状。
参照图39D，第二盖层2045可以形成在具有支撑图案2043的衬底2000上。
参照图38和图39E，第二开口 2055可以形成为贯穿第二盖层2045、第一盖层2032以及水平层2006和2009(步骤S135)。由于开口 2055，牺牲层2009可以被定义为牺牲图案2009a，层间绝缘层2006可以被定义为层间绝缘图案2006a，第一和第二盖层2032和2045可以被定义为第一和第二盖图案2032a和2045a。
参照图38和图39F，通过第二开口 2055暴露的牺牲层(S卩，牺牲图案2009a)可以被去除以形成空的区域(步骤S140)。此后，支撑图案2043的第一和第二支撑图案2041a和2041b可以被依次蚀刻以形成扩大的空的区域2058a (步骤S145)。在这种情况下，第三支撑图案2042m可以被定义为主支撑图案，而剩余的第一和第二支撑图案可以被定义为第一和第二辅助支撑图案2042a和2042b。
参照图38和图39G，可以对具有扩大的空的区域2058a的衬底2000执行与参照图30M至图30P描述的基本相同的方法，使得第二电介质图案2063和导电图案2066a可以形成在扩大的空的区域2058a内(S150)。
接着，如参照图30Q至图30R所述，杂质区2084可以形成在第二开口 2055下面的衬底2000中，并且间隔物2081可以形成在第二开口 2055的侧壁上。金属-半导体化合物2087可以形成在通过第二开口 2055暴露的衬底2000上。此后，隔离图案2090可以形成为填充第二开口 2055 (步骤S155)。接着，如参照图16所述，插塞2093可以形成为贯穿第一和第二盖图案2032a和2045a并电连接到垂直结构2030，电连接到插塞2093的导线(即，位线2096)可以形成在插塞2093上(S160)。
接着，将参照图40A至图40D描述根据本发明构思第六实施例的半导体器件(其参照图20描述)的制造方法。
参照图40A，与参照图36A所述一样，包括多个牺牲层3018和多个层间绝缘层3016的水平层3016和3018可以形成衬底3000上。牺牲层3018和层间绝缘层3016可以交替且重复地堆叠在衬底3000上。
如参照图36C和图36D所述，孔3015可以形成为贯穿水平层3016和3018，并且垂直结构3030可以形成在孔3015内。结果,每个垂直结构3030可以包括:第一电介质图案3018，形成在孔3015的侧壁上；有源图案3021，覆盖其中形成有第一电介质图案3018的孔3015的内壁；间隙填充图案3024，形成在有源图案3021上以部分地填充孔3015 ;以及焊盘图案3027，设置在间隙填充图案3024上。
参照图40B，第一盖图案3032可以形成在具有垂直结构3030的衬底3000上。此后，第一开口可以形成为贯穿第一盖层3032以及水平层3016和3018，支撑图案3043可以形成在第一开口内。
每个支撑图案3043可以具有与图36B中相同的形状。也就是说，每个支撑图案3043可以包括:通过氧化由第一开口暴露的衬底3000而形成的氧化物3036 ;第一支撑图案3041a和第二支撑图案3041b，设置在氧化物3036上并依次共形地形成在第一开口的内壁上；以及第三支撑图案3042m，填充第一开口的剩余部分。然而，本发明构思是不限于此，支撑图案3043可以具有与图30C中相同的形状或与图31A中相同的形状。
此后，参照图40C，第二盖层可以形成在具有支撑图案3043的衬底3000上，第二开口 3055可以形成为贯穿第二盖层、第一盖层3032以及水平层3016和3018，由此定义第二盖图案3048，第一盖图案3032a、层间绝缘图案3016a和导电图案3066。
接着，通过第二开口 3055暴露的牺牲层3018可以被去除以形成空的区域3058。
参照图40D，通过空的区域3058暴露的支撑图案3043可以被部分蚀刻以形成扩大的空的区域以及具有不平整的侧表面的支撑图案3043’。因此，可以形成参照图20描述的支撑图案3043’。
可以对具有扩大的空的区域的衬底3000执行与参照图30M至图30P描述的基本相同的方法，从而在扩大的空的区域内形成第二电介质图案3063和导体图案3066。此后，如参照图30Q至图30R所述，杂质区3084可以形成在第二开口 3055下面的衬底3000中，间隔物3081可以形成在第二开口 3055的侧壁上。金属-半导体化合物3087可以形成在通过第二开口 3055暴露的衬底3000上。此后，隔离图案3090可以形成为填充第二开口3055。接着，可以依次形成插塞3093和导线3096，如参照图20所述。
接着，将参照图41A至图41D描述根据第六实施例(参照图23描述)及其修改示例的半导体器件的制造方法。
参照图41A，与如参照图37A所述一样，包括多个层间绝缘层和多个牺牲层的水平层3516和3018可以形成衬底3000上。层间绝缘层3516和牺牲层3018可以交替且重复地堆叠在衬底3000上。
如图41A所示，牺牲层3018可以包括至少一个下牺牲层3018L、多个中间牺牲层3018M和至少一个上牺牲层3018U。
层间绝缘层3516可以包括插设在下牺牲层3018L和衬底3000之间的最下面的绝缘层3506a、插设在至少一个下牺牲层3018L之间的下层间层3507、插设在下牺牲层3018L和中间牺牲层3018M之间的下绝缘层3508a、插设在中间牺牲层3018M之间的中间层间层3510a、插设在中间牺牲层3018M和上牺牲层3018U之间的上绝缘层3512a、插设在至少一个上牺牲层3018U之间的上层间层3014nU、以及设置在至少一个上牺牲层1018U上的最上面的绝缘层3014U。
如参照图37A所述，在层间绝缘层3516当中，下绝缘层3508a可以包括依次堆叠的第一下绝缘层3508L、第二下绝缘层3508M和第三下绝缘层3508U。
此后，如参照图40A所述，孔3015可以形成为贯穿水平层3516和3018，垂直结构3530可以形成在孔3015内。
参照图41B，第一盖层3532可以形成在具有垂直结构3530的衬底3000上。第一开口 3538可以形成为贯穿第一盖层3532、上牺牲层3018U、中间牺牲层3018M、最上面的绝缘层3014U、上层间层3014nU、上绝缘层3512a和中间层间层3510a。此外，如参照图37A所述，第一开口 3538可以延伸到下绝缘层3508a中。第一开口 3538的底表面可以设置在比下牺牲层3018L高的水平。
具有单层或复合层的支撑图案3543可以形成在第一开口 3538内。与参照图37B所述一样，每个支撑图案3543可以包括沿第一开口 3538的内壁共形地形成的第一支撑图案3541以及设置在第一支撑图案3541上以填充第一开口 3538的第二支撑图案3542m。
参照图41C，第二盖层可以形成在具有支撑图案3543的衬底3000上。接着，第二开口 3555可以形成为依次贯穿第二盖层、第一盖层3532以及水平层3516和3018。
牺牲图案3518a、层间绝缘图案3516a、第一盖图案3532a和第二盖图案3548可以被定义在第二开口 3555之间。
参照图41D，牺牲图案3518a可以被去除以形成空的区域。第一支撑图案3541(其在支撑图案3543当中设置在最外面)可以被选择性蚀刻以形成扩大的空的区域和具有不平整的侧表面的支撑图案3543’。此后，可以执行与参照图30M至图30R描述的基本相同的工艺以形成参照图23描述的半导体器件。
本发明构思的实施例提供了在制造半导体器件的工艺期间防止损坏半导体器件或防止半导体器件中发生故障的结构和方法，并提供高度可靠的3维半导体器件。
图42是包括根据参照图1至图41D描述的本发明构思的实施例中的任一个的半导体器件的存储卡系统的示意图。
参照图42，可以提供存储卡系统4100。存储卡系统4100可以包括控制器4110、存储器4120和接口 4130。控制器4110和存储器4120可以被配置为发送和接收命令和/或数据。例如，存储器4120可以用于存储由控制器4110执行的命令和/或由用户输入的数据。因此，存储卡系统4100可以将数据存储在存储器4120中或从存储器4120向外输出数据。存储器4120可以包括根据参照图1至图41D描述的本发明构思的实施例的任一个的半导体器件，例如非易失性存储器件。
接口 4130可以用于从外部输入和向外部输出数据。存储卡系统4100可以是多媒体卡(MMC)、安全数字卡(SD)或便携式数据存储器件。
图43是包括根据参照图1至图41D描述的本发明构思的实施例的任一个的半导体器件的电子设备的框图。
参照图43，可以提供电子设备4200。电子设备4200可以包括处理器4210、存储器4220和输入/输出(I/O)器件4230。处理器4210、存储器4220和I/O器件4230可以通过总线4246连接。
存储器4220可以从处理器4210接收控制信号，诸如RAS*、WE*和CAS*。存储器4220可以存储用于处理器4210的操作的代码和数据。存储器4220可以用于存储通过总线4246访问的数据。
存储器4220可以包括根据本发明构思的实施例及其修改示例的半导体器件。为了本发明构思的具体实现和修改，可以提供额外的电路和控制信号。
电子设备4200可以构成需要存储器4220的各种电子控制系统。例如，电子设备4200可以用于计算机系统、无线通信系统(例如，个人数字助理(PDA)、膝上型计算机、便携式计算机、上网本、无线电话、便携式电话、数字音乐播放器、MP3播放器、导航、固态盘(SSD )或家用电器)、或任何能够在无线环境中收发信息的设备。
现在将参照图44和图45描述电子设备4200的具体实施和修改的示例。
图44是包括参照图1至图41D描述的本发明构思的实施例的任一个的半导体器件的电子设备的系统框图。
参照图44，电子设备可以是数据存储设备，诸如固态盘(SSD)4311。SSD4311可以包括接口 4313、控制器4315、非易失性存储器4318和缓冲存储器4319。
SSD4311可以利用半导体器件存储信息。与硬盘驱动器(HDD)相比，SSD4311可以以高速运行，减少机械延迟、故障率、产生的热和噪声，并可以按比例缩小且制作得重量轻。SSD4311可以广泛用于膝上型个人计算机(膝上型PC)、上网本、台式PC、MP3播放器或便携式存储设备。
控制器4315可以邻近接口 4313形成并电连接到接口 4313。控制器4315可以是包括存储器控制器和缓冲控制器的微处理器(MP)。非易失性存储器4318可以邻近控制器4315形成并通过连接端子T电连接到控制器4315。SSD4311可以具有对应于非易失性存储器4318的数据容量。缓冲存储器4319可以邻近控制器4315形成并电连接到控制器4315。
接口 4313可以连接到主机4302并用于发送和接收电信号诸如数据。例如，接口4313可以是使用标准诸如串行高级技术附加装置(SATA)、集成驱动电子设备(IDE)、小型计算机系统接口(SCSI)和/或其组合的装置。非易失性存储器4318可以通过控制器4315连接到接口 4313。
非易失性存储器4318可以用于存储通过接口 4313接收的数据。非易失性存储器4318可以包括根据本发明构思的参照图1至41D描述的实施例中的任一个的半导体器件。
即使供应到SSD4311的电力被中断，非易失性存储器4318也可以具有保留所存储的数据的特点。
缓冲存储器4319可以包括易失性存储器件。易失性存储器器件可以是动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。缓冲存储器4319可以以比非易失性存储器件4318高的速度运行。
接口 4313的数据处理速度可以高于非易失性存储器件4318的运行速度。这里，缓冲存储器4319可以用于暂时存储数据。在通过接口 4313接收的数据通过控制器4315被暂时存储在缓冲存储器4319之后，接收的数据可以以非易失性存储器件4318的数据写入速度永久地存储在非易失性存储器件4318中。此外，在存储于非易失性存储器件4318中的数据当中，被频繁使用的数据可以被先读取并暂时存储在缓冲存储器4319中。S卩，缓冲存储器4319可以用于以增加SSD4311的有效操作速度并降低误码率。
图45是包括根据本发明构思的参照图1至图41D描述的实施例之一的半导体器件的电子系统的系统框图。
参照图45，根据本发明构思的参照图1至图41D描述的实施例之一的半导体器件可以应用于电子系统4400。电子系统4400可以包括主体4410、微处理器(MP)单元4420、电源4430、功能单元4440和显示控制器单元4450。主体4410可以是包括PCB的主板。MP单元4420、电源4430、功能单元4440和显示控制器单元4450可以安装在主体4410上。显示单元4460可以设置在主体4410内部或外部。例如，显示单元4460可以设置在主体4410的表面上并显示由显示控制器单元4450处理的图像。
电源4430可以用于从外部电池(未示出)接收预定的电压，将该电压划分成所需的电压电平，并将划分的电压供应到MP单元4420、功能单元4440和显示控制器单元4450。MP单元4420可以从电源4430接收电压并控制功能单元4440和显示单元4460。功能单元4440可以提供电子系统4400的各种功能。例如，当电子系统4400是便携式电话时，功能单元4440可以包括能够提供便携式电话的各种功能(例如，通过拨号或与外部装置4470通信而输出图像到显示单元4460或输出声音到扬声器)的几个部件。当照相机也被安装时，功能单元4440可以用作照相机图像处理器。
在应用的实施例中，当电子系统4400连接到存储卡以增大容量时，功能单元4440可以是存储卡控制器。功能单元4440可以通过有线或无线通信单元4480发送信号到外部装置4470/从外部装置4470接收信号。此外，当电子系统4400需要通用串行总线(USB)以增加功能时，功能单元4440可以用作接口控制器。根据本发明构思的参照图1至图41D描述的实施例之一的半导体器件可以应用于MP单元4420和功能单元4440中的至少一个。
以上是对实施例的说明而不应被解释为对其进行限制。尽管已经描述了几个实施例，但是本领域技术人员将容易理解，可以有许多修改而在实质上不脱离新颖性教导和优点。因此，所有这样的修改旨在被包括在本发明构思的由权利要求限定的范围内。在权利要求中，装置加功能条款意在覆盖这里被描述为执行所述功能的结构，不仅覆盖结构等价物而且覆盖等价结构。
权利要求
1.一种半导体器件，包括: 设置在衬底上的第一和第二隔离图案； 在所述衬底的表面上且在所述第一和第二隔离图案之间，交替堆叠的层间绝缘图案和导电图案； 支撑图案，贯穿所述导电图案和所述层间绝缘图案，所述支撑图案具有比所述第一和第二隔离图案小的宽度； 第一和第二垂直结构，在所述支撑图案的相反两侧分别贯穿所述导电图案和所述层间绝缘图案， 其中所述支撑图案的顶表面和底表面之间的距离大于所述支撑图案的底表面与所述衬底的表面之间的距离。
2.根据权利要求1所述的半导体器件，其中，从平面图，所述支撑图案和所述第一和第二隔离图案具有基本上彼此平行的线形状。
3.根据权利要求1所述的半导体器件， 其中所述支撑图案包括具有第一宽度的第一部分和具有小于所述第一宽度的第二宽度的第二部分。
4.根据权利要求3所述的半导体器件，其中所述支撑图案的所述第一部分设置在所述层间绝缘图案之间，并且 其中所述支撑图案的所述第二部分设置在所述导电图案之间。
5.根据权利要求4所述的半导体器件，其中所述第一和第二隔离图案中的每个在与所述层间绝缘图案基本相同的水平具有第三宽度，并在与所述导电图案基本相同的水平具有大于所述第三宽度的第四宽度。
6.根据权利要求1所述的半导体器件，其中所述支撑图案的顶表面设置在与所述第一和第二垂直结构的顶表面不同的水平，其中所述第一和第二隔离图案的顶表面设置在比所述支撑图案以及所述第一和第二垂直结构高的水平。
7.根据权利要求1所述的半导体器件，其中所述支撑图案包括主支撑图案以及设置在所述主支撑图案的侧表面上的辅助支撑图案， 其中所述辅助支撑图案设置在所述层间绝缘图案和所述主支撑图案之间，并且由与所述主支撑图案的材料不同的材料形成。
8.根据权利要求1所述的半导体器件，其中所述第一隔离图案和所述第一垂直结构之间的距离不同于所述支撑图案和所述第一垂直结构之间的距离。
9.一种半导体器件，包括: 隔离图案，设置在半导体衬底上； 交替堆叠的导电图案和层间绝缘图案，设置在所述衬底上且在所述隔离图案之间； 垂直结构，贯穿所述导电图案和所述层间绝缘图案；以及 支撑图案，在所述垂直结构之间贯穿所述导电图案和所述层间绝缘图案，所述支撑图案具有比所述隔离图案小的宽度， 其中所述支撑图案在邻近所述层间绝缘图案的部分中具有第一宽度，并在邻近所述导电图案的部分中具有第二宽度，并且所述第二宽度不同于所述第一宽度。
10.根据权利要求9所述的半导体器件，其中所述支撑图案包括主支撑图案和辅助支撑图案，该辅助支撑图案由相对于所述主支撑图案具有蚀刻选择性的材料层形成， 其中所述主支撑图案贯穿所述导电图案和所述层间绝缘图案，并且其中所述辅助支撑图案包括插设在所述层间绝缘图案和所述主支撑图案之间的侧部辅助图案以及插设在所述主支撑图案和所述衬底之间的底部辅助图案。
11.根据权利要求9所述的半导体器件，还包括设置在所述半导体衬底的表面中的凹入区域， 其中所述支撑图案延伸到所述凹入区域中。
12.根据权利要求9所述的半导体器件，其中所述支撑图案包括导电材料层以及插设在所述导电材料层和所述半导体衬底之间的绝缘氧化物层。
13.根据权利要求9所述的半导体器件，其中，从平面图，所述多个垂直结构布置为使得彼此相邻的所述垂直结构在所述隔离图案和所述支撑图案之间非共线。
14.一种半导体器件，包括: 第一和第二隔离图案，设置在半导体衬底上； 层叠结构，设置在所述半导体衬底上且在所述第一和第二隔离图案之间，所述层叠结构包括导电图案、层间绝缘图案和盖图案； 支撑图案，设置在所述层叠结构中并具有比所述第一和第二隔离图案小的宽度，其中所述支撑图案包括接触所述层间绝缘图案的第一部分以及接触所述导电图案的第二部分，并且其中所述第一部分比所述第二部分宽； 垂直有源图案结构 ，设置在所述层叠结构中且与所述支撑图案间隔开， 其中所述导电图案包括下导电图案、设置在所述下导电图案上的多个中间导电图案以及设置在所述多个中间导电图案上的上导电图案， 其中所述层间绝缘图案包括插设在所述下导电图案和所述半导体衬底之间的最下面的绝缘图案、插设在所述下导电图案与所述多个中间导电图案之间的下绝缘图案、插设在所述多个中间导电图案之间的中间层间图案、插设在所述多个中间导电图案与所述上导电图案之间的上绝缘图案、以及设置在所述上导电图案上的最上面的绝缘图案， 其中所述盖图案设置在所述最上面的绝缘图案上，并且 其中所述支撑图案贯穿所述最上面的绝缘图案、所述上导电图案、所述上绝缘图案、所述多个中间导电图案和所述中间层间图案。
15.根据权利要求14所述的半导体器件，其中所述支撑图案进一步延伸到所述下绝缘图案中，并且 其中所述支撑图案的底表面设置在比所述下导电图案高的水平。
16.根据权利要求14所述的半导体器件，其中所述支撑图案贯穿所述导电图案和所述绝缘图案并在所述半导体衬底的表面之下延伸。
17.根据权利要求14所述的半导体器件，还包括设置在所述层叠结构上的导线， 其中所述导线具有比所述垂直有源图案结构小的宽度。
18.根据权利要求14所述的半导体器件，其中所述垂直有源图案结构和所述支撑图案中的一个向上延伸以贯穿所述盖图案，它们中的另一个用所述盖图案覆盖。
19.根据权利要求14所述的半导体器件，还包括从所述导线延伸到所述垂直有源图案结构的导电接触插塞。
20.根据权利要求1 4所述的半导体器件，其中所述导电接触插塞贯穿所述盖图案。
全文摘要
本发明提供一种半导体器件，该半导体器件包括设置在衬底上的第一和第二隔离图案。交替堆叠的层间绝缘图案和导电图案设置在衬底的表面上且在第一和第二隔离图案之间。支撑图案贯穿导电图案和层间绝缘图案，并具有比第一和第二隔离图案小的宽度。第一垂直结构设置在第一隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。第二垂直结构设置在第二隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。支撑图案的顶表面和底表面之间的距离大于支撑图案的底表面与衬底的表面之间的距离。
文档编号H01L21/768GK103199082SQ20131000214
公开日2013年7月10日 申请日期2013年1月4日 优先权日2012年1月4日
发明者沈载株, 金汉洙, 李云京, 林周永, 黄盛珉 申请人:三星电子株式会社