半导体结构及其形成方法
【专利摘要】一种半导体结构及其形成方法，所述半导体结构包括：半导体层，位于所述半导体层表面的鳍部结构，位于所述鳍部结构一侧侧壁表面的主栅结构，位于所述鳍部结构另一侧侧壁表面的应力材料层，位于所述应力材料层侧壁表面的背栅结构，所述应力材料层位于鳍部结构和背栅结构之间。由于所述半导体结构具有双栅结构，靠近主栅结构的鳍部结构侧壁形成沟道区，且所述应力材料层位于鳍部结构和背栅结构之间，利用所述应力材料层可以为沟道区提供大小均匀的应力作用，从而有利于提高沟道区的载流子迁移率。且所述应力材料层与主栅结构之间具有鳍部结构，使得所述应力材料层对主栅结构的栅介质层的应力作用较小，不会影响栅介质层的电学性能。
【专利说明】半导体结构及其形成方法
【技术领域】
[0001]本发明涉及半导体制造工艺，特别涉及一种具有双栅结构的半导体结构及其形成方法。
【背景技术】
[0002]随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，金属栅极工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，CriticalDimension)进一步下降时，即使采用金属栅极工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。
[0003]鳍式场效应管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应管的立体结构示意图。如图1所示，包括:半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14 一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(未标示)和位于栅介质层上的栅电极(未标示)。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
[0004]然而，为了进一步提高鳍式场效应管的器件性能，需要提高沟道区的载流子迁移率，即采用应变硅工艺调整沟道区的应力来提高沟道区的载流子迁移率。专利号为“US7915112B2”的美国专利公开了一种提高沟道区的载流子迁移率的鳍式场效应管，形成高K栅介质层后，在所述高K栅介质层表面形成应力金属层，在所述应力金属层表面形成金属栅电极，利用所述应力金属层对鳍式场效应管的沟道区的晶格进行拉伸或压缩，从而有利于提高鳍式场效应管的沟道区的载流子迁移率。
[0005]但由于所述应力金属层需要通过高K栅介质层对鳍式场效应管的沟道区的晶格进行拉伸或压缩，会影响高K栅介质层的电学性能，会导致高K栅介质层内的缺陷变多，栅极漏电流增大，栅极击穿电压变小。
【发明内容】
[0006]本发明解决的问题是提供一种半导体结构及其形成方法，既能提高鳍式场效应管的沟道区的载流子迁移率，又不影响栅介质层的电学性能。
[0007]为解决上述问题，本发明技术方案提供了一种半导体结构的形成方法，包括:提供半导体层，对所述半导体层进行刻蚀，形成第一开口 ；在所述第一开口内填充满应力材料；对所述应力材料进行刻蚀，形成第二开口，所述第二开口的宽度小于第一开口的宽度，在第二开口侧壁形成应力材料层；对所述半导体层进行刻蚀，在所述应力材料层的一侧侧壁表面形成鳍部结构；在所述鳍部结构侧壁表面形成主栅结构，在所述应力材料层的侧壁表面形成背栅结构。
[0008]可选的，形成所述应力材料层的工艺包括:在所述半导体层表面形成具有第三开口的第一掩膜层，以所述第一掩膜层为掩膜，对所述半导体层进行刻蚀，形成第一开口 ；在所述第一掩膜层的第三开口侧壁形成侧墙，以所述侧墙和第一掩膜层为掩膜，对所述应力材料进行刻蚀，形成第二开口，在所述第二开口的两侧侧壁形成应力材料层。
[0009]可选的，形成所述鳍部结构的工艺包括:去除所述侧墙，对所述第三开口侧壁的第一掩膜层进行刻蚀，形成开口宽度更大的第四开口，在所述第二开口和第四开口内形成第二掩膜层；去除第一掩膜层，以所述第二掩膜层为掩膜，对所述半导体层进行刻蚀，在所述应力材料层的一侧侧壁表面形成鳍部结构；去除所述第二掩膜层。
[0010]可选的，所述第二掩膜层的材料与第一掩膜层的材料不同。
[0011]可选的，对所述第三开口侧壁的第一掩膜层进行刻蚀的工艺为干法刻蚀工艺或湿法刻蚀工艺。
[0012]可选的，所述第二开口的深度大于或等于第一开口的深度。
[0013]可选的，当所述半导体结构对应形成PMOS晶体管时，所述应力材料为碳化硅；当所述半导体结构对应形成NMOS晶体管时，所述应力材料为锗硅。
[0014]可选的，形成所述主栅结构和背栅结构的具体工艺为:在所述鳍部结构和应力材料层侧壁和顶部表面形成栅介质层和位于栅介质层表面的栅电极，利用回刻蚀工艺或化学机械研磨工艺去除位于鳍部结构和应力材料顶部表面的栅介质层和栅电极，在所述鳍部结构侧壁表面形成主栅结构，在所述应力材料层的侧壁表面形成背栅结构。
[0015]可选的，所述第一开口的宽度范围为10纳米?100纳米，所述第一开口的深度范围为10纳米?100纳米。
[0016]可选的，还包括:在所述主栅结构和背栅结构对应位置两侧的鳍部结构内形成源区和漏区。
[0017]可选的，所述半导体层为体硅衬底、体锗衬底、绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层。
[0018]可选的，当所述半导体层为体硅衬或体锗衬底时，形成鳍部结构后，在所述半导体层表面形成介质材料层。
[0019]可选的，当所述半导体层为绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层时，所述第二开口的深度与硅材料层或锗材料层的厚度相等。
[0020]本发明技术方案还提供了一种半导体结构，包括:半导体层，位于所述半导体层表面的鳍部结构，位于所述鳍部结构一侧侧壁表面的应力材料层，位于所述鳍部结构另一侧侧壁表面的主栅结构，位于所述应力材料层另一侧侧壁表面的背栅结构，所述应力材料层位于鳍部结构和背栅结构之间。
[0021]可选的，所述应力材料层的宽度范围为5纳米?15纳米。
[0022]可选的，所述鳍部结构的宽度范围为5纳米?30纳米。
[0023]可选的，当所述半导体结构对应形成PMOS晶体管时，所述应力材料层的材料为碳化硅；当所述半导体结构对应形成NMOS晶体管时，所述应力材料层的材料为锗硅。
[0024]可选的，位于所述主栅结构和背栅结构对应位置两侧的鳍部结构内的源区和漏区。
[0025]可选的，所述半导体层为体硅衬底、体锗衬底、绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层。[0026]与现有技术相比，本发明具有以下优点:
[0027]本发明实施例的半导体结构的形成方法通过在所述鳍部结构两侧形成主栅结构和背栅结构，靠近主栅结构的鳍部结构侧壁作为沟道区，且所述应力材料层位于鳍部结构和背栅结构之间，利用所述应力材料层可以为沟道区提供大小均匀的应力作用，从而有利于提高沟道区的载流子迁移率。且所述应力材料层与主栅结构之间具有鳍部结构，使得所述应力材料层对主栅结构的栅介质层的应力作用较小，不会影响栅介质层的电学性能。
[0028]进一步的，利用侧墙来刻蚀应力材料，形成应力材料层，通过控制侧墙的宽度即可控制应力材料层的宽度，由于侧墙的宽度可以根据刻蚀角度、刻蚀速率、刻蚀功率、刻蚀气体进行调节，最终形成的侧墙的宽度可以远远小于目前光刻工艺的特征尺寸，因此可以形成宽度非常小的侧墙。且利用所述侧墙作为自对准的掩膜层对应力材料进行刻蚀，不需要进行光刻、对准工艺，简化了工艺且提高了后续形成的应力材料层宽度的精准度。
[0029]进一步的，利用湿法刻蚀工艺对所述第三开口侧壁的第一掩膜层进行刻蚀，形成第四开口，由于湿法刻蚀工艺的刻蚀速率较慢，可以非常精确的控制第三开口侧壁的第一掩膜层被刻蚀的宽度，有利于控制后续形成的鳍部结构的宽度，有利于形成宽度非常小的鳍部结构，从而有利于提高器件的集成度，且所述湿法刻蚀工艺是自对准地进行刻蚀，不需要进行额外的光刻、对准工艺，简化了工艺且提高了后续形成的鳍部结构宽度的精准度。且本发明实施例最终形成的晶体管为双栅鳍式场效应晶体管，较窄的鳍部结构更有利于利用背栅结构来调节双栅鳍式场效应晶体管的阈值电压，更有利于利用应力材料层将应力施加到沟道区中。
【专利附图】
【附图说明】
[0030]图1是现有技术形成的鳍式场效应管的结构示意图；
[0031]图2至图11为本发明实施例的半导体结构的形成过程的结构示意图。
【具体实施方式】
[0032]从【背景技术】中可知，为了进一步提高鳍式场效应管的器件性能，需要提高沟道区的载流子迁移率，但利用现有技术提高沟道区的载流子迁移率会影响高K栅介质层的电学性能。
[0033]因此，本发明实施例提供了一种半导体结构及其形成方法，所述半导体结构包括:半导体层，位于所述半导体层表面的鳍部结构，位于所述鳍部结构一侧侧壁表面的主栅结构，位于所述鳍部结构另一侧侧壁表面的应力材料层，位于所述应力材料层侧壁表面的背栅结构，所述应力材料层位于鳍部结构和背栅结构之间。由于所述半导体结构具有双栅结构，靠近主栅结构的鳍部结构侧壁形成沟道区，且所述应力材料层位于鳍部结构和背栅结构之间，利用所述应力材料层可以为沟道区提供大小均匀的应力作用，从而有利于提高沟道区的载流子迁移率。且所述应力材料层与主栅结构之间具有鳍部结构，使得所述应力材料层对主栅结构的栅介质层的应力作用较小，不会影响栅介质层的电学性能。
[0034]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0035]图2至图11是本发明实施例的半导体结构的形成过程的剖面结构示意图。[0036]请参考图2，提供半导体层100，在所述半导体层100表面形成第一掩膜层110，所述第一掩膜层110内具有第三开口 111。
[0037]在本实施例中，所述半导体层100为体硅衬底。在其他实施例中，所述半导体层为体锗衬底、绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层。其中，所述绝缘体上娃衬底包括娃基底、位于所述娃基底表面的绝缘材料层和位于所述绝缘材料层表面的娃材料层，所述绝缘体上锗衬底包括娃基底、位于所述娃基底表面的绝缘材料层和位于所述绝缘材料层表面的锗材料层。后续通过刻蚀所述半导体层100得到鳍部结构。
[0038]所述第一掩膜层110的材料为光刻胶、氧化硅、氮化硅、氮氧化硅、无定形碳或聚合物，在本实施例中，所述第一掩膜层110的材料为氮化硅，且所述第一掩膜层110的厚度大于后续形成鳍部结构的宽度。所述第三开口 111的宽度对应于后续形成的第一开口的宽度，且对应于后续形成的相邻两个鳍部结构之间的间距。
[0039]请参考图3，以所述第一掩膜层110为掩膜，对所述暴露出的半导体层100进行刻蚀，形成第一开口 120。
[0040]在本实施例中，形成所述第一开口 120的工艺为干法刻蚀工艺。在其他实施例中，形成所述第一开口 120后，还可以对所述第一开口 120的侧壁进行湿法刻蚀，使得所述第一开口 120的侧壁表面更加光滑，有利于减少后续形成的鳍部结构和应力材料层之间的晶格缺陷，从而提高应力材料层对鳍部结构施加的应力作用。
[0041]在本实施例中，所述第一开口 120的宽度范围为10纳米?100纳米，所述第一开口120的深度范围为10纳米?100纳米。
[0042]在其他实施例中，当所述半导体层为绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层时，所述第一开口的深度小于或等于半导体层的厚度。
[0043]请参考图4，在所述第一开口 120 (请参考图3)内填充满应力材料121。
[0044]在本实施例中，形成所述应力材料121的工艺为选择性外延工艺，具体工艺包括:反应温度为500摄氏度?800摄氏度，气压为I托?100托，反应气体包括硅源气体(SiH4或SiH2C12X以及锗源气体(GeH4)或碳源气体(CH4、CH3Cl或CH2Cl2)，所述硅源气体、锗源气体或碳源气体的流量为I标准毫升每分钟?1000标准毫升每分钟；所述选择性外延工艺的气体还包括HCl和H2,利用所述气体进行选择性外延，且所述HCl的流量为I标准毫升每分钟?1000标准晕升每分钟，H2的流量为0.1标准升每分钟?50标准升每分钟。
[0045]利用所述选择性外延工艺在所述第一开口 120内形成应力材料121，且所述应力材料121的厚度等于第一开口 120的深度，使得最终形成的应力材料层的顶部表面和鳍部结构的顶部表面齐平。
[0046]在其他实施例中，也可以采用化学气相沉积工艺形成所述应力材料。
[0047]当最终形成的半导体结构为NMOS晶体管时，对应的应力材料为锗硅。由于锗硅的晶格常数大于体硅的晶格常数，最终形成的应力材料层会对鳍部结构产生拉伸应力，使得鳍部结构的晶格常数变大，有利于提高电子的迁移率，且由于NMOS晶体管沟道区的载流子为电子，因此可以提闻NMOS晶体管的沟道区的载流子的迁移率，有利于提闻NMOS晶体管的电学性能。
[0048]当最终形成的半导体结构为PMOS晶体管时,对应的应力材料为碳化娃。由于碳化硅的晶格常数小于体硅的晶格常数，最终形成的应力材料层会对鳍部结构产生压缩应力，使得鳍部结构的晶格常数变小，有利于提高空穴的迁移率，且由于PMOS晶体管沟道区的载流子为空穴，因此可以提闻PMOS晶体管的沟道区的载流子的迁移率，有利于提闻PMOS晶体管的电学性能。
[0049]请参考图5，在所述第一掩膜层110的第三开口 111侧壁形成侧墙112，以所述侧墙112和第一掩膜层110为掩膜，对所述应力材料121 (请参考图4)进行刻蚀，形成第二开口 122，在所述第二开口 122的两侧侧壁形成应力材料层123。
[0050]形成所述侧墙112的具体工艺包括:在所述第一掩膜层110和应力材料121表面形成一层或多层侧墙材料层，所述侧墙材料层的材料为氧化硅、氮化硅或氮氧化硅，对所述侧墙材料层进行无掩膜的回刻蚀，直到暴露出所述第一掩膜层110和应力材料121表面，在所述第一掩膜层110的第三开口 111侧壁形成侧墙112。所述侧墙112的材料与第一掩膜层110的材料相同或不同。在本实施例中，所述侧墙112的材料与第一掩膜层110的材料相同，同为氮化硅，所述侧墙112可以在后续刻蚀第一掩膜层110的工艺中同步除去。由于侧墙112的宽度可以根据刻蚀角度、刻蚀速率、刻蚀功率、刻蚀气体进行调节，最终形成的侧墙的宽度可以远远小于目前光刻工艺的特征尺寸，因此可以形成宽度非常小的侧墙112。且后续利用所述侧墙112作为自对准的掩膜层对应力材料121进行刻蚀，不需要进行光刻、对准工艺，简化了工艺且提高了后续形成的应力材料层宽度的精准度。
[0051]对所述应力材料121进行刻蚀的工艺为各向异性的干法刻蚀工艺。由于所述干法刻蚀工艺以所述侧墙112为掩膜，形成应力材料层123，因此所述侧墙112的宽度对应于应力材料层123的宽度。因此，通过控制所述侧墙的宽度，从而可以形成宽度非常小的应力材料层123，有利于降低器件的尺寸，提高集成度。且通过控制应力材料层123的不同宽度，还可以对MOS晶体管的阈值电压进行微调。在本实施例中，所述应力材料层123的宽度(即侧墙的宽度)范围为5纳米?15纳米。
[0052]在本实施例中，所述干法刻蚀工艺形成的第二开口 122的深度大于第一开口的深度，且由于后续会在所述第二开口 122的底部表面形成介质材料层以将主栅结构、背栅结构与半导体层100相隔离，通过控制所述第二开口 122的深度和后续形成的介质材料层的厚度，使得所述介质材料层的顶部表面等于或高于应力材料层123的底部表面，使得后续形成的背栅结构完全位于应力材料层的侧壁表面。且由于背栅结构和主栅结构的总高度通常一致，使得应力材料层123的总高度大于或等于主栅结构的总高度，所述应力材料层123对不同高度的主栅结构相对应的沟道区施加的应力大小一致，从而有利于提高载流子的迁移率。
[0053]在其他实施例中，所述干法刻蚀工艺形成的第二开口的深度也可以小于或等于第一开口的深度。当所述半导体层为绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层时，且所述第一开口的深度等于半导体层的厚度时，所述干法刻蚀工艺形成的第二开口的深度等于第一开口的深度。
[0054]在其他实施例中，也可以利用图形化的光刻胶层为掩膜对所述第一开口内的应力材料进行刻蚀，形成第二开口，所述第二开口的宽度小于第一开口的宽度，使得所述第二开口的至少一侧侧壁形成应力材料层，对应与应力材料层相接触的半导体层后续用于形成鳍部结构。
[0055]请参考图6,去除所述侧墙112 (请参考图5),对所述第三开口 111 (请参考图5)侧壁的第一掩膜层110进行刻蚀，形成开口宽度更大的第四开口 113。
[0056]在本实施例中，由于所述侧墙112和第一掩膜层110的材料都为氮化硅，因此利用同一湿法刻蚀工艺去除侧墙112和第一掩膜层110。在去除侧墙112后，由于湿法刻蚀工艺是各向同性的，对第一掩膜层110的第三开口 111侧壁进行刻蚀的同时，还会对所述第一掩膜层110的顶部表面刻蚀对应的厚度。且由于第三开口 111侧壁的第一掩膜层110被刻蚀的宽度对应于半导体层100被暴露出的宽度，对应于后续形成的鳍部结构的宽度，因此所述第一掩膜层110的厚度必须大于所述鳍部结构的宽度，使得对所述第一掩膜层110进行刻蚀，形成开口宽度更大的第四开口 113后，仍有部分厚度的第一掩膜层110保留，后续可以利用所述第一掩膜层110形成第二掩膜层。且由于湿法刻蚀工艺的刻蚀速率较慢，可以非常精确的控制第三开口 111侧壁的第一掩膜层110被刻蚀的宽度，有利于控制后续形成的鳍部结构的宽度，有利于形成宽度非常小的鳍部结构，从而有利于提高器件的集成度，且所述湿法刻蚀工艺是自对准地进行刻蚀，不需要进行额外的光刻、对准工艺，简化了工艺且提高了后续形成的鳍部结构宽度的精准度。且本发明实施例最终形成的晶体管为双栅鳍式场效应晶体管，较窄的鳍部结构更有利于利用背栅结构来调节双栅鳍式场效应晶体管的阈值电压，更有利于利用应力材料层将应力施加到沟道区中。在本实施例中，所述第三开口115侧壁的第一掩膜层110被刻蚀的宽度范围为5纳米?30纳米，即后续形成的鳍部结构的宽度范围为5纳米?30纳米。
[0057]在其他实施例中，当所述侧墙和第一掩膜层的材料不相同时，也可以先利用湿法刻蚀工艺去除所述侧墙，再利用不同的湿法刻蚀工艺或干法刻蚀刻蚀工艺去除第三开口侧壁的部分第一掩膜层，形成开口宽度更大的第四开口。
[0058]在其他实施例中，也可以利用图形化的光刻胶层为掩膜对所述第一开口侧壁的侧墙和部分宽度的第一掩膜层进行刻蚀，形成第四开口，所述第四开口暴露出部分与应力材料层平行的半导体层表面。
[0059]请参考图7，在所述第二开口 122 (请参考图6)和第四开口 113 (请参考图6)内形成第二掩膜层130。
[0060]形成所述第二掩膜层130的工艺为:利用化学气相沉积工艺在所述第二开口 122和第四开口 117内、第一掩膜层110表面形成第二掩膜材料层(未图示)，对所述第二掩膜材料层进行化学机械研磨，以所述第一掩膜层110为研磨阻挡层，在所述第二开口 122和第四开口 117内形成第二掩膜层130。所述第二掩膜层130的材料与第一掩膜层110的材料不相同，使得后续利用湿法刻蚀工艺去除所述第一掩膜层110时，不会对所述第二掩膜层130造成损伤。所述第二掩膜层130的材料为氮化娃、氧化娃、氮氧化娃、无定形碳或聚合物等，在本实施例中，所述第二掩膜层130的材料为氧化硅。
[0061]且后续利用所述第二掩膜层130作为自对准的掩膜层对半导体层100进行刻蚀，不需要进行光刻、对准工艺，简化了工艺且提高了后续形成的鳍部结构宽度的精准度。
[0062]请参考图8，去除所述第一掩膜层110 (请参考图7)，以所述第二掩膜层130为掩膜，对所述半导体层100进行刻蚀，在所述应力材料层127的一侧侧壁表面形成鳍部结构140。
[0063]去除所述第一掩膜层110的工艺为湿法刻蚀工艺，由于所述第一掩膜层110和第二掩膜层130的材料不同，通过选择合适的湿法刻蚀溶液在去除第一掩膜层110的同时，不会对第二掩膜层130造成损伤。
[0064]所述对半导体层100刻蚀的深度与第二开口 122 (请参考图6)的深度相同，使得后续形成的主栅结构与鳍部相接触区域、背栅结构与应力材料层相接触区域两者的面积相同，从而可以利用背栅结构有效的调节双栅鳍式场效应晶体管的阈值电压。
[0065]在其他实施例中，也可以不形成所述第二掩膜层，去除所述第一掩膜层后，在所述半导体层表面形成图形化的光刻胶层，所述图形化的光刻胶层覆盖应力材料层的一侧的一定宽度的半导体层，以所述图形化的光刻胶层为掩膜，对所述半导体层进行刻蚀，在所述应力材料层的一侧侧壁表面形成鳍部结构，所述暴露出的半导体层的宽度即对应于鳍部结构的宽度。
[0066]请参考图9，在所述半导体层100表面形成介质材料层135。
[0067]当所述半导体层100为体硅衬底或体锗衬底时，为了避免后续形成主栅结构和背栅结构与半导体层100相连接，需要在所述半导体层100与主栅结构背栅结构之间形成介质材料层。因此，形成主栅结构和背栅结构之前，需要在所述半导体层100表面形成介质材料层135。
[0068]在其他实施例中，当所述半导体层为绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层时，由于绝缘体上娃衬底或绝缘体上锗衬底本身具有绝缘材料层，因此不需要形成所述介质材料层。
[0069]在本实施例中，所述介质材料层135的材料为氧化硅，形成所述介质材料层135的具体工艺包括:在所述半导体层100表面、第二掩膜层130表面形成氧化硅层，且所述氧化硅层的厚度大于第二开口的深度；利用化学机械研磨工艺对所述氧化硅层进行研磨，直到暴露出所述应力材料层123和鳍部结构140的顶部表面；对所述应力材料层123和鳍部结构140两侧的氧化硅层进行回刻蚀，在所述半导体层100表面形成厚度均匀的介质材料层135。且通过控制所述介质材料层135的厚度，可以控制最终暴露出的鳍部结构的高度，且最终暴露出的鳍部结构的侧壁对应为MOS晶体管的沟道区，从而可以控制沟道区的剖面面积，控制MOS晶体管的驱动电流。且当所述暴露出的鳍部结构140的高度小于或等于应力材料层123的高度时，不同高度的沟道区受到的应力作用相同，有利于提高载流子的迁移率。
[0070]在其他实施例中，也可以先去除所述第二掩膜层，在所述半导体层表面、应力材料层和鳍部结构表面形成氧化硅层，且所述氧化硅层的厚度大于第二开口的深度；利用化学机械研磨工艺对所述氧化硅层进行研磨，直到暴露出所述应力材料层和鳍部结构的顶部表面；对所述应力材料层和鳍部结构两侧的氧化硅层进行回刻蚀，在所述半导体层表面形成厚度均匀的介质材料层。
[0071]在其他实施例中，也可以先去除所述第二掩膜层，在所述半导体层表面、应力材料层和鳍部结构表面形成氧化硅层，利用局部回刻蚀工艺去除所述应力材料层和鳍部结构的顶部表面和部分侧壁表面的氧化硅层，在所述半导体层表面形成厚度均匀的介质材料层。
[0072]请参考图10，在所述介质材料层135表面、应力材料层123和鳍部结构140表面形成栅介质层151，在所述栅介质层151表面形成栅电极152。
[0073]所述栅介质层151的材料为氧化硅或高K栅介质材料，所述高K栅介质材料为氧化铪、氧化错、氧化镧、氧化钛、氧化钽、氧化招、氧化铪娃、氧化错娃、氧化钡银钛、氧化钡钛、氧化锶钛等其中的一种。当所述栅介质层151的材料为氧化硅，对应的栅电极152为多晶硅栅电极。当所述栅介质层151的材料为高K栅介质材料时，对应的栅电极152为金属栅电极，形成所述金属栅电极的工艺为“前栅”工艺或“后栅”工艺。在本实施例中，所述栅介质层151的材料为氧化硅，对应的栅电极152为多晶硅栅电极，所述栅介质层151的厚度范围为0.5纳米?5纳米，所述栅电极152的厚度范围为10纳米?100纳米。所述栅介质层151和栅电极152的厚度大于所述暴露出的鳍部结构140的高度。
[0074]形成所述栅介质层151和栅电极152后，在所述栅介质层151和栅电极152两侧的应力材料层123和鳍部结构140内形成源区和漏区(未图示)。形成源区和漏区的工艺为离子注入工艺或原位掺杂工艺。
[0075]请参考图11，去除所述位于应力材料层127和鳍部结构140顶部表面的栅介质层151 (请参考图10)和栅电极152 (请参考图10)，在所述鳍部结构140侧壁表面形成主栅结构160，在所述应力材料层127的侧壁表面形成背栅结构170。
[0076]本发明实施例形成半导体结构为双栅鳍式场效应晶体管，所述双栅鳍式场效应晶体管包括位于所述鳍部结构140 —侧侧壁表面的主栅结构160和位于应力材料层123—侧侧壁表面的背栅结构170。所述主栅结构160用于提供晶体管的工作电压，与所述主栅结构160相接触的鳍部结构140侧壁区域形成沟道区，且通过控制所述背栅结构上施加的电压的大小，可以调节所述主栅结构160与漏极之间的阈值电压。对于NMOS晶体管，当所述背栅结构施加的电压增大时，对应的主栅结构160与漏极之间的阈值电压也增大，当所述背栅结构施加的电压减小时，对应的主栅结构160与漏极之间的阈值电压也减小。对于PMOS晶体管，当所述背栅结构施加的电压增大时，对应的主栅结构160与漏极之间的阈值电压减小，当所述背栅结构施加的电压减小时，对应的主栅结构160与漏极之间的阈值电压增大。
[0077]在本实施例中，所述主栅结构160包括位于鳍部结构140侧壁表面且与应力材料层123相对一侧的第一栅介质层161和位于所述第一栅介质层161表面的第一栅电极162。所述背栅结构170包括位于应力材料层123侧壁表面且与鳍部结构140相对一侧的第二栅介质层171和位于所述第二栅介质层171表面的第二栅电极172。
[0078]在本实施例中，形成所述主栅结构160和背栅结构170的具体工艺为:由于所述栅介质层151和栅电极152的厚度大于暴露出的鳍部结构的高度，利用化学机械研磨工艺对所述栅介质层151和栅电极152进行研磨，直到暴露出所述应力材料层127和鳍部结构140的顶部表面，在所述鳍部结构140侧壁表面形成主栅结构160，在所述应力材料层127的侧壁表面形成背栅结构170。
[0079]在其他实施例中，形成所述栅介质层和栅电极后，采用局部回刻蚀工艺对所述应力材料层、鳍部结构的顶部表面的栅介质层和栅电极进行刻蚀，直到暴露出所述应力材料层、鳍部结构的顶部表面，在所述鳍部结构侧壁表面形成主栅结构，在所述应力材料层的侧壁表面形成背栅结构。
[0080]根据上述形成方法，本发明实施例还提供了一种半导体结构，请参考图11，包括:半导体层100，位于所述半导体层100表面的鳍部结构140，位于所述鳍部结构140 —侧侧壁表面的应力材料层123,位于所述半导体层100表面且位于应力材料层123、鳍部结构140两侧的介质材料层135，位于所述介质材料层135表面且位于所述鳍部结构140另一侧侧壁表面的主栅结构160，位于所述介质材料层135表面且位于所述应力材料层123另一侧侧壁表面的背栅结构170，且所述应力材料层123位于鳍部结构140和背栅结构170之间。[0081]在本实施例中，所述半导体层100为体硅衬底。在其他实施例中，所述半导体层为体锗衬底、绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层。
[0082]在本实施例中，所述应力材料层123的宽度范围为5纳米?15纳米。所述鳍部结构140的宽度范围为5纳米?30纳米。
[0083]当所述半导体结构对应为NMOS晶体管时，应力材料层123对应的材料为锗硅，当所述半导体结构对应为PMOS晶体管时，应力材料层123对应的材料为碳化硅。
[0084]由于所述半导体结构具有双栅结构，靠近主栅结构160的鳍部结构140侧壁形成沟道区，且所述应力材料层123位于鳍部结构140和背栅结构170之间，利用所述应力材料层123可以为沟道区提供大小均匀的应力作用，从而有利于提高沟道区的载流子迁移率。且所述应力材料层123与主栅结构160之间具有鳍部结构140，使得所述应力材料层123对主栅结构160的栅介质层的应力作用较小，不会影响所述栅介质层的电学性能。
[0085]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种半导体结构的形成方法，其特征在于，包括: 提供半导体层，对所述半导体层进行刻蚀，形成第一开口 ； 在所述第一开口内填充满应力材料； 对所述应力材料进行刻蚀，形成第二开口，所述第二开口的宽度小于第一开口的宽度，在第二开口侧壁形成应力材料层； 对所述半导体层进行刻蚀，在所述应力材料层的一侧侧壁表面形成鳍部结构； 在所述鳍部结构侧壁表面形成主栅结构，在所述应力材料层的侧壁表面形成背栅结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述应力材料层的工艺包括:在所述半导体层表面形成具有第三开口的第一掩膜层，以所述第一掩膜层为掩膜，对所述半导体层进行刻蚀，形成第一开口 ；在所述第一掩膜层的第三开口侧壁形成侧墙，以所述侧墙和第一掩膜层为掩膜，对所述应力材料进行刻蚀，形成第二开口，在所述第二开口的两侧侧壁形成应力材料层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述鳍部结构的工艺包括:去除所述侧墙，对所述第三开口侧壁的第一掩膜层进行刻蚀，形成开口宽度更大的第四开口，在所述第二开口和第四开口内形成第二掩膜层；去除第一掩膜层，以所述第二掩膜层为掩膜，对所述半导体层进行刻蚀，在所述应力材料层的一侧侧壁表面形成鳍部结构；去除所述第二掩膜层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料与第一掩膜层的材料不同。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述第三开口侧壁的第一掩膜层进行刻蚀的工艺为干法刻蚀工艺或湿法刻蚀工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口的深度大于或等于第一开口的深度。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，当所述半导体结构对应形成PMOS晶体管时，所述应力材料为碳化硅；当所述半导体结构对应形成NMOS晶体管时，所述应力材料为锗娃。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述主栅结构和背栅结构的具体工艺为:在所述鳍部结构和应力材料层侧壁和顶部表面形成栅介质层和位于栅介质层表面的栅电极，利用回刻蚀工艺或化学机械研磨工艺去除位于鳍部结构和应力材料顶部表面的栅介质层和栅电极，在所述鳍部结构侧壁表面形成主栅结构，在所述应力材料层的侧壁表面形成背栅结构。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的宽度范围为10纳米~100纳米，所述第一开口的深度范围为10纳米~100纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括:在所述主栅结构和背栅结构对应位置两侧的鳍部结构内形成源区和漏区。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层为体硅衬底、体锗衬底、绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，当所述半导体层为体硅衬或体锗衬底时，形成鳍部结构后，在所述半导体层表面形成介质材料层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，当所述半导体层为绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层时，所述第二开口的深度与硅材料层或锗材料层的厚度相等。
14.一种半导体结构，其特征在于，包括:半导体层，位于所述半导体层表面的鳍部结构，位于所述鳍部结构一侧侧壁表面的应力材料层，位于所述鳍部结构另一侧侧壁表面的主栅结构，位于所述应力材料层另一侧侧壁表面的背栅结构，所述应力材料层位于鳍部结构和背栅结构之间。
15.如权利要求14所述的半导体结构，其特征在于，所述应力材料层的宽度范围为5纳米~15纳米。
16.如权利要求14所述的半导体结构，其特征在于，所述鳍部结构的宽度范围为5纳米~30纳米。
17.如权利要求14所述的半导体结构，其特征在于，当所述半导体结构对应形成PMOS晶体管时，所述应力材料层的材料为碳化硅；当所述半导体结构对应形成NMOS晶体管时，所述应力材料层的材料为锗硅。
18.如权利要求14所述的半导体结构，其特征在于，还包括:位于所述主栅结构和背栅结构对应位置两侧的鳍部结构内的源区和漏区。
19.如权利要求14所述的半导体结构，其特征在于，所述半导体层为体硅衬底、体锗衬底、绝缘体上硅衬底的硅材料层或绝缘体上锗衬底的锗材料层。
【文档编号】H01L29/10GK103928330SQ201310011741
【公开日】2014年7月16日 申请日期:2013年1月11日 优先权日:2013年1月11日
【发明者】韩秋华 申请人:中芯国际集成电路制造(上海)有限公司