三维存储器装置及其制造方法

三维存储器装置及其制造方法
【专利摘要】本发明公开了一种三维(3D)存储器装置及其制造方法，该三维存储器装置是根据导电柱阵列与多个图案化导电体层，图案化导体层包括：左侧与右侧导电体，而左侧与右侧导体邻接在左侧与右侧界面区中的柱体。在左侧与右侧界面区中的存储器元件由可编程过渡金属氧化物或可编程电阻材料组成，过渡金属氧化物的特征为具有内建自我开关行为。柱体能运用二维译码(two-dimensional?decoding)加以选择，且在多个平面中的左侧与右侧导电体能在第三维度运用译码加以选择，而第三维度与左侧和右侧选择相结合。
【专利说明】三维存储器装置及其制造方法
【技术领域】
[0001]本发明是关于高密度存储器装置，特别是有关于配置有多平面的存储单元以提供三维(3D)阵列存储器装置及其制造方法。
【背景技术】
[0002]随着集成电路的临界尺寸(critical dimensions)缩小到现有的存储单元技术的极限，设计者一直在寻找用于叠层多平面的存储单元的技术，以实现更大的存储容量，并实现更低的每位单位成本(costs per bit)。例如，在Johnson等人发表的“512_MbPROM With a Three-Dimensional Array ofDiode/Ant1-fuse Memory cells，，IEEE J.0fSolid-State Circuits, vol.38, n0.1lNov.2003.文章中，交叉点阵列(cross-pointsarray)技术已用于反熔丝存储器(ant1-fuse memory)。在Johnson等人描述的设计中，在交叉点(cross-points)处的存储器元件(memory elements)提供了多层的字线与位线。存储器元件包括P+多晶硅阳极连接到字线，以及η-多晶硅阴极连接到位线，而阳极与阴极由反熔丝材料(ant1-fuse material)分隔开。
[0003]在Johnson等人描述的流程中，每一存储器层需要多个临界光刻(criticallithography)步骤。因此，制造此装置所需要的临界光刻步骤的次数，须乘上实施的层数。然而临界光刻步骤是昂贵的，所以在制造集成电路时，应尽量减少使用临界光刻。因此，虽然使用3D阵列实现了较高密度的好处，但较高的制造成本，反而限制了此技术的使用。
[0004]一篇描述三维反熔丝式存储器技术的美国专利共同待审(co-pending)的申请案，此申请案于2009年4月27日申请，申请号为12/430，290，名称为“INTEGRATED CIRCUIT3D MEMORY ARRAY ANDMANUFACTURING METHOD”，此申请案在此被纳入参考，如同已被充分阐述。
[0005]理想的三维集成电路存储器的结构，是提供具有高密度和低制造成本的结构，且包括可靠与非常小的存储器元件。

【发明内容】

[0006]叙述于此的集成电路上的存储器装置，包括双存储单元结构(two-cellunitstructures)的三维(3D)存储器阵列，此3D存储器阵列包括可编程与可擦除电阻元件(resistance elements)。3D阵列包括多个图案化导电体层(patterned conductorlayers)，而导电体层由绝缘层将之彼此分隔。在集成电路上包括存取装置阵列，配置存取装置阵列以提供存取延伸到3D阵列的个别柱体。图案化的导电体层(conductive layers)包括邻接于柱体的左侧与右侧导电体。这定义出在柱体与邻接的左侧与右侧导电体间的左侧与右侧界面区(interface region)。存储器元件提供在左侧与右侧界面区，而每一个存储器元件包括可编程与可擦除元件。如果有需要，组成还包括整流装置(rectifier)或其他开关。在此描述的例子中，可编程元件包括过渡金属氧化物，可编程元件特征为具有内建自我开关(built in self switching),因此能提供存储器元件与开关双功能。[0007]在此叙述的装置包括列译码电路(row decoder circuits)与行译码电路(columndecoder circuits)稱接至存取装置阵列(array of access devices),且配置以选择在导电柱阵列中的个别柱体。并且，左平面与右平面译码电路(decoding circuits)稱接至在多个图案化导电体层的左侧与右侧导电体。配置译码电路以施加偏压，进而导致在选定存储单元(selected cell)中的电流流动(current flow),以及至未选定存储单元(unselectedcell)以反转(reverse)偏压到整流装置(rectifier)。
[0008]在叙述于此的结构中，阵列的柱体能包括半导体材料，具有第一导电类型(firstconductivity type)的半导体材料电气连通(electricalcommunication)于相应的存取装置。并且，左侧与右侧导电体包括具有第二导电类型的半导体材料，使得在每一存储器元件中的整流装置，包括p-n结(p-n junction)。在其他实施例中，柱体包括金属或金属与其他导体或半导体材料的组合。
[0009]在每一层的左侧与右侧导电体有着陆区(landing areas),着陆区与重迭的图案化导电体层(overlying patterned conductor layers)中的左侧与右侧导电体并未重迭(overlaid)。导线，例如是金属塞(metal plugs)，穿过贯孔(vias)延伸到多个图案化导电体层，且接触着陆区。例如，在图案化金属层中的左侧与右侧连接点(connectors)连接到在贯孔的导线，进而与译码电路(decoding circuitry)连接,而左侧与右侧导电体是位于多个图案化导电体层的上方。
[0010]本发明也描述制造存储器装置的方法。多个图案化导电体层的形成，首先，通过形成多个导电材料毪覆层(blanket layers),而绝缘材料毪覆层在导电材料毪覆层间形成叠层。然后，刻蚀叠层处以定义出左侧与右侧导电体，以形成沟道(trenches)于叠层处中。沉积或形成一层存储器材料层在沟道的侧壁，然后，以导电材料充填沟道，导电材料如掺杂的半导体。其次，图案化在沟道的导电材料以形成柱体。然后，绝缘材料填入柱体(Pillars)间。
[0011]编程存储单元可通过施加偏压，在所需的平面(desired plane)中的柱体与选定的左侧与右侧导电体间，以在界面区中编辑可编程电阻存储器元件(pr0gra_ableresistance memory element)。整流装置提供了在柱体内的不同层的存储单元之间的隔绝，而整流装置是由在界面区域中，以P-n结或以其他方式所建立。当存储器元件具有临界特征(thresholdcharacteristic)时，开关功能可由存储器元件本身提供，而对存储单元不需要额外元件，以提供整流或开关功能。
[0012]为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【专利附图】

【附图说明】
[0013]图1绘示依照本发明一实施例的3D存储器结构的X-Z平面片视(sliceview)示意图。
[0014]图2绘示依照本发明一实施例的3D存储器结构的X-Y平面的示意图。
[0015]图3A绘示如图1、图2中3D存储器结构中的双存储单元结构。图3B绘示在一实施例中，在柱体上两层存储单元的侧视图。
[0016]图4绘示依照本发明一实施例所述的3D存储器结构的部分透视图。[0017]图5绘示4图结构中的Y-Z剖面图。
[0018]图6至图11绘示依照本发明一实施例的制造3D存储器结构的制造步骤流程图。
[0019]图12绘示依照本发明一实施例所述的3D存储器结构X-Y平面布局视图。[0020]图13绘示具共享垫片结构(shared pad structures)的叉形左/右导电体(forked left/right conductor)布局不意图。
[0021]图14绘示在衬底上代表性柱状存取装置阵列的实施方式示意图。
[0022]图15图绘示金属氧化物存储器元件的IV曲线图。
[0023]图16绘示在另一实施例中，柱体上两层存储单元的侧视图。
[0024]图17绘示于一实施的例子中的一层及左/右译码装置的示意图。
[0025]图18绘示于另一实施的例子中的一层及左/右译码装置的示意图。
[0026]图19绘示包括3D，双存储单元结构存储器阵列的集成电路的简化图。
[0027]【主要元件符号说明】
[0028]81、82、83、84、130、131、132、493、495、497、1150-a、1150-b、1150-c、1151-a、1151-b、1151-c、1152-a、1152-b、1152-c、1153-a、1153-b、1153-c:柱体
[0029]102:存储立方体
[0030]104:左侧平面译码装置
[0031]105:右侧平面译码装置
[0032]106:柱状存取装置阵列
[0033]108:片译码装置
[0034]109:列译码装置
[0035]110、112、114:切面
[0036]120、121、122、123、124、125、126、127、128、220、221、222、223、224、225、500、502、504:双存储单元结构
[0037]130-a、130_b:外衬
[0038]134、135、136:位线
[0039]137、138、139:选择线
[0040]141、141-L、141-R、142、142-R、143、143-L、144、144-R、145、146、410、411、412、413、414、415、417、418、1260-1、1260-2、1260-3、1261-1、1261-2、1261-3、1262-1、1262-2、1262-3、1263-1、1263-2、1263-3、1264-1、1264-2、1264-3:导电体
[0041]266、267、268、1750、1751、1752、1850、1851、1852:层
[0042]310、320:介电绝缘体
[0043]330、331、340、341:存储器元件
[0044]330-1、330_u、340-1、340_u:上端区域
[0045]331_l、331_u、341_l、341_u:下端区域
[0046]425、426、427、428、429、430、431、432、433、434、435、437、439:金属氧化物结构
[0047]492、494、496、498:绝缘柱
[0048]500-L、502-L、504_L:左胞
[0049]500-R、502-R、504_R:右胞
[0050]520:栅极介电层[0051]600:衬底的表面
[0052]601、602、603、604、1225、1226、1227、1228、1229、1230、1412、1701、1702、1703、1704、1705、1706、1801、1802、1803、1804、1805、1806:接点
[0053]720:衬底
[0054]721、723、725、727:绝缘材料层
[0055]722、724、726、728:导电体材料层
[0056]729:硬质掩模材料层
[0057]830、831、832、833:侧壁
[0058]845、846、847、848、1050、1051、1052、1053、1446:沟道
[0059]940、941、942、943:金属氧化物存储器材料层
[0060]1104:存取层
[0061]1120:绝缘体
[0062]I35OU351:延伸部
[0063]1352、1353:着陆区
[0064]1408:漏极接点
[0065]1410:绝缘材料`
[0066]1412、1434:字线
[0067]1436:漏极区域
[0068]1438:衬底
[0069]1440:源极接点
[0070]1442:源极区域
[0071]1444:硅化物盖
[0072]1445:介电层
[0073]1448:双晶体管结构
[0074]1500:1V 曲线
[0075]1710、1711、1810、1811:偶数 / 奇数选择线
[0076]1720:选择线
[0077]1722、1723、1820、1822、1823:层选择线
[0078]1858 --左/右侧平面译码装置
[0079]I860:阵列
[0080]1861:片译码装置
[0081]1863:行译码装置/页缓冲电路
[0082]1865:总线
[0083]1868:区块
[0084]1871:数据输入线
[0085]1872:输入/输出端的数据输出线
[0086]1874:其他电路
[0087]1875:集成电路【具体实施方式】
[0088]以下提供对照本发明图1至图19的实施例的详细描述。
[0089]图1为3D存储器结构的示意图，示意图显示位于3D结构的X_Z平面的110切面，112切面，114切面(slice)。在所示示意图中，有九个双存储单元结构(two-cellunit structures) 120-128,每一个单兀结构(unitstructure)具有两个存储单兀，而存储单元具有个别的(separate)可编程元件及左端点与右端点(terminals)。3D存储器装置的实施例能包括在每切面上有许多个双存储单元结构。使用左侧平面译码装置(leftplanedecoder)104，右侧平面译码装置105，以及柱状存取装置阵列106，装置包括存储单元阵列(array of cells),是配置给左译码与右译码。在Z-方向行(column)(如双存储单元结构120、双存储单元结构123、双存储单元结构126)上的双存储单元结构(two-cellunit structures)的导电柱，经由导电柱(如柱体130)耦接到在柱状存取装置阵列(pillar access device array) 106 上的存取装置(access device),例如,在结构下方的集成电路衬底实施。同样的，用于双存储单元结构121、双存储单元结构124、双存储单元结构127的柱体(pillar)经由柱体131耦接到在柱状存取装置阵列106上，相对应的存取装置(access device)。用于双存储单元结构122、双存储单元结构125、双存储单元结构128的柱体(pillar)经由柱体132耦接到在柱状存取装置阵列106上。
[0090]在切面110，切面112及切面114上的特定层(例如是双存储单元结构120、双存储单元结构121、双存储单元结构122)中的双存储单元结构的左侧字线导线(如导电体141)，被耦接至由左侧平面译码装置104选择的驱动装置(driver)。同样的，在切面110，切面112,切面114上的特定层(particular level)(如双存储单元结构120、双存储单元结构121、双存储单元结构122)中的双存储单元结构的右侧字线导线(如导电体142)，被耦接至由右侧平面译码装置105选择的驱动装置(driver)。在包括双存储单元结构123、双存储单元结构124、双存储单元结构125层中的左侧字线导电体143及右侧字线导电体144，分别耦接至左侧平面译码装置104及右侧平面译码装置105。在包括双存储单元结构126、双存储单元结构127、双存储单元结构128层中的左侧字线导电体145及右侧字线导电体146，分别耦接至左侧平面译码装置104及右侧平面译码装置105。
[0091]双存储单元结构120-双存储单元结构128包括可编程元件，如过渡金属氧化物，且如果需要的话，每一存储单元(cell)都包括如图1所示的如整流装置的开关。由过渡金属氧化物材料组成的存储单元(memory cell),例如是电阻式随机存取存储器(ReRAM)。过渡金属氧化物材料包括氧化鹤(tungsten oxide)、氧化钛(titanium oxide)、氧化镍(nickel oxide)、氧化招(aluminum oxide)、氧化铜(copper oxide)、氧化错(zirconium oxide)、氧化银(niobium oxide)、氧化组的氮化钦氧化物(tantalum oxidetitaniumnitride oxide)、络惨杂银错氧化物(chromium doped SrZrO3)、络惨杂银钦氧化物(chromium doped SrTiO3)、镨 1丐猛氧化物(PCM0, PrCaMnO)、镧|丐猛氧化物(LaCaMnO)等。
[0092]存储单元亦能由其他双端点(two-terminal)的电阻变化存储器装置(resistance-change memory devices),例如是相变化存储器(phase changememory)、传导桥存储器(conduction bridge memory)及自旋力矩传输存储器(Spin Torque Transfermemory, STT memory)等所组成。
[0093]柱体及左侧与右侧导电体能由导电金属或类金属(metal-like)材料组成，包括:如氮化钛(TiN)、镱(Yb)、铽(Tb)、钇(Y)、镧(La)、钪(Sc)、铪(Hf)、锆(Zr)、铝(Al)、钽(Ta)、钛(Ti)、钕(Nb)、铬(Cr)、钒(V)、锌(Zn)、钨(W)、钥(Mo)、铜(Cu)、铼(Re)、钌(Ru)、钴(Co)、镍(Ni)、铑(Rh)、铅(Pd)、钼(Pt)及其化合物与合金材料。此外，半导体可用于一些实施例。
[0094]存储单元的开关元件可由金属氧化物二极管(metal-oxide diode)、穿隧二极管(tunneling diode)或其他二极管结构组成。如下所述，通过使用存储器的非线性IV关系用以内建式自我开关(built-1n self-switching)。更详细双存储单元结构提供如下。
[0095]正如可见的，当阻断在阵列中其他存储单元中的电流流向时，可以通过施加电压以使电流流经相应的柱体(如柱体130)及选定平面上所选定的一左侧和右侧导电体(如导电体143、导电体144两者之一)之间，建立(established)用以读取个别存储单元(individual cell)(如在双存储单元结构123中双存储单元的其中之一)的电流通路。
[0096]在Z轴方向列(Z-direction column)(如双存储单元结构120、双存储单元结构123、双存储单元结构126)中，双存储单元结构120-双存储单元结构128的导电柱阵列(array of conductive pillars)的底部,经由对应的柱体130、柱体131、柱体132稱接于在柱状存取装置阵列106上对应的存取装置，例如是实施于结构下方的集成电路衬底。
[0097]在柱状存取装置阵列(pillar access device array) 106中的存取装置,选择性的耦接双存储单元结构120-双存储单元结构128的一 Z轴方向列至在Y轴方向延伸的多条位线134、位线135、位线136中对应的一位线。多条位线134、位线135、位线136中的位线率禹接至列译码装置(columndecoder) 109。
[0098]柱状存取装置阵列106中的晶体管的栅极，被耦接至在X轴方向延伸的选择线(select lines) 137、选择线138、选择线139。选择线137、选择线138、选择线139稱接至片译码装置(slice decoder) 108。
[0099]图2为绘示位于3D结构中X-Y平面的层(levels) 266、层267及层268的3D存储器结构示意图。左侧平面译码装置104及右侧平面译码装置105是图绘示于图中。示意图上的每一层(level)包括九个双存储单元结构。实施例中的每层可以包括许多存储单元(many cells)。示意图上在266层中单元结构的前列(front row)包括双存储单元结构120、双存储单元结构121及双存储单元结构122，对应于在图1绘示的切面(slice)的顶列(top row)。虽然阵列可能更大,例如是包括在每平面上有1000乘1000(1000X1000)个双存储单元，或更多个双存储单元。在层单元结构的X-Y排列中，双存储单兀结构(two-cell unit structures) 220-双存储单兀结构225的结余(balance)显示为3乘3 (3_by_3)。如图2所示，左导电体元件(left conductor element) 141是设置以利用叉形导电体(forkedconductor) 141-L,连接到在每隔一对(alternating pairs)的行(rows)之间的左侧导电体。同样的，交错(interleaved)于左导电体元件(leftconductorelement) 141 的右导电体兀件(right conductor element) 142 是使用叉形导电体(forked conductor) 141-R,连接到在每隔另一对(other alternating pairs)的列(rows)之间的右侧导电体。如下所述，左侧和右侧导电体(conductors)在每一平面上能彼此分离，且通过贯孔(vias)连接到层迭的连接点上(overlying connectors),而非以叉形方式连接在平面上。
[0100]图3A绘示双存储单元结构。在图1及图2中使用代表单元结构的符号120可以如图所示，包括左侧导电体141-L，右侧导电体142-R，以及柱体130。介电绝缘体310与介电绝缘体320隔开(separate)柱体。存储器元件330，340包括可编程材料层，是位于柱体130的相反侧，以及在柱体130的相反侧的各自的表面(respective surfaces)与对应的左侧导电体141-L和右侧导电体142-R之间。因而，此结构单元提供两个存储单元，包括如图标示的存储单元I (CELL I)及存储单元2 (CELL 2)，每存储单元包括可编程元件以及整流装置(rectifier)。
[0101]当柱体130包括导电体，如金属，金属氮化物，掺杂的多晶硅，以及其他导电体的时候，此例中的导电体141-L以及导电体142-R能包括过渡金属，如钨(tungsten)。在一些实施方式中，在存储器元件的相反侧上，使用P-型和η-型半导体，将用于存储单元的p-n结(p-njunction)的整流装置设置在界面区域中。
[0102]整流装置可通过在导电体与柱体间的p-n结,加以实施(implemented)。例如，依据固体电解质的整流装置，如娃化锗(germanium silicid)或其他合适的材料,可用以提供整流装置。其他代表性的固体电解质材料(solidelectrolyte materials),请参见Gopalakrishnan 的美国第 7，382, 647 号专利。
[0103]存储单元形成在柱体130与左侧导电体141-L或右侧导电体142-R交叉点上的界面区域，且存储单元可包括氧化鹤或前述提及的金属氧化物的侧壁层(side wall layer)。在其他实施例中，其他存储器元件可使用包括反熔丝(ant1-fuse)存储单元，而反熔丝(ant1-fuse)存储单元包括二氧化娃、氮氧化娃(silicon oxynitride)或具有厚度5至10纳米且高电阻的二氧化娃。其他可使用的反熔丝材料，如氮化娃(silicon nitride)、氧化招、氧化组(tantalum oxide)、氧化续(magnesium oxide)等。
[0104]施加偏压(Bias voltages)到单元结构，包括右字线电压VWL-R,左字线电压VWL-L，及柱体电压VB。
[0105]图3B绘示在3D阵列中的两层的两个单元胞的侧面图，其中顶端层(top)的双单元(two-unit)胞,包括左侧导电体141-L与连接到柱体130的侧壁(side wall)存储器元件340，在柱体130相反侧的存储器元件330，以及右侧导电体142-R。在第二层的双单元(two-unit)胞包括一个双单元胞,而双单元胞包括左侧导电体143-L、连接到柱体130的侧壁(side wall)存储器元件341、设于柱体130相反侧的存储器元件331，以及右侧导电体144-R。在一些实施方式中，能够多于两层，例如8层、16层等。存储器元件340位在存储器元件341之上，且存储器元件340，存储器元件341两者都设置的柱体130的侧壁上。同样的，存储器元件330位在存储器元件331之上，并且，存储器元件330，存储器元件331两者都设置的柱体130的侧壁上。
[0106]图4绘示部分3D结构，此结构包括如图1?图3所述的存储单元阵列。图4显示三层图案化导电体层，其中顶端层(top level)包括延伸X轴方向的图案化导电体410-导电体412,下一层(next level)包括图案化导电体413-导电体415,再下一层(next lowerlevel)包括图案化导电体416-导电体418。在本例中，在顶端层(top)的可编程元件位在金属氧化物结构425-金属氧化物结构430上，而金属氧化物结构425-金属氧化物结构430形成于图案化导电体410-导电体412相反侧上。在金属氧化物结构431-金属氧化物结构432上的可编程元件形成在图案化导电体415相反侧上，在金属氧化物结构433-金属氧化物结构434上的可编程元件形成在图案化导电体418相反侧上。类似的可编程元件同样地形成于结构中其他图案化导电体的侧面上。3D结构包括导电柱阵列，而导电柱阵列包括在图标的结构背面的柱体81-柱体84，以及在图标的结构前面的柱体493、柱体495与柱体(pillar) 497。绝缘柱体形成于柱体间与其相反侧上。因此，绝缘柱(insulatingpillars)492、绝缘柱494、绝缘柱496与绝缘柱498显示在柱体493、柱体495与柱体497的相反侧上。
[0107]图4绘示存取晶体管(access transistor)的另一种实现方式,要求柱体包括掺杂的半导体，且作为垂直选择晶体管(vertical select transistors)的通道区(channelregions)。选择线(select lines) 137、选择线138及选择线139位于存储立方体(memorycube) 102的下方且在X轴方向中延伸，而选择线137、选择线138、选择线139作为选择晶体管(select transistors)的栅极。柱体延伸通过选择线137、选择线138及选择线139到在X轴方向上延伸的位线134、位线135及位线136。在其它实施例中，选择晶体管(selecttransistors)可以形成在衬底的源极/漏极端与通道上，或其他方式。
[0108]图5绘示如图4中的结构的Y-Z平面的剖视图，其绘示沿着包括柱体497的双存储单元结构500、双存储单元结构502及双存储单元结构504。在适当情况下，图4中的编号是重复使用于图5中。
[0109]双存储单元结构500包括一左胞500-L与一右胞500-R。作为存储器元件的左胞500-L包括导电体418及金属氧化物结构433。作为存储器元件的右胞500-R包括导电体417及金属氧化物结构435。
[0110]双存储单元结构502包括左胞502-L与右胞502-R。作为存储器元件的左胞502-L包括导电体415及金属氧化物结构431。作为存储器元件的右胞502-R包括导电体414及金属氧化物结构437。
[0111]双存储单元结构504包括一左胞504-L与一右胞504-R。作为存储器元件的左胞504-L包括导电体412及金属氧化物结构429。作为存储器元件的右胞504-R包括导电体411及金属氧化物结构439。
[0112]字线中的每一层是由绝缘材料隔开，而绝缘材料如娃氮化物(siliconnitride)或二氧化硅。因此，两个Z轴方向列的存储单元由双胞结构单元500、双胞结构单元502及双胞结构单元504所提供。
[0113]选择线137围绕柱体497，且延伸进入和离开如图5所示的剖面。栅极介电层(Gatedielectric) 520分隔柱体497与选择线137。
[0114]图6至图12绘示上述制造3D结构的各阶段制造流程。图6说明集成电路衬底的表面600上,用于连接3D结构的接点阵列(array of contacts)。接点阵列包括接点(如接点601-接点604)，接点耦接至个别存取装置，且可以连接到在3D结构中的柱体。个别存取装置能形成在衬底上，且可包括如金属氧化物半导体晶体管(M0S transistors)，而金属氧化物半导体晶体管具有耦接至设置在X轴方向字线的栅极，耦接至设置在Y轴方向源极线的源极(sources),以及f禹接至接点(如接点601-接点604)的漏极。以适合的特定的操作下，通过偏压于字线及源极线，选择个别存取装置。在一些实施方式中，存取装置能包括垂直，环绕式栅极晶体管(surroundinggate transistors),而环绕式栅极晶体管上端的源极/漏极端耦接至柱体。
[0115]图7绘示在制造流程第一阶段中的侧面剖视图，为在衬底720上形成交替的(alternating)绝缘材料层721、绝缘材料层723、绝缘材料层725、绝缘材料层727及导电体材料(conductor material)层722、导电体材料层724、导电体材料层726、导电体材料层728之后的多层叠层材料(multilayerstack of materials)的侧面剖视图,其中绝缘材料层例如是二氧化硅或氮化硅，而导电体材料层例如是金属(如钨、η+多晶硅或其他掺杂的半导体、金属氮化物或金属与其他如金属氮化物导电体的组合)。在具代表性的结构中，交替的绝缘材料层厚度可为大约50纳米，而交替的导电体材料层厚度可为大约50纳米。在交替层728的顶端，能形成硬质掩模材料层729 (如氮化硅)。
[0116]图8绘示使用第一光刻工艺结果的布局视图，光刻工艺定义出沟道(trenches)的图案，以及透过刻蚀如图6中所示的多层叠层材料，对叠层处进行图案化刻蚀(patternedetch of the stack)以形成沟道845-沟道848。光刻工艺露出接点(如接点604)，接点被率禹接至柱状存取装置(pillar accesscircuits)中的个别存取装置。非等向性反应离子刻蚀技术(Anisotropicreactive ion etching techniques)能用于刻蚀穿过导电层和氧化娃或氮化娃层，且具高深宽比(high aspect ratio)。沟道具有侧壁(sidewalls) 830-侧壁833，而侧壁830-侧壁833为在结构各层中导电体材料层露出处。在具代表性的结构中，沟道845-沟道848的宽度可为如大约70纳米。
[0117]图9显示于流程中的较后阶段，为在接触导电体材料层的沟道845-沟道848侧壁上，形成金属氧化物存储器材料层(metal oxide memorymaterial) 940-金属氧化物存储器材料层943后的阶段。例如，当导电体层包括钨或其他适于形成金属氧化物存储器材料的金属时，金属氧化物存储器材料可由沉积，或经由氧化用于导电层的金属而形成。于形成金属氧化物存储器材料后的流程，可包括沉积薄保护层，例如在金属氧化物材料上的P型多晶硅，然后，使用非等向性刻蚀工艺从沟道845-沟道848的底端移除所有存储器材料，最后露出接点(如接点604)。
[0118]图10显示流程下一个阶段，此阶段为在图案化导电体之间的沟道中，填入作为柱体的材料，如P型多晶硅或金属，以及形成填充的沟道1050-沟道1053之后的阶段。在其他结构中，沟道能使用掺杂的半导体先做内衬(lined)，然后使用金属充填，以改善结构的导电性，进而在结构的界面区域提供整流装置。
[0119]图11显示使用第二光刻工艺定义出柱体图案。使用对柱体的材料有选择性的非等向性刻蚀工艺作填充沟道的图案化刻蚀(patterned etch of thefilled trenches),以定义出导电柱(柱体1150-a、柱体1150-b、柱体1150-c、柱体1151_a、柱体1151_b、柱体1151-c、柱体 1152-a、柱体 1152-b、柱体 1152-c、柱体 1153-a、柱体 1153-b 及柱体 1153-c)，以及在导电柱间产生垂直开孔(vertical openings)。导电柱连接于接点，包括接点604 (未绘示，参阅第8及9图)，进而到下方的个别存取装置。接着，将介电绝缘材料，如二氧化硅，填入柱体间，以在柱体间形成绝缘体列(如绝缘体1120)。
[0120]图12说明在多个平面上,用于制作接点到左侧及右侧导电体(conductor lines)配置的上视图。在每一层上的左侧导电体(conductors) 1261-1、导电体1261-2、导电体1261-3与导电体1263-1、导电体1263-2、导电体1263-3及右侧导电体1260-1、导电体1260-2、导电体1260-3、导电体1262-1、导电体1262-2、导电体1262-3与导电体1264-1、导电体1264-2、导电体1264-3具有配置成阶梯状图案(stair_st印pattern)，或其他图案的着陆区(标示为“L”或“R”)，使得每一层上的着陆区不至于被层迭的图案化导电体层中任何左侧及右侧导电体所层迭。接点塞(Contact plugs)或其他导线(conductive lines)(未绘示)延伸穿过多个导电体层，然后接触着陆区。层迭的(overlying)图案化连接层包括在多个图案化导电体层上的左侧接点1228、接点1229、接点1230及右侧接点1225、接点1226、接点1227,且接触于导线(conductive lines),而此导线是接触左侧与右侧导电体的着陆区。左侧与右侧接点路由到(routed)到左与右平面译码电路(未绘示)。
[0121]图13绘示在另一个实施例中的一层(level)的布局图，布局图显示从图4的顶端层中的左侧导电体1260-3与右侧导电体1264-3耦接于延伸部(extensions) 1350及延伸部1351(也被称为垫片)，以连接左侧导电体与右侧导电体到左侧平面译码装置与右侧平面译码装置。可以看出，左侧导电体1261-3与左侧导电体1263-3耦接至延伸部1351，使延伸部可连接在着陆区1353上的接点塞,通过层迭的图案化导电体层(overlyingpatternedconductor layers)到连接译码装置电路。同样的，右侧导电体1260-3、右侧导电体1262-3与右侧导电体1264-3耦接至延伸部1350，使延伸部可连接在着陆区1352上的接点塞(Contact plugs),藉此连接到译码装置电路。
[0122]图14绘示一存取装置阵列的实施方式，而存取装置阵列适合用于在图1中所示的作为柱状存取装置阵列(pillar access device array)。如图14所示,在衬底上实施的存取层1104，包括具有上表面的绝缘材料1410，而接点阵列(如接点1412)曝露在绝缘材料上表面上。在漏极接点(draincontacts) 1408的上表面提供用于个别柱体的接点，而漏极接点1408的上表面稱接至在存取层(access layer)中的金属氧化物半导体晶体管(MOStransistors)的漏极端点(drain terminals) 1436。存取层1104,包括具有源极区域(source regions) 1442的半导体本体及在存取层1104上的漏极区域1436。多晶娃字线1434设置在栅极介电层上，且在源极区域1442与漏极区域1436之间。如实施例所示，源极区域1442为邻接的金属氧化物半导体晶体管所共享，而形成双晶体管结构1448。衬底1438内的源极接点1440位于字线1434之间，且源极接点1440与源极区域1442接触。源极接点(source contacts) 1440能连接至在金属层的位线(未绘示)，而位线为垂直于字线,且在漏极接点行(columns of drain contacts) 1408 之间。娃化物盖(silicide caps) 1444覆盖字线1434。介电层1445覆盖字线1434与硅化物盖1444。隔离沟道(Isolationtrenches) 1446将双晶体管结构1448从相邻的双晶体管结构分隔开。在此例中，晶体管充当存取装置(accessdevices)。个别柱体能稱接至接点1412且通过控制源极接点1440与字线1412的偏压加以个别选择。理所当然，其他结构可用以实现存取装置阵列，包括，如垂直金属氧化物半导体晶体管装置阵列(vertical MOS devicearray)。
[0123]图15为过渡金属氧化物存储器元件的电流与电压的IV曲线图，过渡金属氧化物存储器元件可包括例如是氧化鹤(tungsten oxide)。IV曲线1500显示非线性特性，可据以取代存储单元的个别的的开关元件(switching element)。可以看出，在临界电压(threshold voltage)VT以下,金属氧化物材料实质上(essentially)是阻断电流且为关闭状态，但当在临界电压(threshold voltage)VT以上,金属氧化物材料允许电流流通,所以是开启状态。因此，能依据具有这种特性的金属氧化物和其它存储器材料，内建自我开关。
[0124]图16绘示在图3B中所示的两个单元结构的替代结构，配置(employing)金属氧化物存储单元技术，如美国专利第8，279，656号所描述，此文献在此被纳入参考，如同已被充分阐述。图16显示在3D阵列的两层中，双单元胞的侧视图(在适当情况下，使用相同于图3B中的编号)，其中顶端部的双单元胞包括左侧导电体141-L、连接至柱体130的侧璧存储器元件340、在柱体130相反侧的存储器元件330，以及右侧导电体142-R。在第二层的双单元胞包括左侧导电体143-L、连接至柱体130的侧璧存储器元件341、在柱体130相反侧的存储器元件331，以及右侧导电体144-R。如图16所示的另一选择是使用多层导电体的导电体141-L、导电体142-R、导电体143-L与导电体144-R，多层导电体包括不同的可氧化材料(oxidizablematerial)的衬垫(liner),例如氮化钛(TiN),氮化钛的氧化速度较块材(bulk material)慢,此处所指的块材例如是鹤。当氧化导电体层而形成存储器元件时，钨芯(tungsten core)氧化的深度比导电体层的块材氧化的深度更深(在此例所指的深度是沿水平方向表示)，按照这种方式，形成存储单元时，于侧壁的上端区域340-u、上端区域340-1及下端区域341-u、下端区域341-1、上端区域330_u、上端区域330-1、下端区域331-u及下端区域331-1的交叉点区域形成氮氧化钛(TiNOx)在氮化钛外衬垫的例子中，可看出柱体130也能包括具有氮化钛(TiN)外衬130-a与外衬130_b的钨芯。
[0125]如上所述，在一些实施方式中，能多于两层，如8层，16层等。存储器元件340在存储器元件341之上，而两者皆设置在柱体130的侧壁(sidewall)上。同样的，存储器元件330在存储器元件331之上，而两者皆设置在柱体130的侧壁上。
[0126]图17与图18显示译码电路(decoding circuitry)的另一排列方式,译码电路提供用于在本文所述的存储器结构中，左导电体与右导电体的左层译码与右层译码(leveldecoding)。在图17,以层1750-层1752示意性表示3D阵列,包括交错的(interleaved)左导电体与右导电体，对于层1750为偶数的导电体141与奇数的导电体142，对于层1751为偶数的导电体143与奇数的导电体144，对于层1752为偶数的导电体145与奇数的导电体146。译码电路(decoding circuitry)包括晶体管,此晶体管具有栅极、源极与漏极,其中栅极耦接至偶数/奇数选择线1710与偶数/奇数选择线1711，源极耦接至层选择线1720、层选择线1722与层选择线1723，且在接点1701-接点1706处，漏极耦接至在不同层的垫片(pads)。
[0127]在图18,以层1850-层1852示意性表示3D阵列，包括交错的(interleaved)左导电体与右导电体，对于层1850为偶数导电体141与奇数导电体142，对于层1851为偶数导电体143，与奇数导电体144，对于层1852为偶数导电体145与奇数导电体146。译码电路(decoding circuitry)包括晶体管，晶体管具有源极、栅极、漏极，其中源极耦接至偶数/奇数选择线1810与偶数/奇数选择线1811，栅极耦接至层选择线1820、层选择线1822与层选择线1823，以及在接点1801-接点1806处，漏极耦接至在不同层的垫片(pads)。
[0128]当使用层选择(level select)与偶/奇选择线在选定柱体(selected pillar)上以选择特定存储单元时，施加适当偏压以读取、编程或擦除在选定柱体和奇/偶选择在线，存取一个特定存储单元(specific cell)的译码方法能包括,开启在存取电路(accesscircuits)中，稱接至柱体的片选择线(slice selectline)与行选择线(column selectline),以选择特定柱体(particular pillar)。
[0129]图19为根据本发明的实施例中，集成电路的简化方块图。如本文所述实施的集成电路1875包括在衬底上的3D双存储单元结构金属氧化物存储器阵列1860。在总线(bus) 1865,地址(addresses)提供给行译码装置/页缓冲电路(column decoder/pagebuffer circuits) 1863、片译码装置(slicedecoder) 1861以及左/右侧平面译码装置1858。对类似如图1中所示的阵列实施例中，用于个别柱体(individual pillars)的存取装置阵列位于阵列I860下方,且存取装置阵列稱接至片译码装置(slice decoder) 1861及行译码装置/页缓冲电路(column decoder/page buffer circuits) 1863。经由从在集成电路1875上的输入/输出端(input/output ports)的数据输入线(data-1n line) 1871,或从内部或外部的其他数据来源到集成电路1875，再到行译码装置/页缓冲电路(columndecoder/page buffer circuits) 1863,以提供数据。在所示的实施例中，在集成电路上包括其他电路1874,例如一般用途的处理器或特殊用途的应用电路(special purposeapplicationcircuitry),或提供系统整合芯片(system-on-a-chip)功能的组合模块,组合模块为存储单元阵列所支持。经由从在集成电路1875上的行译码装置/页缓冲电路(column decoder/page buffer circuits) 1863,到输入 / 输出端的数据输出线(data-outline) 1872,或到内部或外部的其他数据目的地(datadestinations)再到集成电路1875,以提供数据。
[0130]在此例子中实施的控制器，偏压安排状态机(bias arrangementstatemachine) 1869可透过在区块1868中电压的产生或提供，控制偏压安排供给电压(bias arrangement supply voltages)的应用，例如读取,编辑或擦除电压的应用。控制器可使用本【技术领域】中已知的专用的逻辑电路来实施。在替代实施例中，控制器包括一般用途处理器，一般用途处理器可在同一集成电路上实施，而集成电路执行计算机程序，控制装置的操作。在其他实施例中，专用的逻辑电路(special-purpose logic circuitry)与一般用途处理器的组合可用于控制器的实施。
[0131]特别当对于一个特定平面上，已达到存储器元件尺寸的物理极限(physicallimitations)时，三维叠层为一有效的方式以降低半导体存储器每位的成本。针对3D阵列的先前技术，都需要几个临界光刻(criticallithography)步骤以在每个叠层层(stacklayer)制造最小特征尺寸(featuresize)的元件。此外,用于存储器阵列的驱动器晶体管(driver transistors)的数量亦须乘以平面的数量。
[0132]本发明所揭露的技术包括高密度3D阵列，且仅需要一临界光刻(criticallithography)步骤即能图案化所有层。在图案化步骤中，各层是可共享存储器贯孔(memoryvia)及层互联件(layer interconnect)。此外,各层能共享字线及位线译码装置，以改善先前技术中多层结构所产生面积损失(area penalty)的问题。在此叙述用于金属氧化物及其他可编程电阻存储器的独特两双胞(two-2-cell)单元结构，在每一个存储器柱体的两侧(two sides of a memory pillar)还提供数据位置(data site)。使用存取装置阵列以选择个别存储器柱体。使用左字线与右字线以在选定的平面选择个别存储单元。
[0133]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种存储器装置，包括: 一存取装置阵列； 多个图案化导电体层，彼此通过多个绝缘层分开，以形成该存取装置阵列，该多个图案化导电体层包括多个左侧导电体与多个右侧导电体； 一导电柱阵列，延伸穿过该多个图案化导电体层，在阵列中的多个柱体，是接触在该存取装置阵列中相对应的该多个存取装置，并定义出左侧界面区域与右侧界面区域，该多个左侧与右侧界面区域是设置在该多个柱体与相邻的左侧导电体与右侧导电体之间，且是在该多个图案化导电体层中对应的图案化导电体层上；以及 多个存储器元件，设置在该多个左侧界面区域与该多个右侧界面区域中，每该多个存储器元件包括一可编程存储器材料与一可擦除存储器材料。
2.根据权利要求1所述的存储器装置，包括: 多个列译码电路(row decoding circuits)及多个行译码电路(columndecodingcircuits)，耦接到该存取装置阵列，该存取装置阵列是设置在该导电柱阵列中，并用以选择一柱体；以及 多个左平面译码电路与多个右平面译码电路，耦接到在该多个存导电体层中的该多个左侧导电体与该多个右侧导电体，以开启一选定存储单元(selected cell)的电流，及关闭在一未选定存储单元(unselected cell)的电流,该选定存储单元是位于一选定的图案化导电体层的该左侧界面区与该右侧界面区域中。
3.根据权利要求1所述的存储器装置，其中在该导电柱阵列的一柱体包括: 一导电体，是电性连接于一对应的存取装置；以及 一存储器材料层，是位于该导电体与该多个图案化导电体层之间，其中在每一该存储器元件的该可编程元件包括一有源区，设置在该多个左侧与右侧界面区域中的该存储器材料层上。
4.根据权利要求1所述的存储器装置，其中在该存取装置阵列的一存取装置，包括: 一晶体管，具有一栅极、一第一端点及一第二端点；以及 该存取装置阵列包括一位线、一字线，该位线被耦接至该第一端点，该字线被耦接至该栅极，且其中该第二端点被耦接至在该导电柱阵列的一对应的柱体。
5.根据权利要求1所述的存储器装置，其中在该存取装置阵列的一存取装置，包括: 一垂直晶体管，具有一第一源极/漏极端点，该端点被耦接至在该导体柱阵列中一相对应的导体柱；以及该阵列，包括: 一源极线或一位线，被耦接至该垂直晶体管的该源极/漏极端点，以及 一字线，提供一环绕式栅极结构(surrounding gate structure)。
6.根据权利要求1所述的存储器装置，其中在该存取装置阵列的该存取装置的该电极材料，包括一金属、一金属氮化物或一金属与金属氮化物的组合物，且该多个图案化导电体层，包括一金属及一过渡金属氧化物，该过渡金属氧化物是在该多个界面区中，且该过渡金属氧化物具有内建自我开关的特性。
7.根据权利要求1所述的存储器装置，其中在该多个图案化导电体层中的该多个左侧导电体与该多个右侧导电体，是配置以接触到相对应的一左侧平面译码电路与右侧平面译码电路。
8.根据权利要求1所述的存储器装置，其中该存取装置阵列是位于该多个图案化导电体层的下面。
9.根据权利要求1所述的存储器装置，其中: 在每一层中的该多个左侧导电体与该多个右侧导电体，具有多个着陆区，该多个着陆区未被任何该多个左侧导电体与右侧导电体所层迭(overlaid)，该多个左侧导电体与右侧导电体是位于层迭的该多个图案化导电体层中；及，包括: 多条导线，延伸穿过该多个导电体层并接触于该多个着陆区；及该多个左侧导电体与该多个右侧导电体，是设置在该多个图案化导电体层的上方，且连接到该多个导线；以及 该多个左侧平面译码电路与该多个右侧平面译码电路，耦接至该多个左侧导电体与该多个右侧导电体。
10.根据权利要求1所述的存储器装置，其中该多个存储器元件包括一渡金属氧化物，且该过渡金属氧化物具有内建自我开关的特征。
11.一种存储器装置，包括: 多条位线，设置在一第一平面上； 多条选择线，设置在一第二平面上，且该第二平面平行于该第一平面； 一柱体选择装置阵列，在阵列中的存取装置是配置在相对应的该多个位线与该多个选择线的多个交叉点，每该柱体选择装置，具有一第一端点、一第二端点及一第三端点，该第一端点是连接于在该相对应交叉点的该位线，该第二端点是连接于在该相对应交叉点的一选择线； 一导电柱阵列，在阵列中的多个柱体是连接于相对应的存取装置的该第三端点，该存取装置是在存取装置阵列中； 一侧壁存储器元件(sidewall memory elements)的3D阵列,包括过渡金属氧化物,且该过渡金属氧化物具有内建自我开关，在3D阵列中的该多个侧壁存储器元件是配置在阵列中的该多个柱体的侧边且包括该多个侧壁存储器元件，该多个侧壁存储器元件是在每一柱体上，在3D阵列中的该侧壁存储器元件，包括一可编程存储器材料与一可擦除存储器材料；以及 多对字线结构，是正交于该导电柱阵列，该每对字线结构，是配置在3D阵列中相对应的层上，且在一层中的一对给定(given)的字线结构，包括: 一第一字线结构，包括一第一组字线耦接于该层的一第一字线垫上，在该第一组的每条字线，是连接于该多个侧壁存储器元件，该多个侧壁存储元件是位于在该导电柱阵列中该多个柱体的交替行之间； 一第二字线结构，包括一第二组字线耦接于在该层的一第二元线垫上，且交错于该第一组字线的该字线，在该第一组字线中的每条字线，被连接至该多个侧壁存储器元件，该多个侧壁存储器元件是位于在该导电柱阵列中该多个柱体的交替行之间。
12.根据权利要求11 所述的存储器装置，包括: 一位地址译码电路(address decoding circuitry),稱接至该多个位线,用于存取一柱体列，该地址译码电路，稱接至该多个选择线，用于存取一柱体片(slice of conductivepillars),该柱体片(slice of conductive pillars)正交于该列，以及该地址译码电路被耦接至该多个字线结构，用于存取在该3D阵列中的一层存储单元。
13.根据权利要求11所述的存储器装置，其中该3D阵列中的该多个侧壁存储器元件，包括: 多个双存储单元结构，设置在该柱体上，在一给定的柱体上的该双存储单元结构，包括: 沿第一侧的一存储器元件，连接至该字线，该字线为在该层的该第一组字线上；以及沿一第二相反侧的一第二存储器元件，连接至该字线，该字线为在该层的该第二组字线上。
14.根据权利要求11所述的存储器装置，其中该多个该侧壁存储器元件，包括:一可编程电阻存储器材料。
15.根据权利要求11所述的存储器装置，其中该多个侧壁存储器元件，包括一可编程电阻及一金属氧化物存储器材料，该金属氧化物存储器材料其特征为具有内建自我开关。
16.根据权利要求11所述的存储器装置，其中该多个侧壁存储器元件，包括该可编程电阻及一氧化钨存储器材料。
17.根据权利要求11所述的存储器装置，进一步包括: 一控制器(controller),以编辑与擦除多个选定存储单元。
18.一种存储器装置的制造方法，包括: 形成一存取装置阵列； 形成多个图案化导电体层(patterned conductorlayers),是彼此分开,且由多个绝缘层与该存取装置阵列，该多个图案化导电体层包括多个左侧导电体与右侧导电体； 形成一导电柱阵列，延伸穿过该多个图案化导电体层，在阵列中的多个柱体，是接触在该存取装置阵列中相对应的该多个存取装置，以及定义出多个左侧与右侧的界面区域，该多个界面区域是在该多个柱体与该多个左侧导电体与该多个右侧导电体间，且是在该多个图案化导电体层的相对应图案化导电体层上；以及 形成多个存储器元件，是在该多个左侧与右侧的界面区域，每一该多个存储器元件包括:一过渡金属氧化物，是通过氧化在每一层中的该多个左侧与右侧导电体。
19.根据权利要求18所述的制造方法，其中形成多个图利化导电体层，包括: 形成多个导电材料(conductive material)經覆层； 形成多个绝缘材料毯覆层于该多个导电材料毯覆层之间，以形成一叠层； 刻蚀该叠层，包括刻蚀该多个毯覆层以定义出该多个左侧与右侧导电体。
20.根据权利要求19所述的制造方法，其中刻蚀该叠层的步骤，包括通过该多个图案化导电体层刻蚀多个沟道，且形成该导电柱阵列的步骤包括: 形成一过渡金属氧化物，是在多个沟道侧壁上； 以一电极材料充填该多个沟道于该多个沟道侧壁上的该过渡金属氧化物之上；以及 在该多个沟道内图案化电极材料，以形成该些柱体列。
21.根据权利要求20所述的制造方法，其中该电极材料，包括一金属氮化物。
22.根据权利要求18所述的制造方法，包括: 图案化该多个导电体层，使得 在每一层的该多个左侧与右侧导电体具有多个着陆区，该多个着陆区是未被任何该多个左侧与右侧导电体所层叠，是位于层叠的该多个图案化导电体层中； 形成多个贯孔以曝露出该多个着陆区， 形成多条导线(conductive lines)于该多个贯孔中，以及 形成多个连接点于该多个图案化导电体层上，且在该多个贯孔中与该多个导线接触，该多个连接点连接至译码电路。
23.根据权利要求1 8所述的制造方法，其中该过渡金属氧化物是在该多个界面区中，且具有内建自我开关。
【文档编号】H01L27/115GK103811495SQ201310016277
【公开日】2014年5月21日 申请日期:2013年1月16日 优先权日:2012年11月15日
【发明者】简维志, 李明修, 龙翔澜 申请人:旺宏电子股份有限公司