半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件及其制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的多个栅极堆叠以及栅极堆叠的沿第一方向的两侧的多个源漏区；在器件上形成层间介质层；刻蚀层间介质层以形成源漏接触沟槽；在源漏接触沟槽中形成接触金属层，具有沿第二方向延伸的、并且连接多个源漏区的第一部分，以及沿第一方向延伸的、并且与所述第一部分相连的第二部分，以在同一平面内实现不同晶体管之间的局部互连。依照本发明的半导体器件及其制造方法，利用相邻晶体管的自对准接触结构实现晶体管之间短距离局域互连，简化了工艺，降低了成本。
【专利说明】半导体器件及其制造方法

【技术领域】
[0001] 本发明涉及一种半导体器件及其制造方法，特别是涉及一种利用自对准接触结构 实现局部互连的三维多栅FinFET及其制造方法。

【背景技术】
[0002] 在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate)是主要的器件结 构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003] 例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑 制短沟道效应（SCE)以及漏致感应势垒降低（DIBL)效应，具有更低的结电容，能够实现沟 道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流， 降低了对于有效栅氧厚度（EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区 顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
[0004] 现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多 个平行的沿第一方向延伸的鳍片和沟槽；对鳍片执行离子注入或者沉积掺杂层并退火，在 鳍片中部形成穿通阻挡层（PTSL)以抑制寄生沟道效应；在沟槽中填充绝缘材料，回刻以露 出部分鳍片，形成浅沟槽隔离（STI);在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如 仅1?5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻 蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂 直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构（LDD)以抑制 漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在 栅极侧墙的沿第一方向的两侧的鳍片上外延生长相同或者相近材料形成源漏区，优选采用 SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停 止层（CESL);在晶片上沉积层间介质层（ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟 槽；在栅极沟槽中沉积高k材料（HK)的栅极绝缘层以及金属/金属合金/金属氮化物（MG) 的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻 蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形 成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由 于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。此种接 触塞结构也称作自对准接触（SAC)。
[0005] 之后，现有技术实现不同晶体管之间的互连的步骤通常包括，在上述FinFET器件 的SAC结构上方再次形成层间介质层，在层间介质层上涂布光刻胶并曝光显影形成光刻胶 图形，该光刻胶图形暴露了待连接的不同晶体管的各自的SAC结构的至少一部分(通常为 圆形或者矩形孔)，以光刻胶图形为掩模刻蚀层间介质层形成互连通孔（via)，在via中沉 积例如Cu、A1的互连金属，最后在层间介质层上形成上层金属连线以连接这些填充了金属 的 via。
[0006] 因此综上所示，现有的传统HK/MG工艺的晶体管互连需要通过位于源漏接触之上 的至少一层金属互连结构，器件结构和工艺均较为复杂，限制了低成本制造高性能器件的 可能性。


【发明内容】

[0007] 由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其 制造方法，能通过自对准接触结构实现晶体管之间短距离局域互连。
[0008] 为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延 伸的多个鳍片；在鳍片上形成沿第二方向延伸的多个栅极堆叠以及栅极堆叠的沿第一方向 的两侧的多个源漏区；在器件上形成层间介质层；刻蚀层间介质层以形成源漏接触沟槽； 在源漏接触沟槽中形成接触金属层，具有沿第二方向延伸的、并且连接多个源漏区的第一 部分，以及沿第一方向延伸的、并且与所述第一部分相连的第二部分，以在同一平面内实现 不同晶体管之间的局部互连。
[0009] 其中，形成多个栅极堆叠、源漏区的步骤进一步包括：在鳍片上形成沿第二方向延 伸的多个假栅极堆叠；在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和多个源漏区；在 器件上形成层间介质层；去除多个假栅极堆叠，在层间介质层中留下栅极沟槽；在栅极沟 槽中形成多个栅极堆叠。
[0010] 其中，在形成多个假栅极堆叠之前进一步包括：在鳍片中和/或底部形成穿通阻 挡层。
[0011] 其中，第一部分包括连接第一晶体管的源漏区之一的第一段，连接第一晶体管的 另一源漏区的第二段，连接第二晶体管的源漏区之一的第三段，连接第二晶体管的另一源 漏区的第四段，第二部分至少连接第一段至第四段之中的两个。
[0012] 其中，第一晶体管的另一源漏区与第二晶体管的源漏区之一共用，使得第二段与 第三段重合。
[0013] 其中，接触金属层的材料包括金属、金属的合金、金属的氮化物，其中所述金属选 自 W、Ti、Pt、Ta、M。、Cu、Al、Ag、Au 及其组合。
[0014] 其中，接触金属层的第一部分和/或第二部分在顶视图中形貌包括圆形、椭圆、梯 形、矩形及其组合。
[0015] 其中，形成接触金属层之后进一步包括在上方形成与之共型的电阻率较低的第二 接触金属层。
[0016] 本发明还提供了一种半导体器件，至少包括第一晶体管和第二晶体管，其中每个 晶体管包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的 多个栅极，位于栅极沿第一方向的两侧的鳍片上的多个源漏区，源漏区上具有接触金属层； 其中，接触金属层包括沿第二方向延伸的多个第一部分，分别连接第一晶体管和/或第二 晶体管的源漏区；接触金属层还包括沿第一方向延伸的多个第二部分，分别连接所述多个 第一部分以实现在同一平面内的多个晶体管之间的局部互连。
[0017] 其中，第一部分包括连接第一晶体管的源漏区之一的第一段，连接第一晶体管的 另一源漏区的第二段，连接第二晶体管的源漏区之一的第三段，连接第二晶体管的另一源 漏区的第四段，第二部分至少连接第一段至第四段之中的两个。
[0018] 其中，第一晶体管的另一源漏区与第二晶体管的源漏区之一共用，使得第二段与 第三段重合。
[0019] 其中，鳍片中和/或底部具有穿通阻挡层。
[0020] 其中，接触金属层的材料包括金属、金属的合金、金属的氮化物，其中所述金属选 自 W、Ti、Pt、Ta、M。、Cu、Al、Ag、Au 及其组合。
[0021] 其中，接触金属层的第一部分和/或第二部分在顶视图中形貌包括圆形、椭圆、梯 形、矩形及其组合。
[0022] 其中，接触金属层为层叠结构，包括电阻率较高的第一接触金属层以及其上方与 之共型的电阻率较低的第二接触金属层。
[0023] 依照本发明的半导体器件及其制造方法，利用相邻晶体管的自对准接触结构实现 晶体管之间短距离局域互连，简化了工艺，降低了成本。

【专利附图】

【附图说明】
[0024] 以下参照附图来详细说明本发明的技术方案，其中：
[0025] 图1至图13为依照本发明的FinFET的SAC结构制造方法各步骤的剖面示意图；
[0026] 图14至图16为依照本发明的利用FinFET的SAC结构实现管间互连的方法的顶 视图；以及
[0027] 图17为依照本发明的FinFET的示意性透视图。

【具体实施方式】
[0028] 以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技 术效果，公开了自对准接触结构实现晶体管之间短距离局域互连的三维多栅FinFET及其 制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语"第一"、 "第二"、"上"、"下"等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非 暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0029] 值得注意的是，以下图1至图13各个附图中上部部分为器件沿图17中第一方向 (鳍片延伸方向，源漏延伸方向，也即Y-Y'轴线）的剖视图，中间部分为器件沿第二方向 (栅极堆叠延伸方向，垂直于第一方向，也即X-X'轴线）的栅极堆叠中线的剖视图，下部部 分为器件沿平行于第二方向且位于栅极堆叠之外（第一方向上具有一定距离）位置处(也即 Χ1-ΧΓ轴线）获得的剖视图。
[0030] 如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之 间的沟槽1G，其中第一方向为未来器件沟道区延伸方向（图15中的Y-Y'轴线)。提供衬 底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si)、单晶体锗（Ge)、应变硅 (Strained Si)、锗娃（SiGe)，或是化合物半导体材料，例如氮化镓（GaN)、砷化镓（GaAs)、 磷化铟（InP)、锑化铟（InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS 工艺兼容的考虑，衬底1优选地为体Si。优选地，在衬底1上通过LPCVD、PECVD等工艺沉 积形成硬掩模2,材质例如为氧化娃、氮化娃、氮氧化娃及其组合。以硬掩模2为掩模，光刻 /刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的 衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子 刻蚀（RIE)或者四甲基氢氧化铵（TMAH)湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。 值得注意的是，以下图1至图13仅显示了一个FinFET的SAC结构的制造步骤剖视图，事实 上在衬底上具有多个FinFET的鳍片结构1F，并且将形成多个SAC结构。
[0031] 如图2所示，在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO (快速热氧化)、 旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的隔离层 3。优选地，在图2之后、图3之前进一步执行CMP、回刻等平坦化工艺，对隔离层3平坦化直 至暴露硬掩模层2。
[0032] 如图3所示，在鳍片1F中和/或底部形成STI穿通阻挡层（STI PTSL) 4。在图2 所示结构平坦化露出硬掩模层2之后，执行离子注入，可以包括N、C、F、P、Cl、As、B、In、Sb、 Ga、Si、Ge等及其组合。随后执行退火，例如在500?1200摄氏度下热处理lms?lOmin， 使得注入的元素与鳍片IF反应，形成高掺杂的(掺杂上述材料的Si)或者绝缘材料的(例如 掺杂有上述元素的氧化硅)的穿通阻挡层4。在本发明一个实施例中，控制注入能量和剂量， 仅在鳍片1F中形成了沟道穿通阻挡层4B，如图3所示，以抑制沟道区通过STI侧面的泄漏。 然而，在本发明另一优选实施例中，控制注入能量和剂量，使得穿通阻挡层4还分布在鳍片 1F底部与衬底1界面处作为STI穿通阻挡层4A，以有效隔绝鳍片1F中沟道区、源漏区与相 邻鳍片有源区之间的泄漏电流。层4B材质可以与层4A材质相同，也可以包含上述元素中 的不同组分(但至少包含氧)。层4B可以与层4A同时一次性注入形成(不同元素注入深度 不同)，也可以先后两次不同深度、剂量的注入，例如可以先深距离注入形成层4A，后浅距离 注入形成层4B，反之亦然。此外，除了上述高掺杂的穿通阻挡层之外，也可以注入大量的氧 (〇)以形成氧化硅基的绝缘层以作为穿通阻挡层（该氧化硅层内也可以进一步掺杂上述杂 质)。值得注意的是，沟道穿通阻挡层4B距离鳍片1F顶部(或底部）的高度可以任意设定， 在本发明一个实施例中优选为鳍片1F自身高度的1/3?1/2。STI穿通阻挡层4A和沟道 穿通阻挡层4B厚度例如是5?30nm。层4A的宽度(沿第一和/或第二方向）依照整个器 件有源区宽度而设定，层4B的宽度则与鳍片1F相同，也即层4A的宽度明显大于层4B的宽 度。
[0033] 如图4所示，选择性刻蚀隔离层3,再次形成沟槽1G，暴露出鳍片1F-部分。可以 采用光刻胶图形或者其他硬掩模图形，选择各向异性的刻蚀方法，例如等离子体干法刻蚀、 RIE，刻蚀隔离层3,使得剩余的隔离层3构成了浅沟槽隔离（STI) 3。优选地，沟槽1G的深 度，也即STI3顶部距离鳍片1F顶部的距离，大于等于沟道穿通阻挡层4B顶部距离鳍片1F 顶部的距离，以便完全抑制沟道区之间的穿通。随后，湿法腐蚀去除了硬掩模2。
[0034] 如图5所示，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠结构5。在整个器 件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等 工艺形成假栅极绝缘层5A和假栅极材料层5B，并优选进一步包括硬掩模层5C。层5A例如 是氧化硅，层5B例如是多晶硅、非晶硅、非晶碳、氮化硅等，层5C例如是氮化硅。以具有垂 直于第一方向的第二方向的矩形开口的掩模板，依次光刻/刻蚀（同样地，刻蚀是各向异性 的，优选等离子体干法刻蚀、RIE)硬掩模层5C、假栅极材料层5B以及假栅极绝缘层5A，在 鳍片1F顶部形成沿第二方向延伸的假栅极堆叠5。如图5上部以及中部所示，假栅极堆叠 5 (5C/5B/5A)仅分布在沿X-X'轴线的一定宽度范围内，在一定距离之外的Χ1-ΧΓ轴线 处没有分布。
[0035] 如图6所示，在多个假栅极堆叠5的侧壁形成侧墙6。优选地，形成侧墙之前先以 假栅极堆叠5为掩模，对鳍片IF顶部进行轻掺杂，包括多角度浅注入或者分子掺杂、扩散掺 杂等，在鳍片1F顶部形成了轻掺杂源漏区（LDD结构)1LS和1LD。随后，在整个器件上通过 LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺形成侧墙材料层6,其材 质例如氮化娃、氮氧化娃、氧化娃、含碳氧化娃、非晶碳、低k材料、类金刚石无定形碳（DLC) 等及其组合。在本发明一个实施例中，优选氮化硅。随后，采用各向同性或者侧面刻蚀较 小的各向异性(侧壁与底部刻蚀速率比例如大于等于1:3)的刻蚀工艺，例如调整碳氟基气 体碳氟比的RIE使得对于侧壁以及底部的过刻蚀（over-etch，0E)较小，在假栅极堆叠5 的沿第一方向的侧壁留下侧墙6。随后可选地，在鳍片1F上被假栅极堆叠5覆盖部分之外 的区域上外延生长提升源漏1HS和1HD。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、 溅射等工艺，在鳍片1F顶部轻掺杂区1LS和1LD上方外延生长提升漏区1HD和提升源区 1HS。其中，提升源漏区1HS/1HD材质可以与衬底1、鳍片1F相同，例如均为Si，也可以材质 不同，例如具有更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其组合。优选地，在 外延生长提升源漏的同时进行原位掺杂或者外延之后进行离子注入而重掺杂，使得提升源 漏1HD/1HS具有高于轻掺杂源漏1LD/1LS的杂质浓度。随后，退火以激活掺杂的杂质。
[0036] 如图7所示，在整个器件上形成接触刻蚀停止层（CESL) 7A以及层间介质层（ILD) 7B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层 7A (可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的 ILD7B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、 无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟娃玻璃、1^、？36、1^6)、多孔低1^材 料(例如二硅三氧烷（SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F 多孔无定形碳、多孔金刚石、多孔有机聚合物)。随后，采用CMP、回刻等工艺平坦化ILD7B以 及硬掩模层5C直至暴露假栅极堆叠5的假栅极材料层5B。
[0037] 如图8所示，去除假栅极堆叠5,在ILD7B中留下栅极沟槽7G。去除假栅极堆叠5， 可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸(硫酸、硝酸）以 及强氧化剂(臭氧、双氧水）组合针对非晶碳、DLC，HF基腐蚀液(稀释HF或者ΒΟΕ，Β0Ε为缓 释刻蚀剂，NH4F与HF混合溶液)针对氧化硅，由此去除假栅极材料层5B以及假栅极绝缘层 5A，直至暴露鳍片1F顶部。此外，也可以采用各向异性的干法刻蚀(仅沿第二方向的X-X' 轴线)，调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率(刻蚀比例如大于5:1 并优选10?15:1)，由此刻蚀形成垂直侧壁形貌的栅极沟槽7G。
[0038] 如图9所示，在ILD7B的栅极沟槽7G中形成最终的栅极堆叠8。例如，采用PECVD、 HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽7G中形成了栅极堆叠8。栅极堆 叠8至少包括高k材料的栅极绝缘层8A以及金属基材料的栅极导电层8B。高k材料包括 但不限于包括选自 Hf〇2、HfSiOx、HfSiON、HfA10x、HfTaO x、HfLaOx、HfAlSiOx、HfLaSiOx 的铪 基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整， 例如可为1?6且不限于整数)，或是包括选自Zr0 2、La203、LaA103、Ti02、Y 203的稀土基高K 介质材料，或是包括A1203，以其上述材料的复合层。栅极导电层10B则可为多晶硅、多晶锗 硅、或金属，其中金属可包括 Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、 Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层8B中还可掺杂 有C、F、N、0、B、P、As等元素以调节功函数。栅极导电层8B与栅极绝缘层8A之间还优选 通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出），阻挡层材质为MxNy、M xSiyNz、 皿/1具、]?/1!^具，其中]\1为了&、11、!^、21'、]\1〇、1或其它元素。
[0039] 如图10所示，回刻栅极堆叠8特别是栅极导电层8B，使其顶部低于ILD7B而具有 凹陷(未示出）。随后通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等方法，在栅极导电层 8B顶部形成栅极盖层8C，其材质例如氮化硅、氮氧化硅、DLC等及其组合。
[0040] 如图11以及图14所示，在ILD7B上再次旋涂、喷涂相同或者相似材料的层间介质 层(第二ILD)7C。其中，图14中各个虚线框部分代表ILD7C下方的各个FinFET的构件。随 后，如图11以及图15所示在ILD7C上形成光刻胶图形PR，用于限定源漏接触沟槽的位置。 光刻胶图形PR具有暴露了 ILD7B顶部的开口 9。其中，如图15所示，开口 9具有沿Χ1-ΧΓ 轴线也即第二方向分布的第一段9A，下方即第一 FinFET需要形成源（S)接触沟槽的区域， 也即源区1HS正上方。开口 9还具有平行于第一部分9A的第二段9B，其下方为第一 FinFET 需要形成漏（D)接触沟槽的区域，也即漏区1HD正上方。优选地，第二段9B也同时位于第 二FinFET (第二方向上栅宽度较窄)的源（S)接触沟槽的区域上方，也即第二FinFET的1HS 上方。在本发明其他实施例中（未示出），第二段9B可以分为相隔一定距离的第二段第一节 9B1以及第二段第二节9B2,分别代表第一 FinFET漏极(或源极)上方开口以及第二FinFET 源极(或漏极)上方开口。进一步地，开口 9在第二FinFET的另一极(漏极)上方还具有第三 段9C。以上开口段9A、9B、9C暴露了不同FinFET的源漏区上方的ILD7B。此外，开口 9还 具有垂直于上述第一段9A、第二段9B、第三段9C的第四段9D，9D沿平行于Y-Y'轴线而延 伸分布，依次连接了上述三个部分9A?9C，可以都相连，或者仅连接其中两个(也即至少连 接两个沿第二方向延伸的开口），并不限于顶视图中特定的连接方式。具体依照晶体管布局 布线需要，例如当P型FinFET与N型FinFET组合成为反相器时，一个FET的源极与另一个 FET的漏极通过稍后形成的SAC结构的接触金属层相连；当多个FET串/并联形成门阵列 时，根据节点的数字逻辑关系来设定相连的区域。在本发明一个实施例中，如图15所示，开 口 9的各个段均为矩形，相连形成倒转的"F"型，然而在本发明其他实施例中，开口段9A? 9D可以为任何形状，例如圆形、椭圆、梯形、矩形，只要开口段9A?9C沿第二方向延伸并覆 盖了不同FinFET的源漏区，开口段9D沿第一方向延伸并连接了开口 9A?9C之中的至少 两个即可。
[0041] 如图12所示，以光刻胶图形PR为掩模，依次刻蚀ILD7C、ILD7B、接触刻蚀停止层 7A，直至暴露源漏区1HS/1HD，形成接触沟槽10。刻蚀方法优选各向异性的干法刻蚀，例如 等离子干法刻蚀或者RIE。由于栅极侧墙6、栅极盖层5C以及接触刻蚀停止层7A为材质较 硬的氮化硅材料，刻蚀最终停止在源漏区上，栅极堆叠8受到侧墙6和盖层5C的保护而未 受影响。此时，如图15或者16所示，在平面顶视图中，接触沟槽10与PR图形的开口 9共 型，相应地具有沿第二方向延伸的接触沟槽10A、10B、10C以分别暴露第一FinFET的源漏区 之一、第一 FinFET的另一源漏区或者第二FinFET的源漏区之一、以及第二FinFET的另一 源漏区。优选地，通过湿法或者干法工艺去除光刻胶图形PR。
[0042] 如图13以及附图16所示，在接触沟槽10中填充接触金属层11。例如通过M0CVD、 MBE、ALD、蒸发、溅射等工艺，形成了接触金属层11。层11优选延展性较好、填充率较高并且 相对低成本的材料，例如包括W、Ti、Pt、Ta、Mo等金属、这些金属的合金、以及这些金属的相 应氮化物。优选地，在填充层11之前优选在源漏区上形成金属硅化物(未示出）以降低接触 电阻。例如，在接触孔中蒸发、溅射、MOCVD、MBE、ALD形成金属层(未示出），其材质例如Ni、 Pt、Co、Ti、W等金属以及金属合金。在250?1000摄氏度下退火lms?lOmin，使得金属 或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。
[0043] 进一步优选地，在形成接触金属层11之后，回刻接触金属层11使其顶部低于栅极 堆叠8的顶部(例如低于栅极材料层8B的顶部)，重新在ILD7B中露出了接触沟槽的一部分。 回刻工艺可以采用等离子干法刻蚀、RIE，也可以针对金属材质选用湿法腐蚀，例如硝酸、硫 酸、盐酸等浓酸。随后，在接触孔中再次形成层间介质层（ILD，未示出)并平坦化直至暴露栅 极盖层8C。刻蚀ILD直至暴露接触金属层11，在ILD层中再次形成源漏接触沟槽。随后， 通过MOCVD、MBE、ALD、蒸发、溅射等工艺形成第二接触金属层（未示出），并且与之前的接触 金属层共型(保形性良好)。第二接触金属层的材质与(第一)接触金属层11不同，优选较低 电阻率的金属，例如包括Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的氮化物。
[0044] 值得注意的是，如果不存在多层接触金属层11 (也即不考虑金属填充率、电阻率、 成本等因素而采用单一材料形成源漏接触)，则层11材料包括W、Ti、Pt、Ta、Mo、Cu、Al、Ag、 Au等金属、这些金属的合金、以及这些金属的氮化物。
[0045] 如图16所示，接触金属层11构成了自对准接触结构11，具有与开口 9、接触沟槽 10共型的结构，也即包括沿Χ1--ΧΓ的第二方向延伸的第一段11A以连接第一 FinFET的源 漏区之一，包括沿平行于第二方向并且与第一段11A间隔了栅极堆叠8的第二段11B以连 接第一 FinFET的另一源漏区或者连接第二FinFET的源漏区之一，包括沿平行于第二方向 延伸并且与第二段11B间隔了另一栅极堆叠8的第三段11C以连接第二FinFET的另一源 漏区，还包括沿第一方向延伸并且连接了上述第一至第三段11A?11C的第四段11D。其中 各个段11A?11D顶视图中可以为任何形状，例如圆形、椭圆、梯形、矩形，只要在与器件的 源漏接触11同一平面内实现不同晶体管的源漏区的局部短距离互连即可。其中，第一、第 二FinFET可以如图14?16所示为共用源漏区之一的紧邻的两个晶体管(第一 FinFET的 漏极与第二FinFET的源极可以共用），或者可以为相距一定距离(例如不超过器件特征尺寸 的5?30倍）的两个晶体管(也即第二段11B具有第一节11B1和第二节11B2,与开口 9的 情形类似)。
[0046] 最终形成的器件结构透视图如图17所示，剖视图如图13所示，顶视图如图16所 示，器件包括多个晶体管，至少含有第一晶体管和第二晶体管，其中每个晶体管包括：衬底 上沿第一方向延伸的多个鳍片，沿第二方向延伸（与第一方向相交并且优选地垂直）并且跨 越了每个鳍片的栅极，位于栅极沿第一方向的两侧的鳍片上的源漏区，源漏区上具有接触 金属层。其中，接触金属层包括沿第二方向延伸的多个第一部分，分别连接第一晶体管和第 二晶体管的源漏区，接触金属层还包括沿第一方向延伸的多个第二部分，分别连接所述多 个第一部分以实现在同一平面内的多个晶体管之间的局部互连。其余各个部件结构以及参 数、材料均在方法中详述，在此不再赘述。
[0047] 依照本发明的半导体器件及其制造方法，利用相邻晶体管的自对准接触结构实现 晶体管之间短距离局域互连，简化了工艺，降低了成本。
[0048] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需 脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可 做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在 于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构 及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1. 一种半导体器件制造方法，包括： 在衬底上形成沿第一方向延伸的多个鳍片； 在鳍片上形成沿第二方向延伸的多个栅极堆叠以及栅极堆叠的沿第一方向的两侧的 多个源漏区； 在器件上形成层间介质层； 刻蚀层间介质层以形成源漏接触沟槽； 在源漏接触沟槽中形成接触金属层，具有沿第二方向延伸的、并且连接多个源漏区的 第一部分，以及沿第一方向延伸的、并且与所述第一部分相连的第二部分，以在同一平面内 实现不同晶体管之间的局部互连。
2. 如权利要求1的半导体器件制造方法，其中，形成多个栅极堆叠、源漏区的步骤进一 步包括： 在鳍片上形成沿第二方向延伸的多个假栅极堆叠； 在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和多个源漏区； 在器件上形成层间介质层； 去除多个假栅极堆叠，在层间介质层中留下栅极沟槽； 在栅极沟槽中形成多个栅极堆叠。
3. 如权利要求2的半导体器件制造方法，其中，在形成多个假栅极堆叠之前进一步包 括：在鳍片中和/或底部形成穿通阻挡层。
4. 如权利要求1的半导体器件制造方法，其中，第一部分包括连接第一晶体管的源漏 区之一的第一段，连接第一晶体管的另一源漏区的第二段，连接第二晶体管的源漏区之一 的第三段，连接第二晶体管的另一源漏区的第四段，第二部分至少连接第一段至第四段之 中的两个。
5. 如权利要求4的半导体器件制造方法，其中，第一晶体管的另一源漏区与第二晶体 管的源漏区之一共用，使得第二段与第三段重合。
6. 如权利要求1的半导体器件制造方法，其中，接触金属层的材料包括金属、金属的合 金、金属的氮化物，其中所述金属选自W、Ti、Pt、Ta、Mo、Cu、Al、Ag、Au及其组合。
7. -种半导体器件，至少包括第一晶体管和第二晶体管，其中每个晶体管包括： 衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的多个栅 极，位于栅极沿第一方向的两侧的鳍片上的多个源漏区，源漏区上具有接触金属层； 其中，接触金属层包括沿第二方向延伸的多个第一部分，分别连接第一晶体管和/或 第二晶体管的源漏区； 接触金属层还包括沿第一方向延伸的多个第二部分，分别连接所述多个第一部分以实 现在同一平面内的多个晶体管之间的局部互连。
8. 如权利要求7的半导体器件，其中，第一部分包括连接第一晶体管的源漏区之一的 第一段，连接第一晶体管的另一源漏区的第二段，连接第二晶体管的源漏区之一的第三段， 连接第二晶体管的另一源漏区的第四段，第二部分至少连接第一段至第四段之中的两个。
9. 如权利要求8的半导体器件，其中，第一晶体管的另一源漏区与第二晶体管的源漏 区之一共用，使得第二段与第三段重合。
10. 如权利要求7的半导体器件，其中，鳍片中和/或底部具有穿通阻挡层。
【文档编号】H01L23/522GK104124198SQ201310151287
【公开日】2014年10月29日 申请日期:2013年4月27日 优先权日:2013年4月27日
【发明者】殷华湘, 钟汇才, 朱慧珑 申请人:中国科学院微电子研究所