半导体器件的形成方法
【专利摘要】一种半导体器件的形成方法，包括：提供衬底，衬底包括第一有源区和第二有源区，第一有源区和第二有源区的类型相反；在衬底上形成位于第一有源区的第一伪栅极结构、位于第二有源区的第二伪栅极结构，第一伪栅极结构包括第一栅介质层和第一伪栅极，第二伪栅极结构包括第二栅介质层和第二伪栅极；在衬底上形成层间介质层，层间介质层的上表面与第一伪栅极上表面、第二伪栅极上表面持平；去除第一伪栅极形成第一伪栅沟槽；去除第二伪栅极结构形成第二伪栅沟槽；在第二伪栅沟槽的底部和侧壁形成第三栅介质层。本发明的方案可以分别调整第一栅介质层和第三栅介质层的材料成分、厚度等参数，以改善对应第一栅介质层和第三栅介质层的晶体管的性能。
【专利说明】半导体器件的形成方法
【技术领域】
[0001] 本发明涉及半导体【技术领域】，尤其涉及一种半导体器件的形成方法。
【背景技术】
[0002] 在现有技术中，使用高K栅介质层的金属栅晶体管得到普遍认可。使用高K栅介 质层的金属晶体管与传统的CMOS晶体管相比，可以减少栅极漏电流，提升与时间相关的介 质击穿（TimeDependentDielectricBreakdown,TDDB)性能，降低栅介质层发生击穿的可 能性。
[0003] 图1?图3是现有技术的在同一衬底上同时形成PMOS金属晶体管和匪OS金属晶 体管的方法的剖面结构示意图。
[0004] 参照图1，衬底100包括P型有源区和N型有源区，在P型有源区形成有第一高K 栅介质层101和位于第一高K栅介质层101上的第一伪栅极111，在N型有源区形成有第 二高K栅介质层102和位于第二高K栅介质层102上的第二伪栅极112,在第一伪栅极111 两侧衬底、在第二伪栅极112两侧衬底中形成有源极、漏极(未示出）。
[0005] 结合参照图1和图2,沉积层间介质层103,层间介质层103覆盖P型有源区和N 型有源区，层间介质层103上表面与第一伪栅极111上表面和第二伪栅极112上表面持平。 接着，去除第一伪栅极111形成第一伪栅沟槽121，去除第二伪栅极112形成第二伪栅沟槽 122。
[0006] 参照图3,在第一伪栅沟槽中填充金属形成第一金属栅极131，在第二伪栅沟槽中 填充金属形成第二金属栅极132,这样形成位于P型有源区的PMOS金属晶体管、位于N型有 源区的NMOS金属晶体管。
[0007] 但是，上述在同一衬底上同时形成PMOS金属晶体管和NMOS金属晶体管的工艺，形 成的NMOS金属晶体管的TDDB性能不佳。
【发明内容】
[0008] 本发明解决的问题是在同一衬底上同时形成PMOS金属晶体管和NMOS金属晶体管 的工艺，形成的NMOS金属晶体管性能不佳。
[0009] 为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
[0010] 提供衬底，所述衬底包括第一有源区和第二有源区，所述第一有源区和第二有源 区的类型相反；
[0011] 在所述衬底上形成位于第一有源区的第一伪栅极结构、位于第二有源区的第二伪 栅极结构，所述第一伪栅极结构包括第一栅介质层和位于第一栅介质层上的第一伪栅极， 所述第二伪栅极结构包括第二栅介质层和位于第二栅介质层上的第二伪栅极；
[0012] 在所述衬底上形成层间介质层，所述层间介质层的上表面与第一伪栅极上表面、 第二伪栅极上表面持平；
[0013] 去除所述第一伪栅极形成第一伪栅沟槽；
[0014] 去除所述第二伪栅极结构形成第二伪栅沟槽；
[0015] 在所述第二伪栅沟槽的底部和侧壁形成第三栅介质层。
[0016] 可选地，在形成所述第一伪栅沟槽后，形成所述第二伪栅沟槽；或者，在形成第二 伪栅沟槽后，形成第一伪栅沟槽。
[0017] 可选地，所述第一栅介质层和第三栅介质层中均含有铬；
[0018] 所述第一有源区为N型有源区，第二有源区为P型有源区，所述第一栅介质层中铬 的质量浓度大于第三栅介质层中铬的质量浓度；
[0019] 或者，所述第一有源区为P型有源区，第二有源区为N型有源区，所述第三栅介质 层中铬的质量浓度大于第一栅介质层中铬的质量浓度。
[0020] 可选地，所述第一栅介质层、第三栅介质层中铬的质量浓度范围为大于等于1%小 于等于80%。
[0021] 可选地，所述第一有源区为N型有源区，所述第二有源区为P型有源区，所述第一 栅介质层中铬的质量浓度范围为大于等于10%小于等于80%;
[0022] 或者，所述第一有源区为P型有源区，所述第二有源区为N型有源区，所述第三栅 介质层中铬的质量浓度范围为大于等于10%小于等于80%。
[0023] 可选地，所述第一有源区为N型有源区，第二有源区为P型有源区，所述第一栅介 质层的厚度大于第三栅介质层的厚度；
[0024] 或者，所述第一有源区为P型有源区，第二有源区为N型有源区，所述第一栅介质 层的厚度小于第三栅介质层的厚度。
[0025] 可选地，所述第一栅介质层和第三栅介质层的厚度范围为大于等于5A小于等于 50A。
[0026] 可选地，还包括：在所述第一伪栅沟槽的侧壁和底部形成第一功函数层；
[0027] 形成第三栅介质层后，在所述第二伪栅沟槽侧壁和底部形成第二功函数层。
[0028] 可选地，所述第一伪栅极结构还包括位于第一伪栅极与第一栅介质层之间的第一 扩散阻挡层，所述第二伪栅极结构还包括位于第二伪栅极与第二栅介质层之间的第二扩散 阻挡层；
[0029] 在形成第二功函数层之前，在第三栅介质层上形成第三扩散阻挡层。
[0030] 可选地，在所述第二伪栅沟槽的底部和侧壁形成第三栅介质层的方法包括：
[0031] 在所述衬底上形成高K介质材料层，对所述高K介质材料层进行图形化，以形成位 于第二伪栅沟槽的底部和侧壁的第三栅介质层。
[0032] 可选地，形成第一功函数层的方法包括：
[0033] 在所述衬底上沉积功函数材料层，对所述功函数材料层进行图形化，以形成位于 第一伪栅沟槽底部和侧壁的第一功函数层。
[0034] 可选地，形成第二功函数层的方法包括：
[0035] 在所述衬底上沉积功函数材料层，对所述功函数材料层进行图形化，形成位于第 二伪栅沟槽侧壁和第三栅介质层上的第二功函数层。
[0036] 可选地，在形成所述第一功函数层和第二功函数层后，在所述第一伪栅沟槽中形 成第一栅极、在所述第二伪栅沟槽中形成第二栅极；或者，
[0037] 在形成所述第一功函数层后，在所述第一伪栅沟槽中形成第一栅极，之后，在形成 所述第二功函数层后，在所述第二伪栅沟槽中形成第二栅极。
[0038] 可选地，在所述第一栅介质层与衬底之间、第二栅介质层与衬底之间形成有界面 层。
[0039] 与现有技术相比，本发明的技术方案具有以下优点：
[0040] 本技术方案的第一栅介质层在形成第一伪栅沟槽之前形成，第三栅介质层在形成 第二伪栅沟槽后形成。这样可以针对第一有源区和第二有源区的类型，分别调整第一栅介 质层和第三栅介质层的材料成分、厚度等参数，以改善对应第一栅介质层和第三栅介质层 的晶体管的性能。尤其是当第一有源区或第二有源区为N型有源区时，可以显著提升N型 晶体管的TDDB的性能。
[0041] 进一步，所述第一有源区为N型有源区，第二有源区为P型有源区，第一栅介质层 中铬的质量浓度大于第三栅介质层中铬的质量浓度；或者，第一有源区为P型有源区，第二 有源区为N型有源区，第三栅介质层中铬的质量浓度大于第一栅介质层中铬的质量浓度。 由于NMOS晶体管的TDDB性能对铬的质量浓度变化最为灵敏，这样，显著提升位于N型有源 区的栅介质层中铬的质量浓度，可以显著提升NMOS晶体管的TDDB性能。另外，在P型有 源区形成的PMOS晶体管中，PMOS晶体管的栅介质层中铬的质量浓度较低，也可以显著提升 PMOS晶体管的TDDB性能。
【专利附图】
【附图说明】
[0042] 图1?图3是现有技术的在同一衬底上的PMOS金属晶体管和NMOS金属晶体管在 同时形成过程中的剖面结构示意图；
[0043] 图4?图11是本发明具体实施例的半导体器件在形成过程中的剖面结构示意图。
【具体实施方式】
[0044] 经研究分析：TDDB性能与高K栅介质层中铬的质量浓度有关，但对高K栅介质层 中铬的质量浓度变化，PMOS金属晶体管和NMOS金属晶体管的TDDB性能反应不同。例如， 当铬的质量浓度增加，NMOS金属晶体管的TDDB性能提升，而PMOS金属晶体管的TDDB性能 下降，而且NMOS金属晶体管的TDDB性能对铬的质量浓度变化反应更灵敏。因此，在现有技 术中，由于位于同一衬底上的PMOS金属晶体管和NMOS金属晶体管的高K栅介质层是在同 一工艺中同时形成的，两者的铬的质量浓度相同，而没有考虑到两者之间的差异性。这就造 成当高K栅介质层中铬的质量浓度较低时，PMOS金属晶体管的TDDB性能较佳，而NMOS金 属晶体管的TDDB性能明显下降，NMOS金属晶体管的可靠性降低。
[0045] 为了解决上述问题，本发明提供一种新的半导体器件的形成方法，其中位于第一 有源区的第一栅介质层和位于第二有源区的第三栅介质层在不同的工艺步骤中分别形成， 可以分别调整第一栅介质层和第三栅介质层的铬的质量浓度。
[0046] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0047] 第一实施例
[0048]参照图4,提供衬底300,衬底300包括第一有源区I和第二有源区II，第一有源区 I和第二有源区II的类型相反。
[0049] 在本实施例中，第一有源区I为P型有源区，第二有源区II为N型有源区，第一有 源区I与第二有源区II为浅沟槽隔离结构(未标号)所隔开。在第一有源区I形成PMOS晶 体管，在第二有源区II形成NMOS晶体管。
[0050] 在本实施例中，衬底300为硅衬底、锗衬底或者绝缘体上硅衬底等；或者还可以包 括其它的材料，例如砷化镓等III-V族化合物。本领域的技术人员可以根据衬底300上形 成的晶体管类型选择衬底，因此衬底的类型不应限制本发明的保护范围。
[0051] 参照图5,在衬底300上形成第一伪栅极结构301和第二伪栅极结构302。第一伪 栅极结构301包括：第一栅介质层311、位于第一栅介质层311上的第一扩散阻挡层321和 位于第一扩散阻挡层321上的第一伪栅极331。第二伪栅极结构302包括：第二栅介质层 312、位于第二栅介质层312上的第二扩散阻挡层322和位于第二扩散阻挡层322上的第二 伪栅极332。在第一栅介质层311与衬底300之间、第二栅介质层312与衬底300之间还形 成有界面层303。
[0052] 形成界面层303、第一伪栅极结构301和第二伪栅极结构302的方法为：
[0053] 界面层303的材料为氧化硅，使用热氧化生长或化学气相沉积工艺，在衬底300 上形成氧化硅层，该氧化硅层用来形成界面层303,界面层303不仅能在衬底300和界面层 303之间提供较佳品质的界面，还能在后续栅介质层和界面层之间提供较佳品质的界面，从 而改善栅介质层与衬底之间的界面特性，进而提高晶体管的电学性能；
[0054] 在氧化硅层上沉积高K介质材料层，该高K介质材料为ZrHfOx，高K介质材料层用 于形成第一栅介质层311和第二栅介质层312;
[0055] 在高K介质材料层上形成TaN层，所述TaN层用于形成第一扩散阻挡层321和第 二扩散阻挡层322 ;
[0056] 在TaN层上形成伪栅材料层，所述伪栅材料层用于形成第一伪栅极331和第二伪 栅极332,伪栅材料为多晶硅、非晶硅或无定型碳等公知材料；
[0057] 图形化氧化硅层形成界面层303,图形化高K介质材料层、TaN层和伪栅材料层，形 成第一伪栅极结构301和第二伪栅极结构302。
[0058] 在具体实施例中，第一栅介质层311和第二栅介质层312为在同一工艺步骤中形 成，第一栅介质层311和第二栅介质层312的材料均为ZrHfOx，其中Zr的质量浓度相同。
[0059] 在具体实施例中，在形成第一伪栅极结构301、第二伪栅极结构302后，在第一伪 栅极结构301两侧衬底中、第二伪栅极结构302两侧衬底中分别进行离子重掺杂，形成位于 第一伪栅极结构301两侧衬底中的第一源极、第一漏极(未示出），第一源极、第一漏极中掺 杂的离子类型为N型离子；形成位于第二伪栅极结构302两侧衬底中的第二源极、第二漏极 (未示出），第二源极、第二漏极中掺杂的离子类型为P型离子。具体工艺为本领域技术人员 所熟知，在此不详述。
[0060] 参照图6,在衬底300上形成层间介质层304,层间介质层304的上表面与第一伪 栅极331的上表面、第二伪栅极332的上表面基本持平。
[0061] 具体地，首先在衬底300上沉积层间介质层，该层间介质层覆盖第一伪栅极结构 301、第二伪栅极结构302,而且第一伪栅极结构301、第二伪栅极结构302周围衬底上的层 间介质层高于第一伪栅极331、第二伪栅极332 ;接着，平坦化层间介质层至第一伪栅极331 和第二伪栅极332上表面停止，具体可使用化学机械研磨或回刻蚀工艺。
[0062] 在形成层间介质层304后，参照图7,去除第一伪栅极形成第一伪栅沟槽341。
[0063] 具体地，去除第一伪栅极的方法为：形成图形化的掩膜层，图形化的掩模层定义 第一伪栅极的位置；以该图形化的掩膜层为掩膜刻蚀去除第一伪栅极，至第一扩散阻挡层 321上表面停止，形成第一伪栅沟槽341。具体工艺为本领域技术人员所熟知的工艺，不再 赘述。
[0064] 在形成第一伪栅沟槽341后，参照图8,在第一伪栅沟槽341的侧壁和底部形成第 一功函数层351。
[0065] 具体地，形成第一功函数层351的方法为：
[0066] 使用溅射工艺或化学气相沉积在衬底上形成功函数材料层，由于衬底上形成有其 他结构，因此，功函数材料层覆盖层间介质层304、第二伪栅极332、第一扩散阻挡层321和 第一伪栅沟槽341的侧壁，第一扩散阻挡层321阻挡功函数材料向第一栅介质层311中扩 散；
[0067] 接着图形化功函数材料层形成第一功函数层351，在具体实施例中，图形化功函数 材料层的方法为化学机械研磨工艺，研磨去除层间介质层304上、第二伪栅极332上的功函 数材料层，剩余第一伪栅沟槽341中的功函数材料层为第一功函数层351。第一功函数层 351用于调节PMOS晶体管的功函数，提升PMOS晶体管的性能，第一功函数层351的材料可 选择TiN、AlTiN或TiC等适合材料，此为本领域技术人员所熟知的技术，不再赘述。
[0068] 在形成第一功函数层351后，参照图9,去除第二伪栅极结构，即去除第二伪栅极、 第二扩散阻挡层和第二栅介质层形成第二伪栅沟槽342。
[0069] 具体地，去除第二伪栅极结构的方法为：形成图形化的掩膜层，图形化的掩模层定 义第二伪栅极结构的位置；以图形化的掩膜层为掩膜，刻蚀第二伪栅极、第二扩散阻挡层和 第二栅介质层，至暴露界面层303上表面停止，形成第二伪栅沟槽342。之后，去除图形化的 掩模层。
[0070] 在形成第二伪栅沟槽342后，参照图10,在第二伪栅沟槽342的底部和侧壁形成 第三栅介质层313,在第三栅介质层313表面形成第三扩散阻挡层323,在第三扩散阻挡层 323表面形成第二功函数层352。第二功函数层352用于调整NMOS晶体管的功函数。
[0071] 具体地，形成第三栅介质层313、第三扩散阻挡层323、第二功函数层352的方法 为：
[0072] 在衬底300上沉积高K介质材料层，由于衬底300上形成有其他结构，所述高K介 质材料层覆盖层间介质层304、第一功函数层351、第二伪栅沟槽342侧壁和底部的界面层 303,高K介质材料层用于形成第三栅介质层313 ;
[0073] 在所述高K介质材料层上形成TaN层，形成TaN层的方法为溅射工艺或化学气相 沉积，TaN层用于形成第三扩散阻挡层323 ;
[0074] 在TaN层上形成功函数材料层，具体可使用溅射工艺或化学气相沉积工艺，TaN层 阻挡后续功函数材料向高K介质材料层中扩散，功函数材料层用于形成第二功函数层352， 由于第一有源区I和第二有源区Π的类型相反，则第二功函数层352与第一功函数层351 的材料不同，可根据具体实施例去选择；
[0075] 图形化高K介质材料、TaN层和功函数材料层，刻蚀去除层间介质层304上、第一 功函数层351表面的高K介质材料层、TaN层、功函数材料层，形成第三栅介质层313、第三 扩散阻挡层323和第二功函数层352。
[0076] 在本实施例中，在形成第一伪栅沟槽后形成第一功函数层351，接着在形成第三栅 介质层后形成第二功函数层352。在其他实施例中，还可以是：在第一伪栅沟槽和第三栅介 质层均已形成后，再分别形成第一功函数层351和第二伪栅沟槽352。
[0077] 与现有技术的第一高K栅介质层和第二高K栅介质层在形成第一伪栅沟槽和第二 伪栅沟槽之前同时形成相比，本实施例的技术方案的第一栅介质层311在形成第一伪栅沟 槽前形成，第三栅介质层313在形成第二伪栅沟槽后形成，这样可以分别控制第一栅介质 层311和第三栅介质层313的材料成分和厚度等参数。在具体实施例中，第一栅介质层311 和第三栅介质层313的材料均为ZrHfOx，第三栅介质层313中铬的质量浓度大于第一栅介 质层311中铬的质量浓度。这是因为在第二有源区II中形成NMOS晶体管，第三栅介质层 313中铬质量浓度较高，可以显著提升NMOS晶体管的TDDB性能。而在第一有源区I中形成 PMOS晶体管，第一栅介质层311中铬含量较低，也可以改善PMOS晶体管的TDDB性能。
[0078] 以此为前提，第一栅介质层311、第三栅介质层313中铬的质量浓度范围为大于等 于1%小于等于80%，在本实施例中，第三栅介质层313中铬的质量浓度范围为大于等于10% 小于等于80%。如果第一栅介质层311和第三栅介质层313中铬的含量高于80%，会显著增 大第一栅介质层301和第三栅介质层313的介电常数，增大后续PMOS晶体管的栅极与衬底 之间、NMOS晶体管的栅极与衬底之间的电容，进而降低PMOS晶体管、NMOS晶体管对信号的 反应灵敏度，降低半导体器件的性能，因此第一栅介质层311和第三栅介质层313中铬的含 量不应超过80%。对PMOS晶体管，如果第一栅介质层311、第三栅介质层313中铬的含量低 于1%，则起不到晶体管的栅极与衬底之间的良好的隔离绝缘作用，容易出现栅极击穿问题， 因此第一栅介质层311中铬的含量不应低于1%。而对NMOS晶体管，第三栅介质层313中铬 的含量高于10%，可以保证NMOS晶体管具有良好的TDDB性能。
[0079] 另外，对PMOS晶体管，当第一栅介质层311的厚度较小时，会降低负偏压温度不稳 定性（Negative Bias Temperature Instability, NBTI)，即在高温条件下对栅极施加负偏 压时所述PMOS晶体管的电学参数发生漂移的可能性降低，确保PMOS晶体管性能稳定。对 NMOS晶体管，当第三栅介质层313的厚度较大时，可以降低正偏压温度不稳定性（Positive Bias Temperature Instability, PBTI )，即在高温条件下对栅极施加正偏压时NMOS晶体管 的电学参数发生漂移的可能性降低，增强NMOS晶体管的性能稳定性。因此，在本实施例中， 第一栅介质层311的厚度小于第三栅介质层313的厚度。在具体实施例中，第一栅介质层 311、第三栅介质层313的厚度范围为大于等于5A小于等于50人，虽然对PMOS晶体管来 说，厚度可以尽量降低，但是，如果厚度低于5A，第一栅介质层311与衬底300之间会形成 较大电容，容易发生PMOS晶体管击穿的问题；对NMOS晶体管来说，虽然厚度可以尽量高，但 是，如果厚度高于50A,那么NMOS晶体管的栅极与沟道区之间的电容非常小，则在沟道区 中很难形成耗尽区而造成NMOS晶体管无法工作。
[0080] 在形成第一功函数层351和第二功函数层352后，参照图11，在第一伪栅沟槽中形 成第一栅极361、在第二伪栅沟槽中形成第二栅极362。
[0081] 具体地，形成第一栅极361和第二栅极362的方法为：
[0082]沉积导电材料，所述导电材料填充满第一伪栅沟槽、第二伪栅沟槽并覆盖层间介 质层304,导电材料可以是金属或其他可行的导电材料；
[0083]化学机械研磨导电材料至层间介质层304上表面停止，剩余第一伪栅沟槽中的导 电材料为第一栅极361、剩余第二伪栅沟槽中的导电材料为第二栅极362。
[0084]在其他实施例中，还可以是：在形成第二伪栅沟槽前，在形成第一功函数后，第一 伪栅沟槽中形成第一栅极；接着，在形成第二功函数层342后，在第二伪栅沟槽中形成第二 栅极。
[0085]在本实施例中，第一有源区I为P型有源区，第二有源区II为N型有源区。但不 限于此，在其他实施例中，第一有源区I为N型有源区，第二有源区II为P型有源区，在第 一有源区I中形成NMOS晶体管，在第二有源区II中形成PMOS晶体管。在这种情况下，具 体工艺步骤与本实施例的工艺步骤基本相同，NMOS晶体管的各项参数与本实施例的NMOS 晶体管的相应参数相同，如NMOS晶体管的栅介质层的材料、厚度与本实施例的第三栅介质 层相同；PMOS晶体管的各项参数与本实施例的PMOS晶体管的相应参数相同，如PMOS晶体 管的栅介质层的材料、厚度与本实施例的第一栅介质层相同。
[0086] 第二实施例
[0087]第二实施例与第一实施例的不同之处在于，在形成层间介质层后，去除第二伪栅 极形成第二伪栅沟槽，在第二伪栅沟槽的底部和侧壁形成第三栅介质层；
[0088] 在形成第三栅介质层后，去除第一伪栅极形成第一伪栅沟槽。
[0089]在另一实施例中，还可以是：去除第二伪栅极结构形成第二伪栅沟槽；
[0090]在形成第二伪栅沟槽后，去除第一伪栅极形成第一伪栅沟槽；
[0091]之后，在第二伪栅沟槽的侧壁和底部形成第三栅介质层。
[0092]其中，对第一栅介质层和第三栅介质层的厚度、铬的质量浓度等参数可根据所在 有源区的类型进行确定，具体可参见第一实施例的相关介绍。
[0093] 除与前两个实施例的区别之处外，在本实施例中其它未详细说明的内容或可替换 方案可参考前述实施例的内容，在本实施例中不再赘述。
[0094] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种半导体器件的形成方法，其特征在于，包括： 提供衬底，所述衬底包括第一有源区和第二有源区，所述第一有源区和第二有源区的 类型相反； 在所述衬底上形成位于第一有源区的第一伪栅极结构、位于第二有源区的第二伪栅极 结构，所述第一伪栅极结构包括第一栅介质层和位于第一栅介质层上的第一伪栅极，所述 第二伪栅极结构包括第二栅介质层和位于第二栅介质层上的第二伪栅极； 在所述衬底上形成层间介质层，所述层间介质层的上表面与第一伪栅极上表面、第二 伪栅极上表面持平； 去除所述第一伪栅极形成第一伪栅沟槽； 去除所述第二伪栅极结构形成第二伪栅沟槽； 在所述第二伪栅沟槽的底部和侧壁形成第三栅介质层。
2. 如权利要求1所述的形成方法，其特征在于，在形成所述第一伪栅沟槽后，形成所述 第二伪栅沟槽；或者，在形成第二伪栅沟槽后，形成第一伪栅沟槽。
3. 如权利要求1所述的形成方法，其特征在于，所述第一栅介质层和第三栅介质层中 均含有铬； 所述第一有源区为N型有源区，第二有源区为P型有源区，所述第一栅介质层中铬的质 量浓度大于第三栅介质层中铬的质量浓度； 或者，所述第一有源区为P型有源区，第二有源区为N型有源区，所述第三栅介质层中 铬的质量浓度大于第一栅介质层中铬的质量浓度。
4. 如权利要求3所述的形成方法，其特征在于，所述第一栅介质层、第三栅介质层中铬 的质量浓度范围为大于等于1%小于等于80%。
5. 如权利要求4所述的形成方法，其特征在于，所述第一有源区为N型有源区，所述第 二有源区为P型有源区，所述第一栅介质层中铬的质量浓度范围为大于等于10%小于等于 80% ； 或者，所述第一有源区为P型有源区，所述第二有源区为N型有源区，所述第三栅介质 层中铬的质量浓度范围为大于等于10%小于等于80%。
6. 如权利要求1所述的形成方法，其特征在于，所述第一有源区为N型有源区，第二有 源区为P型有源区，所述第一栅介质层的厚度大于第三栅介质层的厚度； 或者，所述第一有源区为P型有源区，第二有源区为N型有源区，所述第一栅介质层的 厚度小于第三栅介质层的厚度。
7. 如权利要求6所述的形成方法，其特征在于，所述第一栅介质层和第三栅介质层的 厚度范围为大于等于5人小于等于50A。
8. 如权利要求1所述的形成方法，其特征在于，还包括：在所述第一伪栅沟槽的侧壁和 底部形成第一功函数层； 形成第三栅介质层后，在所述第二伪栅沟槽侧壁和底部形成第二功函数层。
9. 如权利要求8所述的形成方法，其特征在于，所述第一伪栅极结构还包括位于第一 伪栅极与第一栅介质层之间的第一扩散阻挡层，所述第二伪栅极结构还包括位于第二伪栅 极与第二栅介质层之间的第二扩散阻挡层； 在形成第二功函数层之前，在第三栅介质层上形成第三扩散阻挡层。
10. 如权利要求1所述的形成方法，其特征在于，在所述第二伪栅沟槽的底部和侧壁形 成第三栅介质层的方法包括： 在所述衬底上形成高K介质材料层，对所述高K介质材料层进行图形化，以形成位于第 二伪栅沟槽的底部和侧壁的第三栅介质层。
11. 如权利要求8所述的形成方法，其特征在于，形成第一功函数层的方法包括： 在所述衬底上沉积功函数材料层，对所述功函数材料层进行图形化，以形成位于第一 伪栅沟槽底部和侧壁的第一功函数层。
12. 如权利要求8所述的形成方法，其特征在于，形成第二功函数层的方法包括： 在所述衬底上沉积功函数材料层，对所述功函数材料层进行图形化，形成位于第二伪 栅沟槽侧壁和第三栅介质层上的第二功函数层。
13. 如权利要求8所述的形成方法，其特征在于，在形成所述第一功函数层和第二功 函数层后，在所述第一伪栅沟槽中形成第一栅极、在所述第二伪栅沟槽中形成第二栅极；或 者， 在形成所述第一功函数层后，在所述第一伪栅沟槽中形成第一栅极，之后，在形成所述 第二功函数层后，在所述第二伪栅沟槽中形成第二栅极。
14. 如权利要求1所述的形成方法，其特征在于，在所述第一栅介质层与衬底之间、第 二栅介质层与衬底之间形成有界面层。
【文档编号】H01L21/8238GK104347507SQ201310315199
【公开日】2015年2月11日 申请日期:2013年7月24日 优先权日:2013年7月24日
【发明者】张海洋 申请人:中芯国际集成电路制造(上海)有限公司