晶体管及其形成方法

晶体管及其形成方法
【专利摘要】一种晶体管及其形成方法，其中，晶体管的形成方法包括：衬底表面具有第一半导体层和第二半导体层，第二半导体层的材料与第一半导体层的材料不同；去除部分第二半导体层，在第二半导体层内形成若干暴露出第一半导体层的第一开口，相邻第一开口之间的第二半导体层形成器件层；去除第一开口底部和器件层底部的部分第一半导体层，在第一半导体层内形成第二开口，器件层横跨于第二开口的顶部，且器件层不与第二开口的底部接触；在第二开口内形成第一绝缘层；刻蚀部分器件层以形成第三开口，所述第三开口将至少一条器件层分割为至少两段分立的子器件层；在子器件层表面形成至少横跨一个子器件层的栅极结构。所形成的晶体管性能改善、尺寸精确。
【专利说明】晶体管及其形成方法

【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种晶体管及其形成方法。

【背景技术】
[0002]随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越小，而晶体管的栅极尺寸变小会加剧短沟道效应，使晶体管产生漏电流，影响半导体器件的电学性能。
[0003]为了克服晶体管的短沟道效应、抑制漏电流，现有技术提出了一种形成于缘体上的晶体管器件，例如全耗尽绝缘体上半导体(FD-S0I, Fully-Depleted SemiconductorOn Insulator)晶体管，以及部分全耗尽绝缘体上半导体(PD-SOI, Partly-DepletedSemiconductor On Insulator)晶体管。
[0004]图1至图3是现有技术形成绝缘体上晶体管的过程的剖面结构示意图。
[0005]请参考图1，提供衬底，所述衬底为绝缘体上半导体(SOI)衬底，所述衬底包括:基底110、位于基底110表面的绝缘层111、以及位于绝缘层111表面的半导体层112。
[0006]请参考图2，在所述基底110表面形成栅极结构101，所述栅极结构包括:栅介质层、位于栅介质层表面的栅电极层、以及位于栅介质层和栅电极层两侧的侧墙。
[0007]请参考图3，采用离子注入工艺在栅极结构101两侧的基底内形成源区102和漏区
103。
[0008]在所形成的晶体管工作时，源区102和漏区103之间的基底110内形成沟道区。对于全耗尽绝缘体上半导体晶体管，源区102和漏区103之间的基底110完全耗尽并形成沟道区；对于部分耗尽绝缘体上半导体晶体管，源区102和漏区103之间的基底110部分耗尽并形成沟道区。
[0009]然而，现有技术所形成的绝缘体上半导体衬底中，半导体层的厚度不均匀且厚度难以精确控制，容易导致所形成的晶体管的性能不稳定。而且，现有技术制造的绝缘体上半导体衬底的较为昂贵，不利于减少工艺成本。


【发明内容】

[0010]本发明解决的问题是提供一种晶体管及其形成方法，使制造所述晶体管的成本降低，且所形成的晶体管能改善、尺寸精确、器件密度提高、应用广泛。
[0011]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供衬底，所述衬底表面具有第一半导体层；在第一半导体层表面形成第二半导体层，所述第二半导体层的材料与第一半导体层的材料不同；去除部分第二半导体层，在第二半导体层内形成若干暴露出第一半导体层的第一开口，相邻第一开口之间的第二半导体层形成器件层，所述器件层的图形包括若干平行排列的条形；去除第一开口底部和器件层底部的部分第一半导体层，在第一半导体层内形成第二开口，所述器件层横跨于所述第二开口的顶部，且所述器件层不与第二开口的底部接触；在所述第二开口内形成填充满所述第二开口的第一绝缘层；刻蚀部分器件层，在所述器件层内形成若干暴露出第一绝缘层的第三开口，所述第三开口将至少一条器件层分割为至少两段分立的子器件层；在所述子器件层表面形成栅极结构，所述栅极结构横跨于至少一个子器件层表面。
[0012]可选的，所述第二半导体层的厚度为2纳米?10纳米。
[0013]可选的，所述第二半导体层的材料为硅、硅锗、碳化硅或II1-V族化合物。
[0014]可选的，所述第二半导体层的形成工艺为选择性外延沉积工艺。
[0015]可选的，所述第一半导体层的形成工艺为选择性外延沉积工艺，所述第一半导体层的材料为硅、硅锗、碳化硅或II1-V族化合物，所述第一半导体层的厚度为50纳米?200纳米。
[0016]可选的，提供半导体基底，所述半导体基底包括所述衬底和所述第一半导体层，所述半导体基底为硅衬底、硅锗衬底、碳化硅衬底或II1-V族化合物衬底。
[0017]可选的，当所述第一半导体层的材料为硅锗时，所述第二开口的形成工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺包括:刻蚀气体包括HCl，偏置电压为O伏?10伏，偏置功率小于100瓦。
[0018]可选的，当所述第一半导体层的材料为硅时，所述第二开口的形成工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液包括TMAH或Κ0Η。
[0019]可选的，所述第一绝缘层的材料为氧化硅。
[0020]可选的，所述第一绝缘层的形成方法包括流体化学气相沉积工艺。
[0021]可选的，所述第一开口的形成工艺为:在第二半导体层表面形成掩膜层，所述掩膜层暴露出与第一开口位置对应的第二半导体层表面；以所述掩膜层为掩膜，刻蚀所述第二半导体层并形成第一开口。
[0022]可选的，所述掩膜层的材料为氧化硅、氮化硅中的一种或两种组合。
[0023]可选的，以所述掩膜层为掩膜，刻蚀所述第二半导体层之后，刻蚀部分第一半导体层，使第一开口底部低于第一半导体层表面。
[0024]可选的，所述第三开口的形成工艺为:在形成第一绝缘层之后，刻蚀部分所述掩膜层，使所述掩膜层暴露出与第三开口位置对应的第二半导体层表面；以所述掩膜层为掩膜层，刻蚀所述第二半导体层并暴露出第一绝缘层表面，形成第三开口 ；在形成所述第三开口之后，去除所述掩膜层。
[0025]可选的，在形成第三开口之后，继续刻蚀部分第一半导体层，并暴露出第一绝缘层的侧壁。
[0026]可选的，在形成第三开口之后，在所述第三开口内形成第二绝缘层。
[0027]可选的，所述第二绝缘层的材料为氧化硅，所述第二绝缘层的形成方法包括:流体化学气相沉积工艺、高密度等离子体化学气相沉积工艺、玻璃上旋涂工艺、高纵宽比填沟沉积工艺。
[0028]可选的，在形成栅极结构之后，在栅极结构两侧的子器件层内形成源区和漏区。
[0029]可选的，所述第三开口顶部的图形为条形或矩形，且所述第三开口顶部的图形与器件层的图形相互垂直。
[0030]相应的，本发明还提供采用上述任一项方法所形成的晶体管，包括:衬底，所述衬底表面具有第一半导体层；位于第一半导体层内的第一绝缘层；位于第一绝缘层表面的若干器件层，所述器件层的图形为若干平行排列的条形；位于所述器件层内的若干暴露出第一绝缘层的第三开口，所述第三开口贯穿所述器件层，使每条器件层分割为至少两条分立的子器件层；位于所述至少位于一条子器件层表面的栅极结构。
[0031]与现有技术相比，本发明的技术方案具有以下优点:
[0032]在晶体管的形成方法中，位于栅极结构底部的子器件层用于形成沟道区，所述子器件层由第二半导体层形成，而所述第二半导体层形成于第一半导体层表面，因此所述第二半导体层的厚度能够通过形成工艺进行控制，从而使述沟道区的厚度更精确，有利于使所形成的晶体管性能更稳定。而且，所述第二半导体层用于形成晶体管，所述第一半导体层内形成第一绝缘层，使所形成的晶体管位于第一绝缘层表面，即形成绝缘体上晶体管，而所述衬底种类不受限制，所述衬底能够采用廉价或应用广泛的基底，从而降低制造成本，且使所述形成晶体管的工艺应用更广泛。此外，所述子器件层由第三开口贯穿器件层形成，而所述器件层由相邻第一开口之间的第二半导体层形成，因此，所述子器件层的尺寸能够通过调节相邻第一开口之间的距离、以及相邻第三开口之间的距离精确控制，有利于使所形成的子器件层尺寸更精确；而且，通过控制第一开口的宽度尺寸以及第三开口的宽度尺寸，能够缩小相邻子器件层之间的距离，从而提高晶体管的密度。因此，所形成的晶体管能够减少漏电流、抑制短沟道效应，且所形成的晶体管的性能更稳定、尺寸更精确、器件密度更高，此夕卜，制造所述晶体管的成本降低，所述晶体管的应用更广泛。
[0033]进一步的，所述第二半导体层的厚度为2纳米?10纳米，由所述第二半导体层形成的子器件层的厚度为2纳米?10纳米，而位于栅极结构底部的子器件层能够形成沟道区，所形成的晶体管为全耗尽绝缘体上半导体晶体管，所述全耗尽绝缘体上半导体晶体管性能更稳定且容易控制。
[0034]在晶体管中，所述体管的漏电流减少，短沟道效应得以抑制，且所述晶体管的性能稳定、尺寸精确、器件密度高，而且制造所述晶体管的成本降低，所述晶体管的应用更广泛。

【专利附图】

【附图说明】
[0035]图1至图3是现有技术形成绝缘体上晶体管的过程的剖面结构示意图；
[0036]图4至图15是本发明实施例的晶体管形成过程的结构示意图。

【具体实施方式】
[0037]如【背景技术】所述，现有技术所形成的绝缘体上半导体衬底中，半导体层的厚度不均匀且厚度难以精确控制，容易导致所形成的晶体管的性能不稳定。而且，现有技术制造的绝缘体上半导体衬底的较为昂贵，不利于减少工艺成本。而且，采用绝缘体上半导体衬底所形成的晶体管难以与采用体衬底形成的半导体器件集成，不利于在生产中推广。
[0038]为了解决上述问题，本发明提供一种晶体管的形成方法:衬底表面具有第一半导体层；在第一半导体层表面形成第二半导体层，所述第二半导体层的材料与第一半导体层的材料不同；去除部分第二半导体层，在第二半导体层内形成若干暴露出第一半导体层的第一开口，相邻第一开口之间的第二半导体层形成器件层，所述器件层的图形为若干平行排列的条形；去除第一开口底部和器件层底部的部分第一半导体层，在第一半导体层内形成第二开口，所述器件层横跨于所述第二开口的顶部，且所述器件层不与第二开口的底部接触；在所述第二开口内形成填充满所述第二开口的第一绝缘层；刻蚀部分器件层，在所述器件层内形成若干暴露出第一绝缘层的第三开口，所述第三开口将每条器件层分割为至少两段分立的子器件层；在所述子器件层表面形成栅极结构，所述栅极结构横跨于至少一个子器件层表面。
[0039]其中，位于栅极结构底部的子器件层用于形成沟道区，所述子器件层由第二半导体层形成，而所述第二半导体层形成于第一半导体层表面，因此所述第二半导体层的厚度能够通过形成工艺进行控制，从而使述沟道区的厚度更精确，有利于使所形成的晶体管性能更稳定。而且，所述第二半导体层用于形成晶体管，所述第一半导体层内形成第一绝缘层，使所形成的晶体管位于第一绝缘层表面，即形成绝缘体上晶体管，而所述衬底种类不受限制，所述衬底能够采用廉价或应用广泛的基底，从而降低制造成本，且使所述形成晶体管的工艺应用更广泛。此外，所述子器件层由第三开口贯穿器件层形成，而所述器件层由相邻第一开口之间的第二半导体层形成，因此，所述子器件层的尺寸能够通过调节相邻第一开口之间的距离、以及相邻第三开口之间的距离精确控制，有利于使所形成的子器件层尺寸更精确；而且，通过控制第一开口的宽度尺寸以及第三开口的宽度尺寸，能够缩小相邻子器件层之间的距离，从而提高晶体管的密度。因此，所形成的晶体管能够减少漏电流、抑制短沟道效应，且所形成的晶体管的性能更稳定、尺寸更精确、器件密度更高，此外，制造所述晶体管的成本降低，所述晶体管的应用更广泛。
[0040]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0041]图4至图15是本发明实施例的晶体管形成过程的结构示意图。
[0042]请参考图4和图5，图5是图4的俯视结构示意图，图4是图5沿AA’方向的剖面结构示意图，提供衬底200，所述衬底200表面具有第一半导体层201 ;在第一半导体层201表面形成第二半导体层202，所述第二半导体层202的材料与第一半导体层201的材料不同；在所述第二半导体层202表面形成掩膜层203，所述掩膜层203具有暴露出部分第二半导体层202表面的若干掩膜开口(未标不)，相邻掩膜开口之间的掩膜层203的图形为若干平行排列的条形。
[0043]在本实施例中，所述衬底200为半导体基底，所述半导体基底为体衬底，所述体衬底包括硅衬底、硅锗衬底、碳化硅衬底、玻璃衬底或II1-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。
[0044]所述第一半导体层201的形成工艺为选择性外延沉积工艺，所述第一半导体层201的材料为硅、硅锗、碳化硅或II1-V族化合物，所述第一半导体层201的厚度为50纳米?200纳米；所述第二半导体层202的形成工艺为选择性外延沉积工艺，所述第二半导体层202的厚度为2纳米?10纳米。
[0045]所述第二半导体层202的材料为硅、硅锗、碳化硅或II1-V族化合物，且所述第二半导体层202的材料与第一半导体层201的材料不同，则所述第二半导体层202的材料与第一半导体层201之间具有刻蚀选择性；后续采用刻蚀工艺在第一半导体层201内形成第二开口时，由所述第二半导体层202形成的器件层被保留，使器件层横跨于第二开口顶部，且所述器件层不与第二开口底部相接触，后续在所述第二开口内形成第一绝缘层后，即所述器件层位于第一绝缘层表面。
[0046]所述第二半导体层202后续形成子器件层，而所形成的栅极结构位于所述子器件层表面，因此，位于栅极结构底部的子器件层用于形成晶体管沟道区；在本实施例中，所述第二半导体层202的厚度为2纳米?10纳米，即后形成的子器件层的厚度为2纳米?10纳米，所述子器件层的厚度较薄，在晶体管工作时，位于栅极结构底部的子器件层能够完全耗尽并形成沟道区，则所述第二半导体层202的厚度决定了晶体管沟道区的厚度，所形成的晶体管为全耗尽绝缘体上晶体管。
[0047]由于所述第一半导体层201和第二半导体层202的形成工艺为选择性外延沉积工艺，通过控制所述选择性外延沉积工艺的参数，能够精确控制所形成的第二半导体层202和第一半导体层201的厚度，从而使晶体管的沟道区厚度能够精确控制，继而使所形成的晶体管的性能更稳定。而且，由于第一半导体层201和第二半导体层202形成于衬底200表面，因此所述衬底200的选取不受限制，能够选用更为廉价的体衬底形成晶体管，例如硅衬底，从而降低工艺成本，而且所形成的晶体管易于与形成于体衬底表面的器件集成，使所述晶体管的形成工艺应用更广泛。
[0048]本实施例中，所述第一半导体层201的材料为硅锗，所述第二半导体层202的材料为硅；所述第一半导体层201的形成工艺为:温度为500摄氏度?800摄氏度，气压为I托?100托，反应气体包括硅源气体(例如SiH4或SiH2Cl2)、锗源气体(例如GeH4)、HCl和H2,所述硅源气体和锗源气体的流量为I标准毫升/分钟?1000标准毫升/分钟，所述HCl的流量为I标准晕升/分钟?1000标准晕升/分钟，H2的流量为0.1标准升/分钟?标准升/分钟；所述第二半导体层202的形成工艺为:温度为500摄氏度?800摄氏度，气压为I托?100托，反应气体包括硅源气体(例如SiH4或SiH2Cl2)、HCl和H2，所述硅源气体和锗源气体的流量为I标准毫升/分钟?1000标准毫升/分钟，所述HCl的流量为I标准毫升/分钟?1000标准毫升/分钟，H2的流量为0.1标准升/分钟?标准升/分钟。在另一实施例中，第一半导体层201的材料为娃,所述第二半导体层202的材料为娃锗。
[0049]在另一实施例中，所述衬底和所述第一半导体层为半导体基底的一部分，所述半导体基底为硅衬底、硅锗衬底、碳化硅衬底或II1-V族化合物衬底；所述第二半导体层通过选择性外延沉积工艺形成于所述半导体基底表面，与所述第二半导体层接触的部分半导体基底为第一半导体层。
[0050]所述掩膜层203的材料为氧化硅、氮化硅中的一种或两种组合。所述掩膜层203能够采用自对准多重图形化掩膜工艺形成，例如自对准双重图形化(Self-aligned DoublePatterned, SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、自对准四重图形化(Self-aligned Double Double Patterned, SaDDP)工艺，能够使所形成的掩膜开口的尺寸较小，且相邻掩膜开口之间的距离较小，则后续形成的器件层的宽度尺寸较小，而且相邻器件层之间的距离较小，有利于提高所形成的晶体管的密度。
[0051]请参考图6，以所述掩膜层203为掩膜，刻蚀所述第二半导体层202和部分第一半导体层201,在第二半导体层202和第一半导体层201内形成若干第一开口 204,相邻第一开口 204之间的第二半导体层202形成器件层202a，所述器件层202a的图形包括若干平行排列的条形。
[0052]在本实施例中，形成所述第一开口 204的刻蚀工艺为各项异性的干法刻蚀工艺，所述刻蚀工艺的工艺参数根据所述第一半导体层201和第二半导体层202的材料及厚度而定，所形成的第一开口 204的侧壁相对于第一半导体层201表面垂直。所形成的第一开口204的底部低于所述第一半导体层201表面，后续采用各向同性的刻蚀工艺在第一半导体层201内形成第二开口时，由于各向同性的刻蚀工艺能够对所述第一开口的204的侧壁进行刻蚀，因此在完全去除器件层202a底部的第一半导体层201时，不会使第二开口平行于衬底200表面方向上的尺寸过大，因此不会使后续形成于第二开口内的第一绝缘层的尺寸过大，有利于使后续形成于第一绝缘层表面的晶体管与位于第一绝缘层周围的其他半导体器件之间距离缩小，从而使芯片或半导体器件的集成度提高。
[0053]所述第一开口 204的数量至少为2个，且所形成的若干第一开口 204相邻，后续能够所述第一开口 204的侧壁和底部刻蚀第一半导体层201，去除器件层202a底部的第一半导体层201以形成第二开口。较佳的，所述第一开口 204数量大于或等于3个，则所形成的器件层202a的数量大于等于2个，后续使每一器件层202a形成若干分立的子器件层之后，则形成于第一绝缘层表面的子器件层数量较多，则缩形成的晶体管密度较大，有利于提高芯片或半导体器件的集成度。
[0054]所述器件层202a为条形，所述器件层202a后续被第三开口分割为若干分立的子器件层，而栅极结构横跨于所述子器件层表面，则位于栅极结构底部的子器件层用于形成沟道区，则所述条形的器件层202a的宽度决定了所述沟道区的尺寸。通过形成具有精确图形的掩膜层203，能够使所述器件层202a的尺寸精确，从而使沟道区的尺寸精确易控，而所述沟道区的厚度也能够精确控制，因此所形成的晶体管的性能更为稳定。在其他实施例中，所述器件层202a还能够为若干平行排列的矩形，或者为若干呈阵列排列的矩形。
[0055]在另一实施例中，以所述掩膜层为掩膜，刻蚀所述第二半导体层直至暴露出第一半导体层，在所述第二半导体层内形成第一开口，所述第一开口底部即第一半导体层表面，所述刻蚀工艺为各项异性的干法刻蚀工艺，后续采用各向同性的刻蚀工艺对第一开口底部的第一半导体层进行刻蚀，直至去除器件层底部的第一半导体层。
[0056]请参考图7，去除第一开口 204 (如图6所示)底部和器件层202a底部的部分第一半导体层201，在第一半导体层201内形成第二开口 205，所述器件层202a横跨于所述第二开口 205的顶部，且所述器件层202a不与第二开口 205的底部接触。
[0057]本实施例中，去除第一开口 204底部和器件层202a底部的部分第一半导体层201的工艺为刻蚀工艺，包括各向同性的干法刻蚀工艺或湿法刻蚀工艺。当所述刻蚀工艺为各向同性的干法刻蚀工艺时，所述各向同性的干法刻蚀工艺对第一开口 204侧壁和底部的刻蚀速率相同，能够自所述第一开口 204的侧壁对第一半导体层201进行刻蚀，以此去除位于器件层202a底部的第一半导体层201，使器件层202a能够悬空与第二开口 205顶部。当所述刻蚀工艺为湿法刻蚀工艺时，所述湿法刻蚀工艺为各向异性的湿法刻蚀工艺或各向同性的湿法刻蚀工艺，所述各向异性的湿法刻蚀工艺的刻蚀液为碱性溶液，各向同性的湿法刻蚀工艺的刻蚀液为酸性溶液；而无论所述湿法刻蚀工艺为各向异性的湿法刻蚀工艺，还是各向同性的湿法刻蚀工艺，均能够对第一开口 204的第一半导体层201侧壁进行刻蚀，直至去除器件层202a底部的第一半导体层201，使所述器件层202a悬空与第二开口 205顶部。
[0058]在去除位于各器件层202a底部的第一半导体层201时，刻蚀工艺分别自该器件层202a两侧的第一开口 204侧壁进行刻蚀，直至完全去除器件层202a底部的第一半导体层201，因此所述刻蚀工艺的刻蚀厚度即所述器件层202a宽度的1/2，所述刻蚀厚度较小，相应的刻蚀时间也较少；而且，由于刻蚀厚度较小，所形成的第二开口 205平行于衬底200表面方向的尺寸不会被过分扩大，则后续形成于第二开口 205内的第一绝缘层的尺寸不会过大，有利于芯片或半导体器件的集成。
[0059]所述第二开口 205用于形成第一绝缘层，使所述器件层202a位于第一绝缘层表面，而所述器件层202a后续被第三开口分割为若干子器件层，所述子器件层用于形成单个晶体管，即所形成的晶体管位于第一绝缘层表面，所述晶体管工作时，载流子尽在子器件层内迁移，所形成的晶体管漏电流减少。
[0060]在本实施例中，所述第一半导体层201的材料为硅锗时，所述第二开口 205的形成工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺包括:刻蚀气体包括HC1，偏置电压为O伏?10伏,偏置功率小于100瓦。在另一实施例中，当所述第一半导体层的材料为娃时，所述第二开口的形成工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为碱性溶液，所述碱性溶液包括氢氧化钾(Κ0Η)、氨水(NH4OH)或四甲基氢氧化氨(TMAH)。
[0061]请参考图8，在所述第二开口 205 (如图7所示)内形成填充满所述第二开口 205的第一绝缘层206。
[0062]所述第一绝缘层206的形成工艺为:采用沉积工艺在所述第二开口 205内填充满第一绝缘薄膜，直至所述第一绝缘薄膜的表面高于掩膜层203的表面；采用化学机械抛光(CMP)工艺或回刻蚀(Etch Back)工艺对所述第一绝缘薄膜进行抛光，直至暴露出掩膜层203表面为止，在所述第二开口 205内形成第一绝缘层206 ;本实施例中，所述第一绝缘层206的表面与掩膜层203的表面齐平。
[0063]所述第一绝缘层206的材料为氧化硅，形成第一绝缘薄膜的沉积工艺为流体化学气相沉积(FCVD)工艺；由于器件层202a横跨于所述第二开口 205的顶部，而相邻器件层202a之间的距离较小，所述第二开口 205平行于衬底200表面方向的尺寸较大，采用所述流体化学气相沉积工艺能够使第一绝缘薄膜的材料自相邻器件层202a之间进入第二开口205内，且使第一绝缘薄膜的材料能够充分分布于第二开口 205中，从而使所述第二开口205被第一绝缘薄膜的材料填充满，并且避免所形成的第一绝缘薄膜内产生空隙或缺陷。
[0064]所述流体化学气相沉积工艺为:反应物包括氧气、硅源气体(例如SiH4)、载气(例如氮气、氢气或惰性气体)；首先，在反应温度低于100摄氏度,压力为0.1托?10托；在温度为O摄氏度?150摄氏度的状态下，在第二开口 205内沉积形成流体氧化硅材料，所述流体的氧化硅材料能够自相邻器件层202a之间流入第二开口 205内，使第二开口 205被填充满；之后，进行热退火，去除氧化硅材料中的氢氧键，以排出水分，形成固态的氧化硅，所述热退火的气体包括氮气、氩气或氦气，退火温度为300摄氏度?1000摄氏度；在所述流体化学气相沉积工艺中，部分氧化娃材料形成于掩膜层203表面，因此在形成第一绝缘薄膜之后，需要采用化学机械抛光工艺或回刻蚀以去除掩膜层203表面的氧化硅材料。
[0065]在第二开口 205内形成所述第一绝缘层206之后，横跨于第二开口 205顶部的器件层202a位于所述第一绝缘层206表面，后续有所述器件层202a形成的子器件层用于形成晶体管，即所形成的晶体管位于第一绝缘层表面，而且所述器件层202a的厚度较薄，从而能够形成全耗尽绝缘体上半导体晶体管。
[0066]在其他实施例中，还能够采用沉积工艺在第二开口内形成第一绝缘薄膜，使所述第一绝缘薄膜的表面高于或等于第一半导体层表面、低于掩膜层表面；采用化学机械抛光工艺或回刻蚀工艺去除掩膜层表面的第一绝缘薄膜，在第二开口内形成第一绝缘层，所述第一绝缘层高于或等于第一半导体层表面、低于掩膜层表面。
[0067]请参考图9和图10，图10是图9的俯视结构示意图，图9是图10沿BB’方向的剖面结构示意图，刻蚀部分器件层202a和第一绝缘层206，在所述器件层202a和第一绝缘层206内形成若干暴露出第一绝缘层206的第三开口 207，所述第三开口 207将至少一条器件层202a (如图8所示)分割为至少两段分立的子器件层202b。
[0068]所述第三开口 207的形成工艺为:在器件层202a、第一绝缘层206、和第二半导体层202表面形成光刻胶层，所述光刻胶层暴露出与第三开口 207对应的器件层202a和第一绝缘层206的表面；本实施例中，所述光刻胶层还暴露出位于条形器件层202a两段的部分第二半导体层202表面；以所述光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述器件层202a和第一绝缘层206，直至暴露出器件层202a底部的第一绝缘层206为止，形成第三开口 207。请参考图10，本实施例中，所述第三开口 207顶部的图形包括条形和矩形，所述第三开口 207顶部的图形贯穿器件层202a的条形图形，且所述第三开口 207顶部的图形边界与器件层202a的条形图形相互垂直。
[0069]本实施例中，在刻蚀形成所述第三开口 207时，刻蚀位于条形器件层202a两端的第二半导体层202，并在刻蚀形成第三开口 207之后，继续刻蚀部分第一半导体层201，并暴露出第一绝缘层206的部分侧壁，则形成于第一绝缘层206表面的各子器件层202b不与第一半导体层201或第二半导体层202相接处，则形成于子器件层202b表面的晶体管的漏电流得到控制，且通过控制所述子器件层202b的尺寸，能够精确调整所形成的晶体管的性倉泛。
[0070]各器件层202a所形成的子器件层202b的数量能够相同也能够不相同，每一器件层202a能够被分割为2?5个分立的子器件层。本实施例中，形成于第一绝缘层206表面的部分器件层202a被分割为2段子器件层202b，部分器件层202a本分割为3段子器件层
202b ο
[0071]所述子器件层202b的厚度能够通过形成第二半导体层202的选择性外延沉积工艺进行控制，所述子器件层202b平行于衬底200表面方向的尺寸由掩膜层203决定，因此所述子器件层202b的尺寸能够精确控制，而所述子器件层用于形成晶体管，所形成的晶体管性能稳定且能够符合工艺需求。而且，相邻器件层202a之间的距离由第一开口 204 (如图6所示)的宽度决定，由同一器件层202a分割而成的相邻子器件层202b之间的距离有第三开口 207的宽度决定；因此，通过缩小由第一开口 204和第三开口 207的宽度，能够缩小所形成的子器件层202b之间的距离，从而提高子器件层202b的密度，而且所述子器件层202b的密度容易控制。
[0072]所述第一绝缘层206表面形成有若干器件层202a,而每一器件层202a被分割为若干分立的子器件层202b，形成于第一绝缘层206表面的子器件层202b数量较多，后续形成于第一绝缘层206表面的晶体管密度较大，则所形成的芯片或半导体器件集成度提高。
[0073]请参考图11、图12和图13，图13是图11和图12的俯视结构示意图，图11是图13沿AA’方向的剖面结构示意图，图12是图13沿BB’方向的剖面结构示意图，在所述第三开口 207 (如图9和图10所示)内形成第二绝缘层208 ;在形成第二绝缘层208之后，去除掩膜层203 (如图9和图10所示)。
[0074]所述第二绝缘层208用于隔离相邻的子器件层202b。所述第二绝缘层208的材料为氧化硅，所述第二绝缘层208的形成方法为:在第三开口 207内、掩膜层203表面、第一绝缘层206表面以及第一半导体层201表面沉积第二绝缘薄膜；采用化学机械抛光工艺或回刻蚀工艺去除高于掩膜层203表面的第二绝缘薄膜。
[0075]所述第二绝缘薄膜的形成工艺包括:流体化学气相沉积工艺、高密度等离子体化学气相沉积工艺、玻璃上旋涂工艺、高纵宽比填沟沉积工艺，这些沉积工艺能够使第二绝缘薄膜的材料充分进入第三开口 207内，使所述第三开口 207被填充满，并其避免第三开口207内的第二绝缘薄膜形成空洞或缝隙，从而使所形成的第二绝缘层208隔离效果好。
[0076]本实施例中，采用化学机械抛光工艺去除高于掩膜层203表面的第二绝缘薄膜之后，继续采用化学机械抛光工艺对所述掩膜层203和第二绝缘薄膜进行抛光，直至暴露出子器件层202b表面为止，形成第二绝缘层208，所形成的第二绝缘层208表面与子器件层202b表面齐平。
[0077]在另一实施例中，采用化学机械抛光工艺或回刻蚀工艺去除高于掩膜层表面的第二绝缘薄膜后，形成第二绝缘层，所述第二绝缘层的表面与掩膜层表面齐平；在形成第二绝缘层之后，刻蚀去除掩膜层并暴露出子器件层202b表面。
[0078]请参考图14和图15，图14与图11的方向一致，图15与图12的方向一致，在所述子器件层202b表面形成栅极结构209，所述栅极结构209至少横跨一个子器件层202b。
[0079]所述栅极结构209的数量大于等于2个，所述栅极结构209形成于第一绝缘层206表面以及至少一条子器件层202b表面。所述栅极结构201包括:位于第一绝缘层206和子器件层202b表面的栅介质层、位于栅介质层表面的栅电极层以及位于栅介质层和栅电极层两侧的侧墙。在本实施例中，所述栅介质层的材料为高K介质材料，所述栅电极层的材料为金属，所述栅极结构209用于形成高K金属栅(HKMG，High-k Metal Gate)晶体管，所述栅极结构209采用后栅工艺(Gate Last Process)形成。在另一实施例中，所述栅介质层220的材料为氧化硅，所述栅电极层221的材料为多晶硅。
[0080]本实施例中，所述栅极结构209横跨于相邻两个子器件层202b表面，则所述相邻两个子器件层202b分别形成晶体管，且所述相邻两个子器件层202b所形成的晶体管共用栅电极层。
[0081]在形成栅极结构209之后，采用离子注入工艺在栅极结构209两侧的子器件层202b内形成源区和漏区。由于所述子器件层202b的厚度较薄，所述源区和漏区之间的子器件层202b在晶体管工作时能够被完全耗尽，形成沟道区，即所形成的晶体管为全耗尽绝缘体上晶体管；由于所述子器件层202b的厚度精确，因此所形成的晶体管的沟道区厚度精确，所形成的晶体管性能稳定。在形成源区和漏区之后，还能够在所述源区和漏区表面形成导电插塞，所述导电插塞能够用于对所述源区和漏区施加偏压，使所形成的晶体管工作。
[0082]本实施例，位于栅极结构底部的子器件层用于形成沟道区，所述子器件层由第二半导体层形成，而所述第二半导体层形成于第一半导体层表面，因此所述第二半导体层的厚度能够通过形成工艺进行控制，从而使述沟道区的厚度更精确，有利于使所形成的晶体管性能更稳定。而且，所述第二半导体层用于形成晶体管，所述第一半导体层内形成第一绝缘层，使所形成的晶体管位于第一绝缘层表面，即形成绝缘体上晶体管，而所述衬底种类不受限制，所述衬底能够采用廉价或应用广泛的基底，从而降低制造成本，且使所述形成晶体管的工艺应用更广泛。此外，所述子器件层由第三开口贯穿器件层形成，而所述器件层由相邻第一开口之间的第二半导体层形成，因此，所述子器件层的尺寸能够通过调节相邻第一开口之间的距离、以及相邻第三开口之间的距离精确控制，有利于使所形成的子器件层尺寸更精确；而且，通过控制第一开口的宽度尺寸以及第三开口的宽度尺寸，能够缩小相邻子器件层之间的距离，从而提高晶体管的密度。因此，所形成的晶体管能够减少漏电流、抑制短沟道效应，且所形成的晶体管的性能更稳定、尺寸更精确、器件密度更高，此外，制造所述晶体管的成本降低，所述晶体管的应用更广泛。
[0083]相应的，本发明还提供一种采用上述方法所形成的晶体管，请继续参考图14和图15,包括:衬底200,所述衬底200表面具有第一半导体层201 ;位于第一半导体层201内的第一绝缘层206 ;位于第一绝缘层206表面的若干器件层，所述器件层的图形为若干平行排列的条形；位于所述器件层内的若干暴露出第一绝缘层201的第三开口，使至少一条器件层分割为至少两段分立的子器件层202b ;位于所述第三开口内的第二绝缘层208 ;位于所述至少位于一个子器件层202b表面的栅极结构209。
[0084]本实施例，在晶体管中，所述体管的漏电流减少，短沟道效应得以抑制，且所述晶体管的性能稳定、尺寸精确、器件密度高，而且制造所述晶体管的成本降低，所述晶体管的应用更广泛。
[0085]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种晶体管的形成方法，其特征在于，包括: 提供衬底，所述衬底表面具有第一半导体层； 在第一半导体层表面形成第二半导体层，所述第二半导体层的材料与第一半导体层的材料不同； 去除部分第二半导体层，在第二半导体层内形成若干暴露出第一半导体层的第一开口，相邻第一开口之间的第二半导体层形成器件层，所述器件层的图形包括若干平行排列的条形； 去除第一开口底部和器件层底部的部分第一半导体层，在第一半导体层内形成第二开口，所述器件层横跨于所述第二开口的顶部，且所述器件层不与第二开口的底部接触； 在所述第二开口内形成填充满所述第二开口的第一绝缘层； 刻蚀部分器件层，在所述器件层内形成若干暴露出第一绝缘层的第三开口，所述第三开口将至少一条器件层分割为至少两段分立的子器件层； 在所述子器件层表面形成栅极结构，所述栅极结构横跨于至少一个子器件层表面。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述第二半导体层的厚度为2纳米?10纳米。
3.如权利要求1所述晶体管的形成方法，其特征在于，所述第二半导体层的材料为硅、硅锗、碳化硅或II1-V族化合物。
4.如权利要求1所述晶体管的形成方法，其特征在于，所述第二半导体层的形成工艺为选择性外延沉积工艺。
5.如权利要求1所述晶体管的形成方法，其特征在于，所述第一半导体层的形成工艺为选择性外延沉积工艺，所述第一半导体层的材料为硅、硅锗、碳化硅或II1-V族化合物，所述第一半导体层的厚度为50纳米?200纳米。
6.如权利要求1所述晶体管的形成方法，其特征在于，提供半导体基底，所述半导体基底包括所述衬底和所述第一半导体层，所述半导体基底为硅衬底、硅锗衬底、碳化硅衬底或II1-V族化合物衬底。
7.如权利要求5或6所述晶体管的形成方法，其特征在于，当所述第一半导体层的材料为硅锗时，所述第二开口的形成工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺包括:刻蚀气体包括HC1，偏置电压为0伏?10伏，偏置功率小于100瓦。
8.如权利要求5或6所述晶体管的形成方法，其特征在于，当所述第一半导体层的材料为硅时，所述第二开口的形成工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液包括TMAH或 KOH。
9.如权利要求1所述晶体管的形成方法，其特征在于，所述第一绝缘层的材料为氧化硅。
10.如权利要求9所述晶体管的形成方法，其特征在于，所述第一绝缘层的形成方法包括流体化学气相沉积工艺。
11.如权利要求1所述晶体管的形成方法，其特征在于，所述第一开口的形成工艺为:在第二半导体层表面形成掩膜层，所述掩膜层暴露出与第一开口位置对应的第二半导体层表面；以所述掩膜层为掩膜，刻蚀所述第二半导体层并形成第一开口。
12.如权利要求11所述晶体管的形成方法，其特征在于，所述掩膜层的材料为氧化硅、氮化硅中的一种或两种组合。
13.如权利要求11所述晶体管的形成方法，其特征在于，以所述掩膜层为掩膜，刻蚀所述第二半导体层之后，刻蚀部分第一半导体层，使第一开口底部低于第一半导体层表面。
14.如权利要求11所述晶体管的形成方法，其特征在于，所述第三开口的形成工艺为:在形成第一绝缘层之后，刻蚀部分所述掩膜层，使所述掩膜层暴露出与第三开口位置对应的第二半导体层表面；以所述掩膜层为掩膜层，刻蚀所述第二半导体层并暴露出第一绝缘层表面，形成第三开口 ；在形成所述第三开口之后，去除所述掩膜层。
15.如权利要求14所述晶体管的形成方法，其特征在于，在形成第三开口之后，继续刻蚀部分第一半导体层，并暴露出第一绝缘层的侧壁。
16.如权利要求1所述晶体管的形成方法，其特征在于，在形成第三开口之后，在所述第三开口内形成第二绝缘层。
17.如权利要求16所述晶体管的形成方法，其特征在于，所述第二绝缘层的材料为氧化硅，所述第二绝缘层的形成方法包括:流体化学气相沉积工艺、高密度等离子体化学气相沉积工艺、玻璃上旋涂工艺、高纵宽比填沟沉积工艺。
18.如权利要求1所述晶体管的形成方法，其特征在于，在形成栅极结构之后，在栅极结构两侧的子器件层内形成源区和漏区。
19.如权利要求1所述晶体管的形成方法，其特征在于，所述第三开口顶部的图形为条形或矩形，且所述第三开口顶部的图形与器件层的图形相互垂直。
20.一种晶体管，其特征在于，包括: 衬底，所述衬底表面具有第一半导体层； 位于第一半导体层内的第一绝缘层； 位于第一绝缘层表面的若干器件层，所述器件层的图形为若干平行排列的条形； 位于所述器件层内的若干暴露出第一绝缘层的第三开口，所述第三开口贯穿所述器件层，使每条器件层分割为至少两条分立的子器件层； 位于所述至少位于一条子器件层表面的栅极结构。
【文档编号】H01L21/84GK104347523SQ201310315128
【公开日】2015年2月11日 申请日期:2013年7月24日 优先权日:2013年7月24日
【发明者】洪中山 申请人:中芯国际集成电路制造(上海)有限公司