使用多孔化表面用于制作堆栈结构的接合方法

使用多孔化表面用于制作堆栈结构的接合方法
【专利摘要】本发明涉及一种使用多孔化表面用于制作堆栈结构的接合方法，其中，揭露有具有至少一多孔化表面的接合装置。多孔化工艺将纳米多孔性孔洞带进装置接合表面的微结构。多孔化材料的材料特性比非多孔化材料软。对于相同的接合条件，与非多孔化材料相比较，多孔化接合表面的使用得强化接合接口的接合强度。
【专利说明】使用多孔化表面用于制作堆栈结构的接合方法
【技术领域】
[0001]本发明涉及一种使用多孔化表面(porosified surface)的接合方法。
【背景技术】
[0002]近来三维(3D)芯片、晶粒以及晶圆整合(下面共称为堆栈结构)的创新己带来较多的装置微缩化以及速度与密度上的技术进步，功耗与成本也跟着降低。然而，结合影响3D集成电路(IC)堆栈结构可制造性及量产的相关议题目前正阻碍更具成本效益的微缩化。目前的接合工艺，例如铜对铜(Cu-Cu)接合、氧化物接合、焊接接合、或其它聚合物接合工艺，无法妥善解决产业界对于精密对齐、接合强度、电互连、以及可制造性持续增加的需求。例如，包含互补式金属氧化物半导体(CMOS)晶圆的晶圆接合必须将接合温度限制在大约400°C。另外，必须对晶圆施加高力量(high force)以达到合理的接合强度。然而，将高接合力量施加于晶圆对晶圆层级接合可能会增加晶圆破坏。
[0003]因此，存在一种对于能够以较低接合力量及较低温度制造具有改良式对齐、接合强度、电互连、以及可制造性的3D IC堆栈结构的接合方法论需求。

【发明内容】

[0004]一种用于接合半导体表面以通过具备具有第一装置与第一接合区的第一半导体表面以及具有第二接合区的半导体表面产生堆栈结构的方法。在第一或第二接合区上形成多孔化表面。通过施加压力及热量对齐并且接合第一与第二接合区。
[0005]在另一具体实施例中，在于多孔化表面上方具有金属层的第一或第二接合区上形成多孔化表面。通过施加压力及热量对齐并且接合第一与第二接合区。
[0006]在又一具体实施例中，在第一或第二接合区上形成多孔化表面。在其它接合区的表面上形成烧结金属(sintered metal)或金属纳米线(metal nanowire)的层件。通过施加压力及热量对齐并且接合第一与第二接合区。
[0007]在第四具体实施例中，在于多孔化表面上方具有金属层的第一或第二接合区上形成多孔化表面。在其它接合区的表面上形成烧结金属或金属纳米线的层件。通过施加压力及热量对齐并且接合第一与第二接合区。
[0008]这些具体实施例连同本文所述的其它优点及特征透过引用以下说明及附图将变得显而易知。另外，要理解的是本文所述各个具体实施例的特征不互斥并且可存在于各个组合及排列中。
【专利附图】

【附图说明】
[0009]在图式中，相称的组件符号在所有图中普遍意指相同的部件。还有，图式不一定依照比例绘制，反而为了描述本发明的原理而普遍加以强调。在以下的说明中，本发明的各个具体实施例为引用以下的图式予以说明，其中:
[0010]图1显示第一装置的一个具体实施例的剖面图；[0011]图2显示第一装置的另一具体实施例的剖面图；
[0012]图3显示第二装置的一个具体实施例的剖面图；
[0013]图4显示第二装置的另一具体实施例的剖面图；
[0014]图5显示具有第一装置与第二装置的接合装置的一个具体实施例的剖面图；
[0015]图6显示具有第一装置与第二装置的接合装置的第二具体实施例的剖面图；
[0016]图7显示具有第一装置与第二装置的接合装置的第三具体实施例的剖面图；
[0017]图8显示具有第一装置与第二装置的接合装置的第四具体实施例的剖面图；
[0018]图9a至图9e显示根据本发明的一个具体实施例的用于形成第一装置的处理流程。
[0019]图1Oa至图1Oc显示根据本发明的一个具体实施例的在第一装置上制造多孔化层的不同方法的流程图；以及
[0020]图1la至图1lc显示根据本发明的一个具体实施例的用于形成第二装置的处理流程。
[0021]符号说明
[0022]100 第一装置
[0023]105 衬底
[0024]110装置区、装置
[0025]120阻挡层
[0026]140保护层
[0027]130多孔化层
[0028]175 凹槽
[0029]180 介电侧壁
[0030]185移动部件
[0031]200 第一装置
[0032]230多孔化层
[0033]240金属层、保护层
[0034]300 第 二装置
[0035]310装置层、装置
[0036]302顶部表面
[0037]303底部表面
[0038]305 衬底
[0039]350互连件
[0040]365介电层
[0041]370互连介电层
[0042]400 第 二装置
[0043]405 衬底
[0044]450 互连件
[0045]460金属层
[0046]500 装置[0047]503表面
[0048]600装置
[0049]603表面
[0050]700装置
[0051]703表面
[0052]800装置
[0053]803表面。
【具体实施方式】
[0054]在以下的说明中，具体实施例涉及微机电系统(MEMS)装置与半导体IC装置之间的晶圆接合(晶圆对晶圆)。一般而言，具体实施例进一步适用于晶圆对芯片以及芯片对芯片接合，包括MEMS、半导体IC或其它混合装置。MEMS装置可有各种类型，如射频(RF)MEMS、惯性MEMS或生医MEMS (BioMEMS)。也可使用其它种MEMS装置。半导体IC装置可有各种类型，如双载子晶体管(Bipolar)或互补式金属氧化物半导体(CMOS)。也可使用其它种半导体装置。具体实施例涉及制备待接合表面以对于施加低接合力量达到高接合强度。具体实施例可用于例如晶圆级 接合、晶圆级封装或晶圆级封端(wafer level capping)。其它种应用也可有用。
[0055]其它态样、特征、以及技术功效经由以下的详细说明对熟练本技术的人士将显而易知，其中，简单地通过经深思最佳模式的描述表示并且说明较佳具体实施例。本揭露能够有其它及不同的具体实施例，并且其许多细节能够有各种明显方面的改进。因此，图式及说明本质上要予以视为描述而非具有限制性。
[0056]图1显示第一装置100的一个具体实施例的剖面图。提供的是衬底105。衬底，例如是半导体衬底，如硅衬底。衬底也可为其它种衬底，如硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)、上覆硅绝缘体(SOI)或任何其它适用的半导体材料。在一具体实施例中，衬底包括P型掺杂硅衬底。P型掺杂衬底可为高度掺杂P型衬底。其它种包括未掺杂或掺有相同或其它类掺质的半导体衬底也可有作用。
[0057]装置区110界定在衬底上。装置，例如可为CMOS装置、MEMS、或其它类半导体装置。在一具体实施例中，装置区Iio是MEMS装置。MEMS装置，例如可为RF MEMSvt^iMEMS或生医MEMS。也可用使其它种MEMS装置。
[0058]阻挡层120界定在衬底上。阻挡层是用以防止底下主动面多孔化的介电材料。在一具体实施例中，介电材料可为氧化物、氮化物、氮氧化物或其组合。其它类介电材料也可有作用。阻挡层也可为用以形成例如介电堆栈或夹层(sandwich)的多个介电层。介电层的其它配置也可有作用。阻挡层界定一或多个第一接合区。描述性地，衬底上设置两个第一接合区。提供其它数量的接合区也可有作用。例如，可提供围绕衬底或装置外围而设置的接合区。接合区对应于阻挡层所曝露的区域。第一接合区的形状及尺寸取决于要予以接合的对端接触区，有考虑到如失准(misalignment)的工艺条件。例如，开口形状可为侧边尺寸大约50X50 μ m的正方形。提供其它形状或尺寸也可有作用。阻挡层应该厚到足以防止下方衬底多孔化。例如，阻挡层的厚度可为大约0.1 μ m到2 μ m。其它阻挡层厚度例如取决于于工艺要求也可有作用。[0059]在第一接合区中形成多孔化层130。在一具体实施例中，通过多孔化所曝露衬底区形成多孔化层。例如，可通过所曝露衬底区的染色蚀刻(stain etching)或阳极化形成多孔化层。其它用于形成多孔化层的工艺也可有作用。
[0060]在一具体实施例中，多孔化工艺将纳米多孔性孔洞带进衬底，在主动区中产生例如硅的微结构。多孔性软化材料，使材料更容易变形。多孔化层在施加接合力量下增加接触区与另端(opposite)接合表面的有效接触面积。对于相同的接合力量，包含多孔材料的接合系统将具有与非多孔材料相比较大的有效接触面积及从而较强的接合强度。温度升高时，多孔材料内也可容易出现回流，进一步提升接合品质。在一具体实施例中，硅主动区遭受多孔化。多孔化层的厚度可为大约Inm到5μπι。其它多孔化层的厚度也可有作用。
[0061]图2显示第一装置200的另一具体实施例的剖面图，与对于装置100所述类似。在一具体实施例中，保护层240设置于多孔化层230的表面上。保护层，例如在后续处理期间保护底下多孔化层。保护层，例如可为钛(Ti)、铜(Cu)或铝(Al)。在一具体实施例中，装置200的第一接合区是金属层240的表面。保护层240的厚度范围可从Inm到I μ m。其它保护层厚度也可有作用。
[0062]图3显示第二装置300的一个具体实施例的剖面图。提供的是分别具有顶部和底部表面302和303的衬底305。衬底，例如是半导体衬底，如硅衬底。衬底也可为其它类衬底，如SiGe、Ge、GaAs, SOI或任何其它适用的半导体材料。在一具体实施例中，衬底包括P型掺杂硅衬底。P型掺杂衬底可为轻度掺杂P型衬底。其它种包括未掺杂或掺有相同或其它类其它掺杂的半导体衬底也可有作用。例如，衬底可为重度掺杂P型(P+)基体(bulk)或未掺杂或P-型上覆硅绝缘体上的轻度掺杂P型(P-)或未掺杂硅层。
[0063]装置层310界定在衬底上顶部表面302的侧部。装置，例如可为CMOS装置、MEMS、或其它种半导体装置。在一具体实施例中，装置层310是CMOS装置。CMOS装置，例如可为CMOS逻辑或CMOS传感器装置。也可使用其它种半导体装置。
[0064]互连件350设置于衬底中以提供机械及电连接。例如，互连件在衬底的顶部与底部表面之间以及对装置层310提供电连接。在一具体实施例中，第二装置300的第二接合区为由互连件350的表面予以提供。互连件可为与主动装置隔离以及仅为了接合以提供期望机械强度的虚件(du_y)。在一具体实施例中，互连件为具有导电材料的硅穿孔(TSV)。导电材料，例如可包括铜、铜合金或多晶硅。其它种导电材料也可有作用。
[0065]互连件可具有圆形剖面形状。剖面直径可为例如大约I μ m到100 μ m。提供具有其它剖面形状或尺寸的互连件也可有作用。互连件的深度可为例如大约10 μ m到500 μ m。提供其它互连件深度也可有作用。
[0066]互连介电层370设置于衬底上。在一具体实施例中，互连介电层围绕互连件350并且在衬底表面上不连续。互连介电层，例如可为硅氧化物。也可使用其它种介电材料作为互连介电层。
[0067]互连介电层能在对立的接合表面之间具有清空空间(empty space)。这是为了确保所要接合表面之间的最佳接触状况，以及若至少有一表面包含MEMS装置，则为了配合任何的MEMS移动。互连介电层的厚度范围可为0.5μπι到ΙΟμπι。其它互连介电层厚度也可有作用。
[0068]图4显示第二装置400的另一具体实施例的剖面图，类似于对装置300所述。在一具体实施例中，金属层460设置于互连件的表面上。金属层460，例如可包括烧结金属或金属纳米线。烧结金属可为T1、Cu或Al。金属纳米线可为Cu纳米线。其它种烧结金属或金属纳米线也可有作用。装置400的第二接合区为由金属层460的表面所提供。金属层的厚度范围可为0.1ym到5μπι。其它种金属层厚度也可有作用。
[0069]图5显示装置500的一个具体实施例的剖面图，其包括第一装置100与第二装置300的接合。在一具体实施例中，第一装置100与第二装置300彼此对齐并且分别透过装置100与装置300的第一与第二接合区的接触表面接合。接着薄化装置500的表面503侧部上的晶圆以曝露互连件350的另一端。衬底305的剩余厚度可为大约10 μ m到500 μ m。其它剩余衬底305厚度也可有作用。
[0070]图6显示装置600的另一具体实施例的剖面图，其包括第一装置100与第二装置400的接合。在一具体实施例中，第一装置100与第二装置400彼此对齐并且分别透过装置100与装置400的第一与第二接合区的接触表面接合。接着薄化装置600的表面603侧部上的晶圆以曝露互连件450的另一端。衬底405的剩余厚度可为大约10 μ m到500 μ m。其它剩余衬底405厚度也可有作用。
[0071]图7显示装置700的一个具体实施例的剖面图，其包括第一装置200与第二装置300的接合。在一具体实施例中，第一装置200与第二装置300彼此对齐并且分别透过装置200与装置300的第一与第二接合区的接触表面接合。接着薄化装置700的表面703侧部上的晶圆以曝露互连件350的另一端。衬底305的剩余厚度可为大约10 μ m到500 μ m。其它剩余衬底305厚度也可有作用。
[0072]图8显示装置800的另一具体实施例的剖面图，其包括第一装置200与第二装置400的接合。在一具体实施例中，第一装置200与第二装置400彼此对齐并且分别透过装置200与装置400的第一与第二接合区的接触表面接合。接着薄化装置800的表面803侧部上的晶圆以曝露互连件450的另一端。衬底405的剩余厚度可为大约10 μ m到500 μ m。其它剩余衬底405厚度也可有作用。
[0073]图9a至图9e显示用于形成装置100的工艺的一个实施例的剖面图。请参阅图9a，提供的是衬底105。衬底可为硅衬底，如轻度掺杂的P型掺杂衬底。包括硅锗或SOI在内的其它种衬底也可有作用。
[0074]如图9a所示，在衬底上形成阻挡层120。在衬底上沉积包括有介电材料的阻挡层。阻挡层，例如可为硅氧化物。如硅氮化物的其它种介电材料也可有作用。在一具体实施例中，阻挡层可包括硅氧化物或氮化物。用以形成介电堆栈或夹层的如多个介电层的其它配置也可有作用。可通过化学气相沉积(CVD)或其它技术形成阻挡层。阻挡层的厚度可为例如Inm到5μπι。其它阻挡层厚度也可有作用。
[0075]可使用光刻(lithography)及蚀刻技术图样化阻挡层。例如，光阻层为在阻挡层上方形成并且使用光刻光罩(mask)予以图样化，曝露阻挡层要予以移除的部分。实施如反应式离子蚀刻(RIE)的异向性蚀刻(anisotropic etch)以移除阻挡层的曝露部分。为了改良光刻分辨率，可在光阻底下提供抗反射涂层(ARC)。其它图样化介电层技术也可有作用。
[0076]在图9b中，在衬底中形成多孔化层130。多孔化层，例如是多孔硅。其它种半导体材料也可有作用。多孔化层的厚度可为大约Inm到5μπι。其它多孔化层厚度也可有作用。可通过染色蚀刻或阳极化形成多孔化层。在一具体实施例中，通过染色蚀刻形成多孔硅。可例如通过硝酸、氢氟酸以及水的混合物反应形成多孔硅层。蚀刻温度可为例如大约10°c到200°C。其它染色蚀刻形式也可有作用。
[0077]在另一具体实施例中，透过使用阳极化电池胞(anodization cell)形成多孔硅。可行的阳极化电池胞利用钼阴极以及硅表面作为阳极，予以沉浸在氟化氢电解质(electrolyte)内。通过使电流通过电池胞产生阳极侵蚀。其它阳极化形式也可有作用。
[0078]多孔硅接着用稀氢氟(DHF)酸予以清理并且接着立即在多孔化表面上方形成保护层140以防止多孔硅氧化。保护层，例如可为介电或金属层。在一具体实施例中，保护层为包括有硅氧化物、氮氧化物或氮化物的介电层。介电层的厚度可为大约Inm到5μπι。其它种介电材料或厚度也可有作用。介电材料可为其它种栅极介电材料及/或通过如CVD的其它种工艺予以形成。
[0079]在图9c中，在衬底上形成装置110。在一具体实施例中，装置110是MEMS装置。首先在衬底上形成凹槽(trench) 175。可使用光刻及蚀刻技术达成图样化凹槽。例如，光阻层为在阻挡层上方形成并且使用光刻光罩予以图样化，曝露阻挡层要予以移除的部分。实施如RIE的异向性蚀刻以移除阻挡层的曝露部分。为了改良光刻分辨率，可在光阻底下提供ARC。其它用于图样化介电层的技术也可有作用。
[0080]如图9d所示，在表面上方形成介电层，接着是如RIE的异向性蚀刻，曝露凹槽底部并且形成介电侧壁180。介电层，例如可为硅氧化物。其它种如硅氮化物的介电材料也可有作用。在一具体实施例中，介电层可为硅氧化物或氮化物。可通过CVD或其它技术形成介电层。介电层的厚度可为例如大约0.Ιμπι到2μπι。其它介电层厚度也可有作用。
[0081 ] 在图9e中，在衬底上形成移动部件185。在一具体实施例中，通过包括有氢氟酸的等向性湿蚀刻(isotropic wet etch)形成移动部分185,移除移动部件底下的衬底材料。其它产生移动部件的方法也可有作用。也移除保护层140及介电侧壁180。移除保护层140以促进后续与另端表面的接合。可在形成移动部件185时同时移除保护层140及介电侧壁180，例如RIE或湿蚀刻的分离工艺也是可以的。其它移除方法也可有作用。
[0082]除了保护层240是包括T1、Cu或Al的金属层并且在形成移动部件期间予以移除不算，装置200的制造程序类似于装置100的制造程序。金属层的厚度可为大约0.1 μ m到5μπι。其它种金属材料或厚度也可有作用。金属材料可包括其它种金属材料及/或通过如物理气相沉积(PVD)的其它种工艺予以形成。保护层可用于与另端表面接合并且从而不予以移除。
[0083]图1Oa描述装置100的一个具体实施例的制造程序流程图。流程图中所列举的程序步骤先前已作说明，其中，多孔化层130是在凹槽175之前产生的。此制造顺序界定为多孑L表面先制法(porous-surface-first approach)。
[0084]图1Ob描述装置100的另一具体实施例的制造程序流程图。制造顺序与多孔表面先制法类似，差别在于多孔化层130是在形成凹槽175之后但在产生移动部件185之前产生的。此具体实施例界定为多孔表面中制法(porous-surface-middle approach)。
[0085]图1Oc描述装置100的又一具体实施例的制造程序流程图。在本制造顺序中，多孔化层130是在形成凹槽175与移动部分185两者后才形成的。此具体实施例界定为多孔表面后制法(porous-surface-last approach)。[0086]较佳的制造顺序将是多孔表面先制法，因为在另外两种所述制造顺序中，移动部件185可曝露于多孔化工艺，从而改变表面特性并且可对MEMS装置的效能造成负面影响。
[0087]图1la至图1lc显示用于形成装置300的工艺的一个具体实施例的剖面图。请参阅图11a，提供的是衬底305。衬底可为硅衬底，如轻度掺杂的P型掺杂衬底。其它种包括SiGe、GaAs或SOI的衬底也有作用。
[0088]装置层310设置于衬底中。在一具体实施例中，装置310为习知半导体制造程序所产生的CMOS装置。其它种半导体装置也可适用。介电层365设置于衬底上。为了形成介电层，介电材料沉积在衬底上。互连介电层，例如可为硅氧化物。也可使用其它种如硅氮化物的介电材料。在一具体实施例中，介电层可包括硅氧化物。可通过CVD或其它技术形成介电层。介电层的厚度可为例如0.5μπι到ΙΟμπι。其它介电层厚度也可有作用。
[0089]如图1lb所示，互连件350设置于衬底中。在一具体实施例中，互连件为TSV。导电材料予以沉积到TSV内。导电材料，例如可包括Cu、Cu合金或多晶硅。其它种导电材料也可有作用。例如通过化学机械研磨(CMP)工艺移除任何多余导电材料以达到平整的顶部表面。TSV的深度范围例如可为大约10 μ mm到500 μ m。提供具有其它深度的TSV也可有作用并且例如可取决于装置的期望最终厚度。
[0090]如图1lc所不，图样化介电层365以形成互连介电层370。可使用光刻及蚀刻技术图样化介电层365。例如，光阻层在介电层上方形成并且使用光刻光罩予以图样化，曝露介电层要予以移除的部分。实施如RIE的异向性蚀刻以移除介电层的曝露部分。为了改善光刻分辨率，可在光阻底下提供ARC。其它用于图样化介电层的技术也可有作用。
[0091]装置400的制造程序类似于装置300的制造程序，差别在于金属层460设置于互连件450的表面上。金属层，例如可为T1、Cu或Al构成的烧结金属。金属组件设置于晶圆的表面上而在低于其熔点(固态烧结)的烧结炉内予以加热直到其粒子彼此粘着。在一具体实施例中，加热温度，例如可为大约100°C到300°C。提供其它范围的加热温度可有作用。金属层的厚度可为例如大约0.1 μ m到5 μ m。提供具有其它厚度的金属层也可有作用。
[0092]在另一具体实施例中，金属层可包括金属纳米线。金属纳米线，例如可为Cu组件。金属纳米线可通过包括CVD和电子沉积的习知纳米线制造程序予以形成。其它种纳米线制造程序将有作用。提供具有其它厚度的金属层也可有作用。
[0093]先前已陈述装置接合有各种具体实施例。在一具体实施例中，装置500包括装置100与300的接合。装置100与300的第一与第二接合区的表面分别对齐并且在高温及施加接合力量下接触。在一具体实施例中，共晶接合用于表面接合。取决于所接合表面的图样密度，接合温度可为例如100°C到650°C以及接合力量可为例如0.1KN到80KN。其它种接合方法和相关接合温度及/或接合力量可有作用。接着通过CMP工艺薄化装置500的表面503以曝露TSV。其它在SOI晶圆的情况下，例如通过湿氧化物移除以薄化装置的方法也可有作用。
[0094]在另一具体实施例中，装置600包括装置100与400的接合。装置100与400的第一与第二接合区的表面分别对齐并且在高温及施加接合力量下接触。在一具体实施例中，共晶接合用于表面接合。接合温度可为例如100°C到650°C以及接合力量可为例如0.1KN到80KN。其它种接合方法和相关接合温度及/或接合力量可有作用。接着通过CMP工艺薄化装置600的表面603以曝露TSV。其它在SOI晶圆的情况下，例如通过湿氧化物移除以薄化装置的方法也可有作用。
[0095]在另一具体实施例中，装置700包括装置200与300的接合。装置200与300的第一与第二接合区的表面分别对齐并且在高温及施加接合力量下接触。在一具体实施例中，热压接合用于表面接合。接合温度可为例如100°C到650°C以及接合力量可为例如0.1KN到80KN。其它种接合方法和相关接合温度及/或接合力量可有作用。接着通过CMP工艺薄化装置700的表面703以曝露TSV底部。其它在SOI晶圆的情况下，例如通过湿氧化物移除以薄化装置的方法也可有作用。
[0096]在又一具体实施例中，装置800包括装置200与400的接合。装置200与400的第一与第二接合区的表面分别对齐并且在高温及施加接合力量下接触。在一具体实施例中，热压接合用于表面接合。接合温度可为例如100°C到650°C以及接合力量可为例如0.1KN到80KN。其它种接合方法和相关接合温度及/或接合力量可有作用。接着通过CMP工艺薄化装置800的表面803以曝露TSV。其它在SOI晶圆的情况下，例如通过湿氧化物移除以薄化装置的方法也可有作用。
[0097]所接合的装置可予以不透气地密封并且取决于应用类型，可需要高或低真空的操作环境或具备高压力。在示例性应用中，所接合的装置包括需要高真空操作环境的陀螺仪MEMS装置。在另一示例性应用中，所接合的装置包括加速仪MEMS，其取决于需要高或低真空或具备高压力操作环境的规格。
[0098]在一具体实施例中，所接合的装置需要低真空操作环境。在接合之前，自组性单层(self-assembled monolayer ;简称SAM)(图中未示)予以沉积在表面上方。当所接合的装置以100°C到1000°C的高温范围退火时，SAM将分解，将气体分子释放到真空里并且提升包封区(encapsulated region)或较低等级真空里的压力。SAM属于两亲分子(amphiphilicmolecule)层,其一端对衬底呈现某种程度的亲和性(affinity)。在一具体实施例中，SAM包括基于化学化合物的碳氢化合物并且由汽相沉积。其它种化学化合物及沉积也可有作用。
[0099]在另一具体实施例中，所接合的装置需要超高真空操作环境。在接合之前，例如Al、Zr、T1、Hf及其合金的吸气材料(gettering material)(图中未示)沉积在表面上。例如，装置200中的保护(金属)层240可进一步包括所述吸气材料。其它种吸气材料也可有作用。当所接合的装置以100°C到1000°C的高温范围退火时，与残余气体分子接触的吸气材料将化学组合或通过吸收从真空移除残余气体分子并且提供更高等级的真空。
[0100]形成不同的具体实施例包含改变光刻光罩上的图样。也将需要额外的程序步骤。另外，所理解的是所述工艺不限于所揭露步骤的特定顺序。例如，可用不同顺序实施某些步骤及/或可添加额外的步骤。
[0101]本发明可用其它形式予以具体实施而不违背其精神或实质特征。因此，前述具体实施例在所有方面都要予以视为描述性而非限制本文所述的发明。本发明的范畴因此由所附的权利要求书而非前述说明予以指明，并且意欲将权利要求书的均等意义及范围内的所有变更都包含于其中。
【权利要求】
1.一种用于接合半导体表面的方法，其包含: 提供具有第一接合区的第一衬底，其中，该接合区包含为多孔化表面的第一接合表面； 提供具备具有第二接合表面的第二接合区的第二衬底； 于高温通过施加压力对齐并且接合该第一接合表面与该第二接合表面。
2.根据权利要求1所述的方法，其中，该多孔化表面包含如硅、锗或硅锗的材料。
3.根据权利要求1所述的方法，其包含在该第一接合区中形成该多孔化表面，其中，形成该多孔化表面包含染色蚀刻或阳极化。
4.根据权利要求1所述的方法，其进一步包含在该多孔化表面上方形成金属层。
5.根据权利要求1所述的方法，其进一步包含在该第二接触区上方形成金属层以形成该第二接触表面。
6.根据权利要求1所述的方法，其进一步包含在该第一接合表面上方形成第一金属层以及在该第二接合表面上方形成第二金属层。
7.根据权利要求4所述的方法，其中，该金属层包含钛T1、铜Cu或铝Al。
8.根据权利要求5所述的方法，其中，该金属层包含烧结金属或金属纳米线。
9.根据权利要求8所述的方法，其中，该烧结金属或金属纳米线由钛T1、铜Cu、铝Al构成。
10.根据权利要求1所述的方法，其进一步包含位于该第一接合表面上方的SAM层。
11.根据权利要求1所述的方法，其进一步包含位于该第二接合表面上方的SAM层。
12.根据权利要求1所述的方法，其进一步包含位于该第一接合表面上方的吸气层。
13.根据权利要求1所述的方法，其进一步包含位于该第二接合表面上方的吸气层。
14.根据权利要求1所述的方法，其中，所述接合表面的接合包含共晶接合或热压接八口 ο
15.—种在制造MEMS结构时用于接合半导体表面的方法，其包含: 提供具有第一装置与第一接合区的第一半导体表面； 提供具有第二装置与第二接合区的第二半导体表面； 在该第一接合表面或该第二接合表面上提供多孔化表面；以及 于高温通过施加压力对齐并且接合该第一接合表面与该第二接合表面。
16.根据权利要求15所述的方法，其中，该多孔化表面包含如硅、锗或硅锗的材料。
17.根据权利要求15所述的方法，其中，提供该多孔化表面包含通过染色蚀刻或阳极化工艺形成该多孔化表面。
18.根据权利要求15所述的方法，其进一步包含在该多孔化表面上方提供金属层。
19.根据权利要求15所述的方法，其进一步包含在非多孔化表面上方提供金属层。
20.根据权利要求15所述的方法，其进一步包含在该第一接合表面上方提供第一金属层以及在该第二接合表面上方提供第二金属层。
21.根据权利要求18所述的方法，其中，该金属层包含钛T1、铜Cu或铝Al。
22.根据权利要求19所述的方法，其中，该金属层包含烧结金属或金属纳米线。
23.根据权利要求22所述的方法，其中，该烧结金属或金属纳米线包含钛T1、铜Cu、铝Al。
24.根据权利要求15所述的方法，其中，所述接合表面的该接合包含共晶接合或热压接合。
25.一种制造MEMS结构的方法，其包含: 在第一半导体表面上形成MEMS装置及具有多孔化表面的第一接合区并且将该第一半导体表面接合至具有第二接合区的第二半导体表面以形成MEMS结构。
【文档编号】H01L21/50GK103569948SQ201310319903
【公开日】2014年2月12日 申请日期:2013年7月26日 优先权日:2012年7月27日
【发明者】R·K·科特兰卡, R·库马尔, P·奇拉亚瑞卡帝维度桑卡拉皮莱, H·林, P·耶勒汉卡 申请人:新加坡商格罗方德半导体私人有限公司