半导体器件的制作方法
【专利摘要】一种半导体器件包括：半导体衬底（5），包括在所述半导体衬底（5）上的第一半导体层（2）；在半导体衬底（5）中的多个半导体元件（50）；及无效区（30）。每一个半导体元件（50）都包括：在所述第一半导体层（2）的表面部分中的第二半导体层（21）；第三半导体层（17），设置在所述第一半导体层（2）的另一个表面部分中，并与所述第二半导体层（21）间隔开；及控制层（34），设置在所述第一半导体层（2）在所述第二半导体层（21）与所述第三半导体层（17）之间的部分上。所述无效区（30）设置在至少两个相邻的半导体元件（50）之间的半导体衬底（5）中；并且不提供所述半导体元件（50）的功能。
【专利说明】半导体器件
【技术领域】
[0001]本发明涉及半导体器件。
【背景技术】
[0002]传统上，LDMOS (侧向扩散金属氧化物半导体)晶体管和IGBT (绝缘栅双极晶体管)是公知的用于大电流的功率半导体器件。确保相对于在连接了诸如线圈的L负载情况下所施加的反电动势的耐受电压(即，L负载耐受性)对于半导体器件而言是必要的。具体地，半导体器件在器件工作时产生热量。这样会易于引起寄生双极运行，并易于减小L负载耐受性。例如，在JP-A-2005-243832中公开了用于限制半导体器件中L负载耐受性减小的技术。
[0003]JP-A-2005-243832教导了一种LDMOS晶体管，使得通过基极层的漏极单元(作为漂移层)附近的杂质浓度设定为高杂质浓度，以便确保实际使用的L负载耐受性。此外，在这个LDMOS晶体管中，基极层的宽度范围在1.0微米到1.4微米之间。
[0004]在JP-A-2005-243832公开的LDMOS中，改进了 L负载耐受性。然而，由于增大了通过基极层的漂移层附近的杂质浓度，所以与耐受电压的改进形成对比，极大地增大了导通状态电阻。此外，必须在特定范围内设计基极层的宽度，这是相对受限的。因此，限制了半导体器件的设计和制造方法。因此需要另一种技术。
【发明内容】
[0005]本公开内容的目的是提供一种半导体器件。限制了器件导通电阻的增大，并改善了 L负载耐受性。
[0006]根据本公开内容的一个示例性方面，一种半导体器件包括:半导体衬底，包括第一半导体层，其具有第一导电类型并设置在所述半导体衬底的主表面上；多个半导体元件，至少设置在所述半导体衬底的主表面上；及无效区。每一个半导体元件包括:第二半导体层，设置在所述第一半导体层的表面部分中；第三半导体层，设置在所述第一半导体层的另一个表面部分中，并与所述第二半导体层间隔开；及控制层，设置在所述第一半导体层在所述第二半导体层与所述第三半导体层之间的部分上。无效区设置在所述多个半导体元件中的至少相邻的两个之间的半导体衬底中。无效区不提供半导体元件的功能。
[0007]在以上的器件中，由于在半导体元件之间设置了无效区，所以当半导体元件工作时，每一个半导体元件中产生的热量从无效区释放到器件外部。这样，限制了器件导通状态电阻的增大，并改善了 L负载耐受性。
【专利附图】
【附图说明】
[0008]依据以下参考附图做出的详细说明，本公开内容的以上及其它的目的、特征和优点会变得更为显而易见。在附图中:
[0009]图1是示出根据第一实施例的半导体器件的截面图的图示；
[0010]图2是示出图1中的器件的部分II的局部放大截面图的图示；[0011]图3是示出器件的单位单元(unit cell)的图示；
[0012]图4A是示出对应于源极单元的图3中单位单元的部分IVA的局部放大截面图的图示，及图4B是示出对应于漏极单元的图3中单位单元的部分IVB的局部放大截面图的图示；
[0013]图5是示出与源极单元、漏极单元和无效区的设置有关的图1中半导体器件的平面图的图不;
[0014]图6A是示出用于评价L负载耐受性和导通状态电阻的负载开关电路的图示，及图6B是示出开关操作的图示；
[0015]图7是示出在无效区与单元面积的比改变时，L负载耐受率与导通状态电阻率中的关系的图不;
[0016]图8是示出在半导体器件执行开关操作时的热量分布的图示；
[0017]图9是示出在没有无效区的对照半导体器件执行开关操作时的热量分布的图示；
[0018]图1OA到IOC是示出半导体器件的制造方法的图示；
[0019]图1lA到IlC是示出半导体器件的制造方法的图示；
[0020]图12A到12C是示出半导体器件的制造方法的图示；
[0021]图13是示出半导体器件的制造方法的图示；
[0022]图14是示出半导体器件的截面图的图示；以及
[0023]图15是示出根据第一实施例的变型的半导体器件的截面图的图示。
【具体实施方式】
[0024](第一实施例)
[0025]如图1所示，根据本实施例的半导体器件I是LDMOS晶体管。器件I包括SOI衬底5，在其中，借助嵌入氧化膜4将由N导电类型硅制成的SOI (绝缘体上硅)层2和P导电类型支撑衬底3彼此相接合。制备SOI衬底5，以使得SOI层2的厚度约为14微米，嵌入氧化膜4的厚度约为1.2微米。在此，SOI层2对应于具有第一导电类型的第一半导体层，SOI衬底5对应于半导体衬底。
[0026]SOI层2布置在SOI衬底5的主表面上(图1的上方)作为N导电类型硅层。通过抛光接合到支撑衬底3的硅层以便具有预定厚度，或者通过在支撑衬底3上沉积硅来形成SOI层2。SOI层2包括多个槽形分离部6 (即，多个凹槽)，其与其它元件绝缘并分离。每一个槽形分离部6都包括凹槽7和嵌入膜8。凹槽7从SOI层2的表面到达嵌入氧化膜4。嵌入膜8嵌入到凹槽7中以便填充凹槽7。嵌入膜8例如由诸如SiO2膜的氧化膜制成。
[0027]SOI层2具有N导电类型。SOI层2具有作为嵌入层的N导电类型半导体层13和作为外延层的N-导电类型半导体层14的叠层结构，它们以此顺序堆叠。层14具有低于层13的杂质浓度。层13包括作为掺杂剂的锑，并具有6.3xl018Cm_3的载流子浓度，和6.45微米的厚度。层14例如具有2.0X1015cm_3的载流子浓度。在此，N-导电类型半导体层14对应于具有第一导电类型的第一半导体层。
[0028]N导电类型势阱层15、作为漏极层的N+导电类型层17、P导电类型沟道层19、作为源极层的N+导电类型层21、和P+导电类型层23形成于SOI层2的表面部分中，即在N-导电类型半导体层14的表面部分中。势阱层15具有高于层14的杂质浓度。N+导电类型层17形成于势阱层15中。与势阱层15和N+导电类型层17间隔开地布置沟道层19。N+导电类型层21形成于沟道层19中。P+导电类型层23形成于沟道层19中，以便与N+导电类型层21相邻。势阱层15包括作为掺杂剂的磷，并具有1.8X1017cm_3的载流子浓度。势阱层15的厚度约为5.37微米。N+导电类型层17具有高于势阱层15的杂质浓度。N+导电类型层17包括作为掺杂剂的砷。N+导电类型层17具有1.SxlO20Cm-3的载流子浓度，并具有0.19微米的厚度。P导电类型沟道层19包括作为掺杂剂的硼，并具有2.SxlO1W的载流子浓度，及1.40微米的厚度。N+导电类型层21具有与N+导电类型层17几乎相同的浓度。N+导电类型层21包括作为掺杂剂的砷，并具有1.8X102°cm_3的载流子浓度，及0.19微米的厚度。P+导电类型层23包括作为掺杂剂的BF2,并具有7.0X1019cm_3的载流子浓度，及
0.45微米的厚度。在此，N+导电类型层17对应于第三半导体层。N+导电类型层21对应于第二半导体层。
[0029]在势阱层15上形成绝缘膜40，以便桥接在相邻的漏极层17之间。绝缘膜40例如由LOCOS (硅的局部氧化)氧化膜、PSG (磷硅酸盐玻璃)膜、SiO2, SiN、无掺杂硅等制成。绝缘膜40具有1.0微米的厚度和8.0微米的宽度。绝缘膜40和设置在绝缘膜40下方的SOI层2提供无效区30。如图1和2所示，无效区30布置在半导体元件50之间。无效区30不起到半导体元件50的作用。具体地，无效区30阻挡载流子的流动。
[0030]层间绝缘膜32形成于N+导电类型层17与N+导电类型层21之间的SOI层2上。层间绝缘膜32接触N+导电类型层17和N+导电类型层21。一部分层间绝缘膜32起到栅极绝缘膜的作用。层间绝缘膜32由LOCOS氧化膜和PSG膜制成。
[0031]由诸如铝和多晶硅之类的导电材料制成的第一导电层34形成于层间绝缘膜32中。第一导电层34起到栅极电极的作用。第一导电类型层34对应于控制层。
[0032]由诸如铝之类的导电材料制成的第二导电层35形成于位于P导电类型沟道层19之上的位置处，并覆盖一部分层间绝缘膜32。第二导电层35起到源极电极的作用。此外，第三导电层36形成于覆盖一部分无效区30和一部分层间绝缘膜32的位置处。第三导电层36起到漏极电极的作用。
[0033]如图3和4所示,半导体元件50包括源极单元42、漏极单元44、层间绝缘膜32和作为栅极电极的第一导电层34，它们提供了一个单位单元。源极单元42包括一部分沟道层19和作为源极电极的第二导电层35。漏极单元44包括一部分势阱层15和作为漏极电极的第三导电层36。层间绝缘膜32和第一导电层34设置在源极单元42与漏极单元44之间。单位单元的宽度规定为单元间距I，例如10.4微米。
[0034]此外，在本实施例中，如图5所示，源极单元42和漏极单元44具有条形平面结构，当从主平面观察半导体器件I时，其沿着作为纵向的预定方向延伸。在图5中的实例中，预定方向是附图的从上到下方向，其与SOI衬底5的一侧平行。SOI衬底5提供平面矩形形状。源极单元42和漏极单元44沿着作为纵向的预定方向延伸。具体地，图5中的区域ARl具有图1所示的截面结构。在这个结构中，作为第三半导体层的N+导电类型层17和作为第二半导体层的N+导电类型层21沿着纵向延伸，所述纵向垂直于SOI衬底5的厚度方向。厚度方向显示为图1中的箭头ID。在N+导电类型层17和N+导电类型层21的多条线中，SOI衬底5中除N+导电类型层17和N+导电类型层21以外的一部分区域在两条相邻线之间沿着作为纵向的预定方向布置。在N+导电类型层17和N+导电类型层21的线之间的SOI衬底5中的该部分区域的至少一部分提供无效区30。
[0035]在半导体器件I中，源极单元42和漏极单元44的预定区域提供元件区域AR2，其起到半导体元件50的作用。在元件区域AR2中，例如源极单元42和漏极单元44彼此平行地交替布置。在SOI衬底5的元件区域AR2中，具有纵向形状并起到一部分源极单元42作用的N+导电类型层21和具有纵向形状并起到一部分漏极单元44作用的N+导电类型层17彼此平行地交替布置。势阱层15、N-导电类型半导体层14和P导电类型沟道层19布置在N+导电类型层17与N+导电类型层21之间，势阱层15、N-导电类型半导体层14和P导电类型沟道层19中的每一个都具有纵向形状。在此，在图1和5中所示的实例中，一对漏极单元44中的每一个都设置在源极单元42的一侧上，以使得夹置在漏极单元44之间的漏极单元44和源极单元42的对提供元件区域AR2。载流子流过N+导电类型层17与N+导电类型层21之间的通道。
[0036]N+导电类型层17与N+导电类型层21之间的特定层间区域提供无效区30。具体地，在具有预定面积的元件区域AR2之间提供无效区30。无效区30不起到半导体元件50的作用，以使得电流不在相邻的两个N+导电类型层17之间流动。更具体地，如图5所示，将漏极单元44布置在源极单元42的每一侧上，以便提供元件区域AR2。此外，在设置在元件区域AR2的外部的漏极单元44与设置在另一个元件区域AR2的外部的漏极单元44之间提供无效区30。如图2所示，在无效区30中，在一个元件区域AR2中与N+导电类型层17相邻的N导电类型势阱层15沿着作为纵向的预定方向(其等同于N+导电类型层17的延伸方向)延伸。在无效区30中，在另一个元件区域AR2中与N+导电类型层17相邻的N导电类型势阱层15沿着作为纵向的预定方向(其等同于N+导电类型层17的延伸方向)延伸。此外，设置在两个N导电类型势阱层15之间的N-导电类型半导体层14沿着作为纵向的预定方向(其等同于N+导电类型层17的延伸方向)延伸。在无效区30中没有形成沟道层。此外，在无效区30之上没有形成控制层34。因此，即使将电压施加到元件区域AR2的控制层34，在无效区30中也不形成沟道，以致于没有电流流动。因此，由于在多个元件区域AR2之间形成具有纵向形状的无效区30，所以在元件区域AR2中产生的热量就有效地辐射到外部。
[0037]此外，在本实施例中，源极单元43具有纵向形状，具有纵向形状的漏极单元44设置在源极单元42的每一侧上，以便形成元件区域AR2。多个元件区域AR2彼此间隔开地布置，在元件区域AR2之间布置无效区30。因此，源极单元42布置在元件区域AR2的中心，此外，相邻的元件区域AR2借助无效区30彼此间隔开。因此，尽管源极单元42可以产生热量，以致于易于升高源极单元42的温度，但充分确保了源极单元42之间的距离。这样，极大地减小了 SOI衬底5中的热量集中现象。具体地，由于在LDMOS晶体管运行时，N+导电类型层21的温度相对较高，所以将N+导电类型层21布置在SOI衬底5中的元件区域AR2的中心。由于N+导电类型层17的温度与N+导电类型层21相比较低，所以将N+导电类型层17布置在元件区域AR2的外部。因此，热量不易于在元件区域AR2之间集中。此外，由于在元件区域AR2之间形成无效区30，所以极大地增强了元件区域AR2之间的热辐射。因此就将热量限制为在N+导电类型层21周围累积。
[0038]接下来，在半导体器件I中，通过使用图6A和6B中所示的电路模拟L负载浪涌来模拟L负载耐受性和导通状态电阻，在图7中示出了模拟结果。在此，图6A所示电路中的单元面积(它是凹槽7中的面积)是0.5mm2,值L是InH，值Vd是20伏，值Vgf是7伏，值Rg是5100hm。当执行电路的开关操作时，在半导体器件I截止的情况下对每一个值求值，如图6B所示。在图7中，左侧纵轴表示对应于实线的L负载耐受率，右侧纵轴表示对应于虚线的导通状态电阻(即Ron)率。此外，横轴表示在无效区与单元面积之间的面积比。在此，L负载耐受率是在无效区与单元面积之间的面积比为零的情况下将L负载耐受性定义为“I”时的相对比率。此外，导通状态电阻率是在无效区与单元面积之间的面积比为零的情况下将导通状态电阻定义为“I”时的相对比率。
[0039]如图7所示，随着无效区与单元面积之间的面积比变大，L负载耐受率增大，从而改善了 L负载耐受性。另一方面，随着无效区与单元面积之间的面积比变大，导通状态电阻率增大。然而，导通状态电阻率的增大率与L负载耐受性的增大率相比是有限的。例如当无效区与单元面积之间的面积比是55%时，导通状态电阻比未形成无效区(即在无效区与单元面积之间的面积比为零)的情况大2.3倍。在此情况下，L负载耐受性比无效区与单元面积之间的面积比为零的情况大8.3倍。
[0040]接下来，图8示出了当具有10.4微米的单元间距的半导体器件I执行开关操作时的热量分布。图9示出了作为对照的在没有无效区的具有10.4微米的单元间距的半导体器件601执行开关操作时的热量分布。如图8所示，在根据本实施例的具有无效区的半导体器件I中，产生最大热量的作为源极层的N+导电类型层21附近的温度约为560K。作为漏极层的N+导电类型层17周围的温度减小到约530K。另一方面，如图9所示，在根据对照的没有无效区的半导体器件601中，产生最大热量的作为源极层的N+导电类型层621附近的温度约为835K。此外，作为漏极层的N+导电类型层617周围的温度减小到约785K。根据图8和9中的热量分布数据，当在器件I中形成无效区时，充分获得了热辐射效应。
[0041]接下来，将参考图1OA到12C来解释制造半导体器件I的方法。
[0042]首先，制备SOI衬底5，以使得由硅制成的SOI (绝缘体上硅)层2经由由氧化硅(即SiO2)膜制成的嵌入氧化膜4堆叠在由硅制成的支撑衬底3上。随后，形成凹槽7，如图1OA所示。接下来，借助光刻法等制备掩模M。随后，以5.0xlO1Vcm2的剂量、IOOKeV的加速电压和7度的倾角离子注入磷，如图1OB所示。执行热处理以便激活磷。这样，形成了 N导电类型势阱15。随后，对表面进行热氧化，以便形成具有425埃厚度的SiO2膜70。在SiO2膜70上沉积SiN膜72。SiN膜72的厚度为1650埃。以作为掩模M的光致抗蚀剂覆盖SiN膜72，如图1OC所示。蚀刻SiO2膜70和SiN膜72，如图1lA所示。
[0043]接下来，对硅表面进行热氧化，以便形成作为LOCOS膜的由SiO2制成的绝缘膜40，其具有6900埃的厚度，如图1lB所示。随后，去除SiN膜72，随后借助热氧化法形成作为层间绝缘膜32的栅极绝缘膜，其具有250埃的厚度。此外，形成起到栅极电极作用的多晶硅膜，如图1lC所示。随后，形成掩模，以4.2xl013/cm2的剂量、30KeV的加速电压和7度的倾角来离子注入硼。随后，借助热处理激活硼。这样，形成了 P导电类型沟道层19，如图12A所示。随后，以5.5xl015/cm2的剂量、120KeV的加速电压和O度的倾角来离子注入砷，如图12B所示。随后，以3.0xlO1Vcm2的剂量、95KeV的加速电压和O度的倾角来离子注入BF2,如图12C所示。随后，激活砷和BF2，以便形成N+导电类型层17、N+导电类型层21和P+导电类型层23。随后，形成具有6700埃厚度的PSG膜，然后执行热处理。借助蚀刻法形成触点，形成由铝膜制成的第二导电层35和第三导电层36，以便制造半导体器件1，如图13所/Jn ο
[0044]在此，图14示出了一个结构，以便在图13所示的半导体器件I上形成多层布线。如图14所示，形成由PSG膜和/或TEOS膜制成的绝缘膜74，以覆盖SOI层的表面。第一布线层76、第二布线层78和第三布线层80从SOI层一侧以此顺序经由绝缘膜74形成于SOI层2上。在绝缘膜74中，形成过孔82。每一个布线层都通过过孔82彼此电连接。第一布线层76提供第二导电层35和第三导电层36。此外，第一布线层76连接到作为第一导电层34的多晶硅膜。此外，在器件I的表面之上形成由SiN膜等制成的钝化膜84，以便覆盖表面。这样，即使当在器件I上进一步形成多层布线时，由于器件I包括无效区30，也有效地辐射了在半导体器件I中产生的热量。
[0045]这样，根据第一实施例的半导体器件I包括SOI衬底5，在主表面上具有SOI层2。在SOI衬底5的主表面侧上形成作为LDMOS的多个半导体元件50。半导体元件50包括:作为源极层的N+导电类型层21，其形成于主表面侧上的SOI层2上；作为漏极层的N+导电类型层17，其设置在主表面侧上的SOI层2之上，并与N+导电类型层21间隔开；和作为控制层的第一导电层34，其布置在N+导电类型层21与N+导电类型层17之间的部分上。在SOI层2中，在半导体元件50之间设置无效区30，其不起到半导体元件50的作用。这样，由于在半导体元件50之间形成无效区30，所以在器件I中产生的热量就有效地从无效区30释放到器件I的外部。这样，限制了导通状态电阻的增大，并改善了 L负载耐受性。
[0046]此外，形成作为源极层的N+导电类型层21和作为漏极层的N+导电类型层17，以具有纵向形状，其垂直于SOI衬底5的厚度方向。在包括N+导电类型层21和N+导电类型层17的多条线中，SOI衬底5的除了 N+导电类型层21和N+导电类型层17以外的一部分沿预定方向设置在两条相邻的线之间。SOI衬底5的该部分具有纵向形状。在线之间的SOI衬底5的这些部分中的至少一个提供了无效区30。与仅仅简单地交替布置源极层和漏极层的情况相比，在此情况下，将无效区30有效地布置在有限空间中，并且将热量有效地释放到外部。
[0047]接下来，将如下解释根据第一实施例的变型的半导体器件201。在第一实施例中，半导体器件I包括LDMOS晶体管。在该变型中，半导体器件201包括IGBT。
[0048]如图15所示，半导体器件201包括SOI衬底5，通过借助嵌入氧化膜4接合由N导电类型硅制成的SOI层2与具有P导电类型的支撑衬底3来制备SOI衬底5。在SOI衬底5中，SOI层2的厚度约为15微米，嵌入氧化膜4的厚度约为6.0微米。SOI层2具有N导电类型。例如，SOI层2的载流子浓度约为2.0xlO1W0 N导电类型势阱层15具有高于SOI层2的浓度；在SOI层2的表面部分中形成作为N导电类型势阱层15中的P导电类型集电极层的P+导电类型层25、P导电类型沟道层19、作为N导电类型发射极层的N+导电类型层21、和P+导电类型层23。N导电类型势阱层15包括作为掺杂剂的磷，载流子浓度为1.8X1017cm_3，厚度为5.37微米。N+导电类型层21包括作为掺杂剂的砷，载流子浓度为1.8X102°cm_3，厚度为0.19微米。P导电类型沟道层19包括作为掺杂剂的硼，载流子浓度为1.7X1017cm_3，厚度为1.50微米。P+导电类型层23包括作为掺杂剂的BF2，载流子浓度为7.0xlO1W3,厚度为0.45微米。P+导电类型层25包括作为掺杂剂的BF2,载流子浓度为
7.0xlO19Cm-3，厚度为0.45微米。在P+导电类型层23与P+导电类型层25之间的间距(即，在层的两个中心之间的距离)约为62.0微米。[0049]与P+导电类型层25和N+导电类型层21之间的区域相邻地形成层间绝缘膜32。一部分层间绝缘膜32起到栅极绝缘膜的作用。例如，层间绝缘膜32包括LOCOS氧化膜和PSG膜。此外，由多晶硅制成的第一导电层34形成于层间绝缘膜32中。第一导电层34起到栅极电极的作用。此外，在层间绝缘膜32中，形成场板90，其由与层间绝缘膜34相同的材料制成。这样，由于场板90形成于层间绝缘膜32中，所以耗尽层从作为集电极层的P+导电类型层25均匀扩展到作为发射极层的N+导电类型层21，以使得电势分布均匀化。因此，难以产生电场的集中。
[0050]此外，在本变型中，在半导体元件50中，作为集电极的P+导电类型层25彼此相邻。例如由LOCOS膜制成的绝缘膜40形成于P+导电类型层25之间的区域中。绝缘膜40具有1.0微米的厚度。由绝缘膜40和设置在绝缘膜40下方的SOI层2提供无效区30，以使得通过无效区30彼此相邻地布置P+导电类型层25。作为相邻的P+导电类型层25之间的间距的距离约为16.0微米。
[0051]这样，即使当半导体器件201包括IGBT时，由于在器件201中形成了无效区，所以半导体器件201中产生的热量也有效地辐射到器件201的外部。这样，改善了 L负载耐受性。
[0052](其他实施例)
[0053]在以上实施例中，半导体衬底是具有SOI结构的SOI衬底5。可替换地，半导体衬底可以由硅衬底制成。
[0054]尽管参考其实施例介绍了本公开内容，但应当理解，本公开内容不限于这些实施例和结构。本公开内容旨在覆盖各种变型和等效布置。另外，包括或多或少或仅单个元件的各种组合和配置、其他组合和配置也在本公开内容的精神和范围内。
【权利要求】
1.一种半导体器件，包括: 半导体衬底(5)，其包括第一半导体层(2)，该第一半导体层(2)具有第一导电类型并设置在所述半导体衬底(5)的主表面上； 多个半导体元件(50)，所述多个半导体元件(50)至少设置在所述半导体衬底(5)的所述主表面上；以及 无效区(30)，其中: 每一个半导体元件(50)包括: 第二半导体层(21)，其设置在所述第一半导体层(2)的表面部分中； 第三半导体层(17)，其设置在所述第一半导体层(2)的另一个表面部分中，并与所述第二半导体层(21)间隔开；以及 控制层(34)，其设置在所述第一半导体层(2)在所述第二半导体层(21)与所述第三半导体层(17)之间的部分上； 所述无效区(30)设置在所述多个半导体元件(50)中的至少相邻的两个半导体元件之间的所述半导体衬底(5)中；并且 所述无效区(30)不提供所述半导体元件(50)的功能。
2.根据权利要求1所述的半导体器件，其中: 在每一个半导体元件(50 )中，所述第二半导体层(21)沿预定方向延伸，所述预定方向垂直于所述半导体衬底(5)的厚度方向； 在每一个半导体元件(50 )中，所述第三半导体层(17 )沿所述预定方向延伸，所述预定方向垂直于所述半导体衬底(5)的所述厚度方向； 所述无效区(30)设置在所述半导体衬底(5)的部分中，所述半导体衬底(5)的所述部分沿所述预定方向延伸；并且 所述半导体衬底(5)的所述部分设置在所述多个半导体元件(50)的所述至少相邻的两个半导体元件中的一个半导体元件的第二和第三半导体层(21、17)之一与所述多个半导体元件(50)的所述至少相邻的两个半导体元件中的另一个半导体元件中的第二和第三半导体层(21、17)之一之间。
3.根据权利要求1所述的半导体器件，其中: 所述无效区(30)包括绝缘膜(40)和所述第一半导体层(2)的部分； 所述第一半导体层(2)的所述部分设置在所述绝缘膜(40)下方；并且 所述无效区(30)阻挡载流子在其中流动。
4.根据权利要求1-3中的任意一项所述的半导体器件，其中: 所述第二半导体层(21)提供源极； 所述第三半导体层(17)提供漏极；并且 所述控制层(34)提供栅极。
【文档编号】H01L27/085GK103811492SQ201310397355
【公开日】2014年5月21日 申请日期:2013年9月4日 优先权日:2012年11月14日
【发明者】原田峻丞, 中野敬志, 奥野卓也 申请人:株式会社电装