制造半导体集成电路的方法
【专利摘要】本发明公开了一种制造半导体器件的方法。提供了具有突起结构的衬底。在衬底上方形成覆盖突起结构的图案化的光刻胶层。将离子注入应用于衬底，包括应用于图案化光刻胶层，且图案化的光刻胶层的外层部分形成硬化部分。实施两阶段剥离工艺以去除图案化的光刻胶层。在第一阶段实施低温干蚀刻，以基本上去除图案化的光刻胶层的硬化部分。在第二阶段实施湿蚀刻，以去除剩余的图案化的光刻胶层。本发明还公开了制造半导体集成电路的方法。
【专利说明】制造半导体集成电路的方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，更具体地，涉及制造半导体集成电路的方法。
【背景技术】
[0002]半导体集成电路(IC)产业已经历了快速的发展。在IC演进过程中，功能密度(即，每一芯片面积上互连器件的数量)通常增大，而几何尺寸(即，通过制造工艺能够制造的最小部件(或线))却缩小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而带来益处。
[0003]这种按比例缩小工艺也增加了加工和制造IC的复杂度。为了实现这些进步，需要IC加工和制造方面的类似发展。例如，晶体管中经常使用包括一层或多层的栅极结构(称为栅极堆叠件)。在后期加工期间(诸如离子注入后光刻胶剥离工艺期间)，栅极堆叠件可能会出现破裂/剥离问题。虽然现有的制造半导体器件的方法总的来说已能够满足它们的预期目的，但是，它们并非在各个方面都尽如人意。因此，期望在此领域的改进。
【发明内容】
[0004]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括:
[0005]提供具有突起结构的衬底；
[0006]在所述衬底上方形成图案化的光刻胶层，所述图案化的光刻胶层覆盖所述突起结构；
[0007]将离子注入应用于所述衬底，包括应用于所述图案化的光刻胶层，其中，所述图案化的光刻胶层的外层部分形成硬化部分；以及
[0008]实施两阶段剥离工艺以去除所述图案化的光刻胶层，包括:
[0009]实施低温干蚀刻，以基本上去除所述图案化的光刻胶层的硬化部分，从而保留所述图案化的光刻胶层的剩余部分；和
[0010]实施湿蚀刻，以去除剩余的所述图案化的光刻胶层。
[0011]在可选实施例中，所述低温干蚀刻利用低于400°C的温度。
[0012]在可选实施例中，所述低温干蚀刻包括含氧等离子体灰化。
[0013]在可选实施例中，所述湿蚀刻的化学溶液包括热硫酸。
[0014]在可选实施例中，所述突起结构包括第一栅极堆叠件。
[0015]在可选实施例中，所述衬底还包括:被所述图案化的光刻胶层覆盖的第一区；未被所述图案化的光刻胶层覆盖的第二区；设置在所述第二区上方的第二栅极堆叠件；沿着两个栅极堆叠件的侧壁设置的侧壁间隔件；以及，源极/漏极部件，设置在所述衬底上方且被所述栅极堆叠件分隔开。
[0016]在可选实施例中，通过离子注入在所述第二区中的源极/漏极部件下方形成掺杂区。
[0017]在可选实施例中，所述栅极堆叠件包括多晶硅栅极堆叠件。
[0018]根据本发明的另一方面，还提供了一种方法，包括:
[0019]提供衬底，所述衬底包括第一区、第二区和设置在所述第一区中的栅极结构；
[0020]在所述衬底上方涂覆光刻胶层；
[0021]图案化所述光刻胶层，以覆盖所述第一区而露出所述第二区；
[0022]注入被覆盖的所述第一区，其中，在所述光刻胶层的外层部分上形成硬化部分；以及
[0023]在注入之后，实施蚀刻工艺，所述蚀刻工艺包括:
[0024]低温干蚀刻，基本上去除所述光刻胶层的硬化部分；和
[0025]在低温干蚀刻之后，实施湿蚀刻工艺，以去除剩余的所述光刻胶层。
[0026]在可选实施例中，所述低温干蚀刻利用低于400°C的温度。
[0027]在可选实施例中，所述低温干蚀刻包括含氧等离子体灰化。
[0028]在可选实施例中，所述湿蚀刻的化学溶液包括热硫酸。
[0029]在可选实施例中，所述衬底还包括:另一栅极结构，设置在所述第二区上方；侧壁间隔件，沿着所述栅极结构的侧壁设置；以及，源极/漏极部件，形成在所述衬底上方且被所述栅极结构分隔开。
[0030]在可选实施例中，通过离子注入在所述第二区的源极/漏极部件下方形成掺杂区。
[0031 ] 在可选实施例中，所述栅极结构包括多晶硅栅极堆叠件。
[0032]根据本发明的又一方面，还提供了一种方法，包括:
[0033]提供具有第一多晶硅栅极堆叠件和第二多晶硅栅极堆叠件的衬底；
[0034]在所述衬底上方形成图案化的光刻胶层，其中，所述图案化的光刻胶层覆盖所述衬底的第一区而未覆盖第二区，所述第一多晶硅栅极堆叠件被所述第一区中的图案化的光刻胶覆盖，而第二多晶硅栅极堆叠件位于所述第二区中；
[0035]将离子注入应用于所述衬底，其中，所述图案化的光刻胶层的外层部分形成硬化部分；以及
[0036]进行两阶段剥离工艺，以去除所述图案化的光刻胶层，所述两阶段剥离工艺包括:
[0037]实施低温干蚀刻，以基本去除所述图案化的光刻胶层的硬化部分，从而保留所述图案化的光刻胶层的剩余部分；和
[0038]在所述低温干蚀刻之后，实施湿蚀刻以去除剩余的所述图案化的光刻胶层。
[0039]在可选实施例中，所述低温干蚀刻利用低于400°C的温度。
[0040]在可选实施例中，所述低温干蚀刻包括含氧等离子体灰化。
[0041 ] 在可选实施例中，所述湿蚀刻的化学溶液包括热硫酸。
[0042]在可选实施例中，所述衬底还包括:侧壁间隔件，沿着多晶硅栅极堆叠件的侧壁设置；以及，源极/漏极部件，形成在所述衬底上方且被所述多晶硅栅极堆叠件分隔开。
【专利附图】
【附图说明】
[0043]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各个部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚论述，各种部件的数量和尺寸可以被任意增加或减少。
[0044]图1是用于制造根据本发明各个方面构建的半导体器件的方法实例的流程图；
[0045]图2是根据本发明各个方面的半导体器件前体的截面图；以及
[0046]图3至图6示出了根据图1所示的方法构建的半导体器件在制造阶段的截面图。
【具体实施方式】
[0047]应该理解，以下公开内容提供了用于实现本发明的不同特征的多个不同的实施例或实例。以下将描述部件和布置的具体实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。此外，在以下描述中，在第二工艺之前实施第一工艺可以包括第一工艺之后立即实施第二工艺的实施例，也可以包括在第一工艺和第二工艺之间进行额外的工艺的实施例。为了简化和清楚，可以按照不同比例绘制各个部件。并且，在以下描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件以直接接触形成的实施例，也可以包括可以在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件不直接接触的实施例。
[0048]图1是根据本发明各个方面的制造一个或多个半导体器件的方法100的实施例的流程图。如图2至图6所示，以下参考示例性半导体器件前体200和示例性半导体器件300详细讨论了方法100。
[0049]参见图1至图2，方法100开始于步骤102，即，提供具有衬底210的半导体器件前体200。衬底210包括硅。可选地或此外，衬底210可包括诸如锗的其他元素半导体。衬底210也可包括化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。衬底210可包括合金半导体，诸如锗化硅、碳锗化硅、磷砷化镓和磷铟化镓。在一个实施例中，衬底210包括外延层。例如，衬底210可具有覆盖块体半导体的外延层。此外，衬底210可包括绝缘体上硅(SOI)结构。例如，衬底210可包括通过诸如注氧隔离(SMOX)的工艺或诸如晶圆接合和研磨的其他合适的技术形成的埋氧层(BOX )。
[0050]半导体器件前体200也可包括通过诸如离子注入和/或扩散的工艺实施的不同的P型掺杂区和/或η型掺杂区，诸如η阱和P阱。
[0051]半导体器件前体200也可包括不同的隔离部件212。隔离部件212将衬底210中的不同器件区分离开。隔离部件212包括通过使用不同的加工技术形成的不同结构。例如，隔离部件212可包括浅沟槽隔离(STI)部件。STI部件的形成可包括在衬底210中蚀刻沟槽，然后用绝缘体材料(诸如氧化硅、氮化硅或氮氧化硅)填充沟槽。被填充的沟槽可具有多层结构，如，填充沟槽的热氧化物衬层以及氮化硅。可进行化学机械抛光(CMP)以抛光背面多余的绝缘体材料并平坦化隔离部件的顶面。
[0052]在本实施例中，半导体器件前体200包括形成在衬底210的表面上方的多个突起结构220。在一个实施例中，突起结构220是多晶硅栅极堆叠件。例如，多晶硅栅极堆叠件220可包括介电层222和多晶娃层224。介电层222包括氧化娃、氮化娃或任何其他合适的材料。可通过包括沉积、光刻图案化和蚀刻工艺的工序形成突起结构220。沉积工艺包括化学汽相沉积(CVD )、物理汽相沉积(PVD )、原子层沉积(ALD )、其他合适的方法、和/或它们的组合。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘焙、掩膜对准、曝光、曝光后烘焙、光刻胶显影、冲洗、干燥(例如，硬烘焙)、其他合适的工艺、和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。
[0053]以下描述主要针对多晶硅栅极，应该理解，不同类型的突起结构和不同的工艺可从本发明受益。
[0054]半导体器件前体200也可包括形成在多晶硅栅极220的侧壁上的侧壁间隔件226。侧壁间隔件226可包括诸如氧化硅的介电材料。可选地，侧壁间隔件226可包括氮化硅、碳化硅、氮氧化硅、或它们的组合。通过现有技术中已知的沉积和干蚀刻工艺可形成侧壁间隔件 226。
[0055]在一个实施例中，半导体器件前体200也包括衬底210中被各个多晶硅栅极220分隔开的源/漏极(S/D)部件240。例如，通过使衬底210的一部分凹进以形成S/D凹进沟槽,并在S/D凹进沟槽中外延生长半导体材料层，从而形成S/D部件240。半导体材料层包括元素半导体材料(诸如，锗(Ge )或娃(Si ));或化合物半导体材料(诸如砷化镓(GaAs )、砷化铝镓(AlGaAs ))；或半导体合金(诸如锗硅(SiGe )、磷砷化镓(GaAsP ))。外延工艺包括CVD沉积技术(如，汽相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束外延和/或其他合适的工艺。可通过一次或多次外延或外延(epi)工艺形成S/D部件。在外延工艺期间，可原位掺杂S/D部件。
[0056]源极部件和漏极部件根据晶体管的最终用途和电气配置被经常交换。因此，认为术语“源极”和“漏极”是可互换的。
[0057]参考图1和图3，一旦接收了半导体器件前体200，方法100继续步骤104，在衬底210上方形成图案化的光刻胶层310。图案化的光刻胶层310可通过包括光刻胶涂覆、辐射曝光、显影工艺的光刻图案化工艺来形成以覆盖衬底210中的第一区320和露出衬底210中的第二区330。例如，第一区320是NFET区，第二区330是PFET区。在本实施例中，第一区320和第二区330分别具有一个或多个突起结构220。在其他实施例中，第一区320具有一个或多个突起结构220，而第二区330不具有突起结构220。光刻胶层310被配置为使得当光刻胶层310曝光于光线时，在光刻胶层310的曝光区中发生化学反应，这增大或减小了曝光区的溶解度。如果曝光区的可溶解度变大，则光刻胶层310称为正性光刻胶。如果曝光区的可溶解度变得更小，则光刻胶层310称为负性光刻胶。接收辐射曝光后，可利用显影溶液去除光刻胶层310的部分。根据光刻胶层310的类型，显影溶液可去除曝光部分或未曝光部分。
[0058]参考图1和图4，方法100继续步骤106，在衬底210和光刻胶层310上方实施一次或多次离子注入(如图4中的箭头所示)，从而在第二区330中形成掺杂区510。在一个实施例中，掺杂区510形成在源/漏极部件240的下方。出于示例的目的，掺杂区510包括基本上与多晶硅栅极220对准的轻掺杂源极/漏极(LDD)区。出于进一步示例的目的，实施另一离子注入以形成基本上与相关联的侧壁间隔件226对准的重掺杂源极和漏极(S/D)区510。离子注入工艺可注入P型掺杂剂(诸如硼或铟)、n型掺杂剂(诸如磷或砷)或它们的组八口 ο
[0059]以合适的能量和剂量实施离子注入工艺，以获得集成电路器件的期望特性。例如，离子注入剂量为约3X 1ltl离子/cm2。另一个实施例中，离子注入能量为约400keV。离子注入工艺可在图案化的光刻胶层310中引起物理和化学变化，并使得图案化的光刻胶层310的一部分硬化(如图4中标出的部分410)。部分410也被称为硬化部分或图案化的光刻胶层的坚硬外壳。这种物理和化学变化是由不同现象引起的，这些现象包括离子注入工艺期间掺杂剂嵌入图案化的光刻胶层310中、离子注入工艺期间图案化的光刻胶层310的聚合物链的交联(由改变光刻胶材料的聚合物性能的掺杂剂引起，其碳化和硬化图案化的光刻胶层310中曝光于掺杂剂的部分)、掺杂剂将原子从衬底210溅射至图案化的光刻胶层310、其他现象或它们的组合。硬化部分410的厚度可根据图案化的光刻胶层310的光刻胶材料类型、离子注入的参数或它们的组合而改变。在一个实施例中，硬化部分410的厚度为约500nmo
[0060]参考图1和图5，方法100继续进行步骤106，实施两阶段剥离工艺的第一阶段。在本实施例中，第一阶段包括低温干蚀刻以去除硬化部分410。在一个实施例中，低温干蚀刻是在低于400°C的温度下进行的含氧等离子体蚀刻。在另一个实施例中，低温干蚀刻是在低于400°C的温度下进行的含Η2/Ν2/Η2Ν2/02等离子体蚀刻。因为不同类型的光刻胶和离子注入可导致硬化部分410的厚度不同以及对低温干蚀刻工艺的反应性不同，所以可以首先测定硬化部分410的厚度和低温干蚀刻下的蚀刻速率以便设定蚀刻参数(诸如蚀刻时间)，以完全去除硬化部分410。
[0061]参考图1和图6，方法100继续进行步骤108，实施两阶段剥离工艺的第二阶段。在本实施例中，第二阶段是湿蚀刻工艺，以去除剩余的光刻胶层310。湿蚀刻工艺的化学溶液可包括热硫酸。可选地，化学溶液可包括不同的有机溶剂，如，丙酮、DHF甲基乙基酮和溶纤剂。
[0062]在湿蚀刻工艺中可包括旋转和干燥工艺。旋转和干燥工艺经常面临一些困难，如，在旋转工艺过程中突起结构破裂或剥离。但是，在本实施例中，显著降低或消除了这类困难。
[0063]在另一实施例中，图案化的光刻胶层310覆盖第二区而露出第一区。然后，实施相似的步骤106至110。在又一实施例中，可多次重复步骤104至108。
[0064]可在方法100之前、期间和之后实施额外的步骤，且在方法100的额外实施例中，所述的一些步骤可代替、消除或调换顺序。
[0065]综上所述，本发明提供了离子注入之后去除光刻胶层的方法。该方法使用两阶段剥离工艺，在两阶段剥离工艺中，首先实施低温干剥离以基本上去除在离子注入期间形成的光刻胶层的硬化部分，然后实施湿蚀刻以去除剩余的光刻胶层。已经证实该方法减少了突起结构的破裂/剥离。
[0066]本发明提供了制造半导体器件的许多不同实施例，其中，所制造的半导体器件在一个或多个方面优于现有技术中的半导体器件。在一个实施例中，制造半导体器件的方法包括提供衬底。衬底具有突起结构。所述方法还包括在衬底上方形成图案化的光刻胶层，所述光刻胶层覆盖突起结构。所述方法还包括将离子注入应用于衬底，包括应用于图案化的光刻胶层。因此，在图案化的光刻胶层的外层部分形成硬化部分。该方法还包括实施两阶段剥离工艺，以去除图案化的光刻胶层。两阶段剥离工艺是首先实施低温干蚀刻以基本上去除图案化的光刻胶层的硬化部分，从而保留图案化的光刻胶层的剩余部分。然后实施湿蚀刻以去除剩余的图案化的光刻胶层。
[0067]在另一个实施例中，一种制造半导体器件的方法包括提供衬底。衬底包括第一区和第二区。衬底还包括设置在第一区中的栅极结构。该方法还包括在衬底上方涂覆光刻胶层，图案化光刻胶层以覆盖第一区而露出第二区，以及将离子注入应用于衬底，包括第一区。在离子注入期间，在光刻胶层的外层部分上形成硬化部分。所述方法还包括在离子注入之后，实施蚀刻工艺以去除图案化的光刻胶层。蚀刻工艺被配置为:首先实施低温干蚀刻以基本上去除图案化的光刻胶层的硬化部分。然后接着实施湿蚀刻以去除剩余的光刻胶层。
[0068]在又一个实施例中，一种制造半导体器件的方法包括提供具有多晶硅栅极堆叠件的衬底，以及在衬底上方形成图案化的光刻胶层。图案化的光刻胶层覆盖衬底的第一区而未覆盖衬底的第二区。位于第一区中的图案化的光刻胶覆盖多晶硅栅极堆叠件，而位于第二区中的图案化的光刻胶未覆盖另一个多晶硅栅极堆叠件。该方法还包括将离子注入应用于衬底。在离子注入期间，图案化的光刻胶层的外层部分形成硬化部分。该方法还包括实施两阶段剥离工艺，以去除图案化的光刻胶层。两阶段剥离工艺包括首先实施低温干蚀刻以基本上去除图案化的光刻胶层的硬化部分，从而保留图案化的光刻胶层的剩余部分。然后接着实施湿蚀刻，以去除剩余的图案化的光刻胶层。
[0069]上面概述了几个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或改进用于达到与本发明所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以对本发明作出多种变化、替换以及改变。
【权利要求】
1.一种方法，包括: 提供具有突起结构的衬底； 在所述衬底上方形成图案化的光刻胶层，所述图案化的光刻胶层覆盖所述突起结构；将离子注入应用于所述衬底，包括应用于所述图案化的光刻胶层，其中，所述图案化的光刻胶层的外层部分形成硬化部分；以及 实施两阶段剥离工艺以去除所述图案化的光刻胶层，包括: 实施低温干蚀刻，以基本上去除所述图案化的光刻胶层的硬化部分，从而保留所述图案化的光刻胶层的剩余部分；和 实施湿蚀刻，以去除剩余的所述图案化的光刻胶层。
2.根据权利要求1所述的方法，其中，所述低温干蚀刻利用低于400°C的温度。
3.根据权利要求1所述的方法，其中，所述低温干蚀刻包括含氧等离子体灰化。
4.根据权利要求1所述的方法，其中，所述湿蚀刻的化学溶液包括热硫酸。
5.一种方法，包括: 提供衬底，所述衬底包括第一区、第二区和设置在所述第一区中的栅极结构； 在所述衬底上方涂覆光刻胶层； 图案化所述光刻胶层，以覆盖所述第一区而露出所述第二区； 注入被覆盖的所述第一区，其中，在所述光刻胶层的外层部分上形成硬化部分；以及 在注入之后，实施蚀刻工艺，所述蚀刻工艺包括: 低温干蚀刻，基本上去除所述光刻胶层的硬化部分；和 在低温干蚀刻之后，实施湿蚀刻工艺，以去除剩余的所述光刻胶层。
6.一种方法，包括: 提供具有第一多晶硅栅极堆叠件和第二多晶硅栅极堆叠件的衬底； 在所述衬底上方形成图案化的光刻胶层，其中，所述图案化的光刻胶层覆盖所述衬底的第一区而未覆盖第二区，所述第一多晶硅栅极堆叠件被所述第一区中的图案化的光刻胶覆盖，而第二多晶硅栅极堆叠件位于所述第二区中； 将离子注入应用于所述衬底，其中，所述图案化的光刻胶层的外层部分形成硬化部分；以及 进行两阶段剥离工艺，以去除所述图案化的光刻胶层，所述两阶段剥离工艺包括: 实施低温干蚀刻，以基本去除所述图案化的光刻胶层的硬化部分，从而保留所述图案化的光刻胶层的剩余部分；和 在所述低温干蚀刻之后，实施湿蚀刻以去除剩余的所述图案化的光刻胶层。
7.根据权利要求6所述的方法，其中，所述低温干蚀刻利用低于400°C的温度。
8.根据权利要求6所述的方法，其中，所述低温干蚀刻包括含氧等离子体灰化。
9.根据权利要求6所述的方法，其中，所述湿蚀刻的化学溶液包括热硫酸。
10.根据权利要求6所述的方法，所述衬底还包括: 侧壁间隔件，沿着多晶硅栅极堆叠件的侧壁设置；以及 源极/漏极部件，形成在所述衬底上方且被所述多晶硅栅极堆叠件分隔开。
【文档编号】H01L21/28GK104253030SQ201310407429
【公开日】2014年12月31日 申请日期:2013年9月9日 优先权日:2013年6月28日
【发明者】邱意为, 翁子展, 许立德, 黄旭佑 申请人:台湾积体电路制造股份有限公司