半导体集成电路和具有半导体集成电路的半导体系统的制作方法
【专利摘要】一种半导体集成电路可以包括：多个半导体芯片，被配置成以三维形式层叠；第一组穿通芯片通孔，被配置成分别穿过多个半导体芯片，并且用于半导体集成电路的密度扩展；以及第二组穿通芯片通孔，被配置成分别穿过多个半导体芯片，并且用于半导体集成电路的带宽扩展。多个半导体芯片中的每个半导体芯片包括：路径选择单元，被配置成响应于模式转换信号来选择布置在半导体芯片中的第一组穿通芯片通孔中的一个穿通芯片通孔、或者选择布置在半导体芯片中的第二组穿通芯片通孔中的一个穿通芯片通孔；以及内部电路，被配置成与通过路径选择单元选择的穿通芯片通孔选择性地耦接。
【专利说明】半导体集成电路和具有半导体集成电路的半导体系统
[0001]相关申请的交叉引用
[0002]本申请要求2012年12月20日提交的申请号为10-2012-0150025的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种具有层叠的封装结构的半导体集成电路和具有所述半导体集成电路的半导体系统。
【背景技术】
[0004]一般而言，用于半导体集成电路的封装技术已不断发展以满足对小型化和封装可靠性的要求。近来已经研究用于层叠封装的各种技术，以不仅满足电气/电子产品的小型化的要求，还满足电气/电子产品的高性能的要求。
[0005]在半导体器件领域中的“层叠”意为将至少两个半导体芯片或封装体堆叠以布置成三维。例如，层叠封装使得半导体存储器件在不改变半导体集成工艺的情况下，可以具有为二维封装的存储器件的两倍或者更多倍的每单位面积的存储密度。层叠封装的优点(诸如，密度和尺寸效率)已触发了层叠封装的研究和开发。
[0006]存在两种类型的层叠封装。第一种类型是在层叠之后封装的各个半导体芯片，而第二种类型是分别封装的半导体芯片中的一个。层叠封装的各个半导体芯片经由金属导线、穿通芯片通孔(through-chip via)等耦接。具体地，利用在附图和说明书中将被标注为穿通娃通孔(through-silicon via, TSV)的穿通芯片通孔的层叠封装具有如下配置:穿通芯片通孔形成在每个半导体芯片中以将三维层叠的半导体芯片物理和电耦接。
[0007]图1是说明根据相关技术的半导体集成电路的配置的示例性视图。
[0008]参见图1，半导体集成电路100包括:第一半导体芯片110至第四半导体芯片140，被配置成垂直层叠；第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33，被配置成分别垂直穿过第一半导体芯片110至第四半导体芯片140 ;第一组凸块焊盘至第四组凸块焊盘BPOO至BP03、BP10至BP13、BP20至BP23以及BP30至BP33，被配置成设置在第一半导体芯片110至第四半导体芯片140的下部中，且在第一半导体芯片110至第四半导体芯片140之间将第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33耦接。第一半导体芯片110至第四半导体芯片140包括第一组内部电路至第四组内部电路111至117、121至127、131至137以及141至147，分别与第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSV10至TSV13、TSV20至TSV23以及TSV30至TSV33中的每组穿通芯片通孔耦接。
[0009]这里，每组穿通芯片通孔TSVOO 至 TSV03、TSV10 至 TSV13、TSV20 至 TSV23 或 TSV30至TSV33中的穿通芯片通孔被配置成以直线的形式对准，并且在第一半导体芯片110至第四半导体芯片140之间垂直地相互耦接。即，第一组穿通芯片通孔TSVOO至TSV03垂直耦接，第二组穿通芯片通孔TSVlO至TSV13垂直耦接，第三组穿通芯片通孔TSV20至TSV23垂直耦接，以及第四组穿通芯片通孔TSV30至TSV33垂直耦接。
[0010]第一内部电路至第四内部电路111至117、121至127、131至137以及141至147可以包括输入/输出电路。
[0011]具有上述配置的半导体集成电路100具有如下优点:随着层叠的半导体芯片的数目增加，总的存储密度增加。
[0012]然而，在具有上述配置的半导体集成电路100中，每组穿通芯片通孔TSVOO至TSV03,TSVlO至TSV13、TSV20至TSV23或TSV30至TSV33中的穿通芯片通孔共享公共耦接节点。因此，不可以同时读取第一半导体芯片110至第四半导体芯片140。因此，不可能与层叠的半导体芯片的数目的增加无关地增大具有固定数目穿通芯片通孔的半导体集成电路的带宽。为了半导体集成电路的更宽带宽而增加穿通芯片通孔的数目导致占用用于增加的数目的穿通芯片通孔的内部电路的更多空间，由此增大半导体芯片的尺寸。
[0013]图2是说明根据另一个相关技术的半导体集成电路的配置的示例性视图。
[0014]参见图2，半导体集成电路200包括:第一半导体芯片210至第四半导体芯片240，被配置成垂直层叠；第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSVlO至TSV13.TSV20至TSV23以及TSV30至TSV33，被配置成分别垂直穿过第一半导体芯片210至第四半导体芯片240 ;第一组凸块焊盘至第四组凸块焊盘BPOO至BP03、BP10至BP13、BP20至BP23以及BP30至BP33，被配置成设置在第一半导体芯片210至第四半导体芯片240的下部，且在第一半导体芯片210至第四半导体芯片240之间将第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33耦接。第一半导体芯片210至第四半导体芯片240包括内部电路211、221、231以及241，分别与第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33中的至少一个穿通芯片通孔耦接。
[0015]这里，第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSVlO至TSV13.TSV20至TSV23或TSV30至TSV33中的每一组中的穿通芯片通孔被配置成以直线的形式对准，且穿过半导体芯片与另一组中的穿通芯片通孔耦接。即，第一组穿通芯片通孔TSVOO至TSV02 (除了最上部的半导体芯片240的穿通芯片通孔TSV03之外)分别与上方层叠的半导体芯片的第二组穿通芯片通孔TSVll至TSV13耦接。第二组穿通芯片通孔TSVlO至TSV12 (除了最上部的半导体芯片240的穿通芯片通孔TSV13之外)分别与上方层叠的半导体芯片的第三组穿通芯片通孔TSV21至TSV23耦接。第三组穿通芯片通孔TSV20至TSV22 (除了最上部的半导体芯片240的穿通芯片通孔TSV23之外)分别与上方层叠的半导体芯片的第四组穿通芯片通孔TSV31至TSV33耦接。第四组穿通芯片通孔TSV30至TSV32(除了最上部的半导体芯片240的穿通芯片通孔TSV33之外)分别与上方层叠的半导体芯片的第一组穿通芯片通孔TSVOO至TSV02耦接。
[0016]内部电路211、221、231以及241可以包括输入/输出电路。
[0017]具有上述配置的半导体集成电路200具有的优点在于，可以最小化分别包括在半导体芯片中的内部电路211、221、231以及241的数目，且可以同时输入至第一半导体芯片210至第四半导体芯片240和同时从第一半导体芯片210至第四半导体芯片240输出，且因而使具有固定数目的穿通芯片通孔的半导体集成电路的带宽变宽。[0018]然而，在具有上述配置的半导体集成电路200中，仅一个半导体芯片与每个穿通芯片通孔耦接，限制了每个穿通芯片通孔的存储密度的增加。换言之，在一个半导体芯片中，在数据输入和输出中仅涉及一个穿通芯片通孔。因此，在固定数目的穿通芯片通孔的情况下，不可能与层叠的半导体芯片的数目的增加无关地增大每个穿通芯片通孔的存储密度。
【发明内容】
[0019]各种示例性实施例涉及一种在必要时可以在用于密度扩展的接口和用于带宽扩展的接口之间转换的半导体集成电路，以及一种包括所述半导体集成电路的半导体系统。
[0020]在一个实施例中，一种半导体集成电路可以包括:多个半导体芯片，被配置成以三维形式层叠；第一组穿通芯片通孔，被配置成分别穿过多个半导体芯片，并且用于半导体集成电路的密度扩展；以及第二组穿通芯片通孔，被配置成分别穿过多个半导体芯片，并且用于半导体集成电路的带宽扩展。多个半导体芯片中的每个半导体芯片包括:路径选择单元，被配置成响应于模式转换信号来选择布置在半导体芯片中的第一组穿通芯片通孔中的一个穿通芯片通孔、或选择布置在半导体芯片中的第二组穿通芯片通孔中的一个穿通芯片通孔；以及内部电路，被配置成与通过路径选择单元选择的穿通芯片通孔选择性地耦接。
[0021]在另一个示例性实施例中，一种半导体集成电路可以包括:N (其中，N是等于或大于2的自然数)个半导体芯片，被配置成以三维形式层叠；以及N组穿通芯片通孔，每组穿通芯片通孔被配置成穿过N个半导体芯片。N组穿通芯片通孔包括:第一组穿通芯片通孔，第一组穿通芯片通孔中的每个穿通芯片通孔在N个半导体芯片之间相互耦接；以及第二组穿通芯片通孔，第二组穿通芯片通孔中的每个穿通芯片通孔在N个半导体芯片之间与第一组穿通芯片通孔一起相互耦接。
[0022]在另一个实施例中，一种半导体集成电路可以包括:多个半导体芯片，被配置成以三维形式层叠；第一组穿通芯片通孔，被配置成分别穿过多个半导体芯片、并且向多个半导体芯片提供共同连接；以及多个穿通芯片通孔组，每个穿通芯片通孔组被配置成分别穿过多个半导体芯片，并且每个穿通芯片通孔组中的一个穿通芯片通孔被配置成采用一对一的方式与多个内部电路中的每个内部电路耦接。多个半导体芯片中的每个半导体芯片包括:路径选择单元，被配置成响应于模式转换信号来选择布置在半导体芯片中的第一组穿通芯片通孔中的一个穿通芯片通孔、或选择布置在半导体芯片中的多个穿通芯片通孔组中的一个穿通芯片通孔；以及内部电路，被配置成与通过路径选择单元选择的穿通芯片通孔选择性地耦接。
[0023]在另一个实施例中，一种半导体系统可以包括:控制器；以及半导体集成电路，被配置成包括经由多个焊盘与控制器通信的多个半导体芯片，至少一个焊盘与半导体芯片共同耦接，而其余的焊盘按一对一的方式与半导体芯片耦接，或者全部的焊盘按一对一的方式与半导体芯片耦接。半导体集成电路针对半导体集成电路的密度扩展，经由至少一个焊盘将信号传输至控制器并从控制器接收信号，而半导体集成电路针对半导体集成电路的带宽扩展，经由其余的焊盘将信号传输至控制器并从控制器接收信号，或者半导体集成电路针对半导体集成电路的宽带扩展，经由全部的焊盘将信号传输至控制器并从控制器接收信号。【专利附图】
【附图说明】
[0024]图1是说明根据相关技术的半导体集成电路的配置的示例性视图。
[0025]图2是说明根据另一个相关技术的半导体集成电路的配置的示例性视图。
[0026]图3是说明根据本发明的一个实施例的半导体系统的配置的框图。
[0027]图4是说明根据本发明的第一实施例的图3中所示的半导体集成电路的示例性视图。
[0028]图5是说明图4中所示的路径选择单元的内部配置的视图。
[0029]图6是说明根据本发明的第二实施例的图3中所示的半导体集成电路的另一个实例的示例性视图。
【具体实施方式】
[0030]下面将参照附图更详细地描述各种示例性实施例。然而，本发明可以采用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，附图标记在本发明的不同附图和实施例中表示相同编号的部分。也应当注意的是，在说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。
[0031]图3是说明根据本发明的一个实施例的半导体系统的框图。
[0032]参见图3，半导体系统包括控制器10和具有多个焊盘组PGO至PGm的半导体集成电路20，多个焊盘组PGO至PGm分别包括在控`制器10与多个半导体芯片CHIPO至CHIPn之间通信的多个焊盘DQ0_0至DQ0_x、……、以及DQy_0至DQy_x。多个焊盘DQ0_0至DQ0_X、……、以及DQy_0至DQy_x中的一部分可以与多个半导体芯片CHIPO至CHIPn共同耦接，
而多个焊盘DQ0_0至DQ0_x、......、以及DQy_0至DQy_x中的其余部分或全部可以按一对一
的方式与多个半导体芯片CHIPO至CHIPn耦接。
[0033]这里，多个焊盘DQ0_0至DQ0_x、……、以及DQy_0至DQy_x中的一个涉及半导体集成电路20的密度扩展，而多个焊盘DQ0_0至DQ0_x、……、以及DQy_0至DQy_x的其余个或全部涉及半导体集成电路20的带宽扩展。半导体集成电路20的密度扩展和带宽扩展可以由控制器10控制、或者利用模式转换信号BW_EXTEND_T受包括在半导体集成电路20中的电路的控制。
[0034]在下文中，将参照图4至图6来描述半导体集成电路20的详细配置。将根据本发明的第一实施例和第二实施例描述半导体集成电路20。为了使描述便利和简化,根据第一实施例的半导体集成电路20的附图标记由‘300’表示，且根据第二实施例的半导体集成电路20的附图标记由‘400’表示。在本发明的示例性实施例中，将四个半导体芯片层叠的结构作为一个实例来进行描述，并且为了描述将说明与一个焊盘组PGO相对应的配置。
[0035]图4是说明根据本发明的第一个实施例的半导体集成电路20的配置的示例性视图。图5是说明图4中所示的路径选择单元的内部配置的视图。
[0036]参见图4，根据本发明的第一个实施例的半导体集成电路300包括:第一半导体芯片310至第四半导体芯片340，被配置成以三维形式层叠；第一组穿通芯片通孔TSVOO至TSV03，其中的每个穿通芯片通孔被配置成分别穿过第一半导体芯片310至第四半导体芯片340，并且用于密度扩展和带宽扩展这两者；第二组穿通芯片通孔至第四组穿通芯片通孔TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33，其中的每个穿通芯片通孔被配置成分别穿过第一半导体芯片310至第四半导体芯片340，并且用于带宽扩展；以及第一组凸块焊盘至第四组凸块焊盘BPOO至BP03、BPlO至BP13、BP20至BP23以及BP30至BP33，被配置成设置在第一半导体芯片310至第四半导体芯片340的下部中，且在第一半导体芯片310至第四半导体芯片340之间将第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33相互耦接。第一半导体芯片310至第四半导体芯片340分别包括:路径选择单元313至343，响应于模式转换信号BW_EXTEND_T和Bff_EXTEND_B而选择第一组穿通芯片通孔TSVOO至TSV03中的一个穿通芯片通孔和第二组穿通芯片通孔至第四组穿通芯片通孔TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33中的一个穿通芯片通孔；以及内部电路311至341，通过路径选择单元313至343与第一组穿通芯片通孔TSVOO至TSV03、或者第二组穿通芯片通孔至第四组穿通芯片通孔TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33中的一组选择性地耦接。
[0037]这里，第一组穿通芯片通孔TSVOO至TSV03中的穿通芯片通孔被配置成穿过半导体芯片310至340而实质上对准。第一组穿通芯片通孔TSVOO至TSV03在通过路径选择单元313至343与内部电路311至341耦接时，可以经由第一组凸块焊盘BPOO至BP03在半导体芯片310至340之间相互耦接，并且用作半导体集成电路20的密度扩展的接口。此外，第一组穿通芯片通孔TSVOO至TSV03也可以在半导体芯片310至340之间与第二组穿通芯片通孔TSVlO至TSV13中的一个耦接，以分别与第二组穿通芯片通孔至第四组穿通芯片通孔TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33共同用作半导体集成电路20的带宽扩展的接口。
[0038]第二组穿通芯片通孔至第四组穿通芯片通孔TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33的每一组中的穿通芯片通孔被配置成穿过半导体芯片310至340而实质上对准，并且在半导体芯片310至340之间与另一组穿通芯片通孔中的一个耦接。S卩，下部的半导体芯片310至330的第二组穿通芯片通孔TSVlO至TSV12分别经由第二组凸块焊盘BPll至BP13与上部的半导体芯片320至340的第三组穿通芯片通孔TSV21至TSV23中的一个耦接。下部的半导体芯片310至330的第三组穿通芯片通孔TSV20至TSV22分别经由第三组凸块焊盘BP21至BP23与上部的半导体芯片320至340的第四组穿通芯片通孔TSV31至TSV33中的一个耦接。下部的半导体芯片310至330的第四组穿通芯片通孔TSV30至TSV32分别经由第四组凸块焊盘BP31至BP33与上部的半导体芯片320至340的路径选择单元323至343耦接。包括在第一半导体芯片或最下部的半导体芯片310中的路径选择单元313与第四组凸块焊盘中的最下部的一个凸块焊盘、即BP30耦接。
[0039]内部电路311、321、331以及341可以被配置成包括输入和输出电路。由于输入和输出电路是已知技术，所以将省略详细的描述。
[0040]图5是说明图4中所示的路径选择单元313、323、333以及343的内部配置的视图。由于路径选择单元313、323、333以及343具有实质上相同的配置，因此以下仅将包括在第一半导体芯片310中的路径选择单元313作为实例来进行描述。
[0041]参见图5,第一半导体芯片310的路径选择单兀313包括:第一传输门，响应于模式转换信号BW_EXTEND_T和BW_EXTEND_B而将第一组凸块焊盘BPOO至BP03中的凸块焊盘BPOO与第一半导体芯片310的内部电路311选择性地耦接；以及第二传输门，响应于模式转换信号BW_EXTEND_T和BW_EXTEND_B而将第四组凸块焊盘BP30至BP33中的凸块焊盘BP30与内部电路311选择性地耦接。
[0042]这里，模式转换信号BW_EXTEND_T可以是在第一半导体芯片310至第四半导体芯片340中的一个中产生的信号，或者可以是从控制器10输入的信号。在模式转换信号Bff_EXTEND_T是在第一半导体芯片310至第四半导体芯片340中的一个中产生的信号的情况下，第一半导体芯片310至第四半导体芯片340中的每个包括产生模式转换信号BW_EXTEND_T和BW_EXTEND_B的模式转换信号发生电路(附图中未示出)。例如，模式转换信号发生电路可以包括熔丝电路。在模式转换信号BW_EXTEND_T是从控制器10输入的信号的情况下，半导体集成电路300包括用于模式转换信号BW_EXTEND_T的第三组穿通芯片通孔(附图中未示出)。例如，第三组穿通芯片通孔被配置成分别穿过第一半导体芯片310至第四半导体芯片340，以在第一半导体芯片310至第四半导体芯片340之间相互耦接，并且分别给第一半导体芯片310至第四半导体芯片340提供模式转换信号BW_EXTEND_T。
[0043]将本发明的实施例作为层叠四个半导体芯片的一个实例来阐述，且因此布置在一个半导体芯片中的四个穿通芯片通孔中的每个穿通芯片通孔是来自第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSVlO至TSV13、TSV20至TSV23以及TSV30至TSV33的每组中的一个，选择性地相互共同用作半导体集成电路20的密度扩展或带宽扩展的接口。然而，本发明的实施例可以扩展至层叠少于四个或多于四个半导体芯片的情况。即，一个半导体芯片中的多个穿通芯片通孔(其数目与层叠的半导体芯片的数目相同)可以选择性地相互共同用作半导体集成电路的密度扩展或带宽扩展的接口。例如，当层叠八个半导体芯片时，每个半导体芯片可以提供八个穿通芯片通孔，其中的第一个穿通芯片通孔可以用作密度扩展和带宽扩展这两者的接口，而其余的穿通芯片通孔可以用作带宽扩展的接口。
[0044]下文中，将描述根据本发明的第一个实施例的具有上述配置的半导体集成电路300的操作。
[0045]首先，将描述对于密度扩展的操作。
[0046]模式转换信号BW_EXTEND_T和BW_EXTEND_B为了密度扩展而被去激活，并且路径选择单元313、323、333以及343分别将第一组凸块焊盘BPOO至BP03与内部电路311、321、331以及341耦接。
[0047]因此，内部电路311、321、331以及341经由第一组穿通芯片通孔TSVOO至TSV03与控制器10通信。
[0048]在这种情况下，由于第一半导体芯片至第四半导体芯片310、320、330以及340共享一个焊盘DQ0_0，因此密度得到扩展。
[0049]接着，将描述对于带宽扩展的操作。
[0050]模式转换信号BW_EXTEND_T和BW_EXTEND_B为了带宽扩展而被激活，并且路径选择单元313、323、333以及343分别将第四组凸块焊盘BP30至BP33与内部电路311、321、331以及341耦接。
[0051]因此，内部电路311、321、331以及341经由全部的第一组穿通芯片通孔至第四组穿通芯片通孔TSVOO至TSV03、TSV10至TSV13、TSV20至TSV23以及TSV30至TSV33与外部通信。
[0052]在这种情况下，由于第一半导体芯片至第四半导体芯片310、320、330以及340分别利用四个焊盘DQ0_0至DQ0_3，因此带宽得到扩展。
[0053]因而，根据本发明的第一个实施例，可以在必要时通过在用于密度扩展和带宽扩展的接口之间转换来实现扩展密度或带宽的效果。
[0054]图6是说明根据本发明的第二实施例的半导体集成电路400的配置的示例性视图。
[0055]如同本发明的第一个实施例，必要时本发明的第二实施例也提供用于扩展密度或带宽的技术。因此，在本发明的第二实施例中，将仅描述不同于本发明的第一个实施例的配
置的配置。
[0056]参见图6，根据本发明的第二实施例的半导体集成电路400可以包括:第一组穿通芯片通孔TSV000至TSV003，其中的每个穿通芯片通孔分别穿过第一半导体芯片410至第四半导体芯片440，并且与第一半导体芯片410至第四半导体芯片440共同耦接；以及第二组穿通芯片通孔至第五组穿通芯片通孔TSV100至TSV103、TSV200至TSV203、TSV300至TSV303以及TSV400至TSV403，其中的每一组的每个穿通芯片通孔分别穿过第一半导体芯片410至第四半导体芯片440，并且其中的每一组中的一个穿通芯片通孔可以按一对一的方式与第一半导体芯片410至第四半导体芯片440中的每个内部电路411、421、431以及441唯一耦接。
[0057]例如，第二组穿通芯片通孔TSV100至TSV103中的一个穿通芯片通孔TSV001可以与第一半导体芯片410的内部电路411耦接。第三组穿通芯片通孔TSV200至TSV203中的一个穿通芯片通孔TSV201可以与第二半导体芯片420的内部电路421耦接。第四组穿通芯片通孔TSV300至TSV303中的一个穿通芯片通孔TSV302可以与第三半导体芯片430的内部电路431耦接。第五组穿通芯片通孔TSV400至TSV403中的一个穿通芯片通孔TSV403可以与第四半导体芯片440的内部电路441耦接。
[0058]导线ML000、ML100、ML200以及ML300分别经由路径选择单元413、423、433以及443，将内部电路411、421、431以及441与第二组穿通芯片通孔至第五组穿通芯片通孔TSV100 至 TSV103、TSV200 至 TSV203、TSV300 至 TSV303 以及 TSV400 至 TSV403 中的每一组中的相应穿通芯片通孔耦接。
[0059]根据本发明的第二实施例，可以最小化导线的信号耦合噪声的影响，并且也可以最小化用于导线的面积。
[0060]尽管参照具体的实施例描述了本发明，但是应当注意的是，实施例是用于描述本发明而非限制本发明。另外，应当注意的是，在不脱离本发明的范围的情况下，可以通过本领域的技术人员，经由替换、改变以及修改采用各种方式来实现本发明。
[0061]例如，在本发明的实施例中，描述了第一半导体芯片至第四半导体芯片面向下地被层叠的面向下的凸起型结构。然而，本发明不局限于此。本发明也可以应用于第一半导体芯片至第四半导体芯片可以面向上地被层叠的面向上的凸起型结构。
[0062]由于可以选择性地利用密度扩展结构和带宽扩展结构，因此可以根据系统所需的条件来实现灵活交替的效果。[0063]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0064]技术方案1.一种半导体集成电路，包括:
[0065]多个半导体芯片，所述多个半导体芯片被配置成以三维形式层叠；
[0066]第一组穿通芯片通孔，所述第一组穿通芯片通孔被配置成分别穿过所述多个半导体芯片、并且用于所述半导体集成电路的密度扩展；以及
[0067]第二组穿通芯片通孔，所述第二组穿通芯片通孔被配置成分别穿过所述多个半导体芯片、并且用于所述半导体集成电路的带宽扩展，
[0068]其中，所述多个半导体芯片中的每个半导体芯片包括:
[0069]路径选择单元，所述路径选择单元被配置成响应于模式转换信号来选择布置在所述半导体芯片中的所述第一组穿通芯片通孔中的一个穿通芯片通孔、或者选择布置在所述半导体芯片中的所述第二组穿通芯片通孔中的一个穿通芯片通孔；以及
[0070]内部电路，所述内部电路被配置成与通过所述路径选择单元选择的穿通芯片通孔选择性地耦接。
[0071]技术方案2.如技术方案I所述的半导体集成电路，其中，所述第一组穿通芯片通孔用于所述半导体集成电路的所述带宽扩展。
[0072]技术方案3.如技术方案2所述的半导体集成电路，
[0073]其中，所述第一组穿通芯片通孔穿过所述多个半导体芯片实质上对准，并且在所述半导体芯片之间相互耦接，以及
[0074]其中，所述第二组穿通芯片通孔穿过所述多个半导体芯片实质上对准，并且布置在所述多个半导体芯片中的一个半导体芯片中的所述第二组穿通芯片通孔中的每个穿通芯片通孔与布置在所述多个半导体芯片中的另一个半导体芯片中的所述第一组穿通芯片通孔相互耦接。
[0075]技术方案4.如技术方案I所述的半导体集成电路，其中，所述路径选择单元包括:
[0076]第一耦接单元，所述第一耦接单元被配置成响应于所述模式转换信号而将所述内部电路与所述第一组穿通芯片通孔中的一个穿通芯片通孔耦接；以及
[0077]第二耦接单元，所述第二耦接单元被配置成响应于所述模式转换信号而将所述内部电路与所述第二组穿通芯片通孔中的一个穿通芯片通孔耦接。
[0078]技术方案5.如技术方案I所述的半导体集成电路，其中，所述多个半导体芯片中的每个半导体芯片还包括被配置成产生所述模式转换信号的熔丝电路单元。
[0079]技术方案6.如技术方案I所述的半导体集成电路，还包括:
[0080]第三组穿通芯片通孔，所述第三组穿通芯片通孔被配置成分别穿过所述多个半导体芯片，以在所述半导体芯片之间相互耦接，并且分别向所述多个半导体芯片提供从外部施加的所述模式转换信号。
[0081]技术方案7.—种半导体集成电路，包括:
[0082]N个半导体芯片，所述N个半导体芯片被配置成以三维形式层叠，其中，N为等于或大于2的自然数；以及
[0083]N组穿通芯片通孔，所述N组穿通芯片通孔中的每一组被配置成穿过所述N个半导体芯片，[0084]其中，所述N组穿通芯片通孔包括:
[0085]第一组穿通芯片通孔，所述第一组穿通芯片通孔中的每个穿通芯片通孔在所述N个半导体芯片之间相互耦接；以及
[0086]第二组穿通芯片通孔，所述第二组穿通芯片通孔中的每个穿通芯片通孔在所述N个半导体芯片之间与所述第一组穿通芯片通孔一起相互耦接。
[0087]技术方案8.如技术方案7所述的半导体集成电路，其中，每一组穿通芯片通孔中的穿通芯片通孔穿过所述N个半导体芯片实质上对准。
[0088]技术方案9.如技术方案7所述的半导体集成电路，其中，所述N个半导体芯片中的每个半导体芯片包括:
[0089]路径选择单元，所述路径选择单元被配置成响应于模式转换信号来选择布置在所述半导体芯片中的所述第一组穿通芯片通孔中的一个穿通芯片通孔、或选择布置在所述半导体芯片中的所述第二组穿通芯片通孔中的一个穿通芯片通孔；以及
[0090]输入/输出单元，所述输入/输出单元被配置成与通过所述路径选择单元选择的穿通芯片通孔选择性地耦接。
[0091]技术方案10.如技术方案9所述的半导体集成电路，其中，所述路径选择单元包括:
[0092]第一选择单元，所述第一选择单元被配置成响应于所述模式转换信号而将所述输入/输出单元与所述第一组穿通芯片通孔中的一个穿通芯片通孔选择性地耦接；以及
[0093]第二选择单元，所述第二选择单元被配置成响应于所述模式转换信号而将所述输入/输出单元与所述第二组穿通芯片通孔中的一个穿通芯片通孔选择性地耦接。
[0094]技术方案11.如技术方案7所述的半导体集成电路，其中，所述N个半导体芯片中的每个半导体芯片还包括被配置成产生所述模式转换信号的熔丝电路单元。
[0095]技术方案12.如技术方案7所述的半导体集成电路，还包括:
[0096]第三组穿通芯片通孔，所述第三组穿通芯片通孔被配置成分别穿过所述N个半导体芯片，以在所述半导体芯片之间相互耦接，并且分别向所述N个半导体芯片提供从外部施加的所述模式转换信号。
[0097]技术方案13.—种半导体集成电路，包括:
[0098]多个半导体芯片，所述多个半导体芯片被配置成以三维形式层叠；
[0099]第一组穿通芯片通孔，所述第一组穿通芯片通孔被配置成分别穿过所述多个半导体芯片、并且向所述多个半导体芯片提供共同连接；以及
[0100]多个穿通芯片通孔组，所述多个穿通芯片通孔组中的每一组穿通芯片通孔被配置成分别穿过所述多个半导体芯片，并且所述多个穿通芯片通孔组的每一组穿通芯片通孔中的一个穿通芯片通孔被配置成按一对一的方式与多个内部电路中的每个内部电路耦接，
[0101]其中，所述多个半导体芯片中的每个半导体芯片包括:
[0102]路径选择单元，所述路径选择单元被配置成响应于模式转换信号来选择布置在所述半导体芯片中的所述第一组穿通芯片通孔中的一个穿通芯片通孔、或者选择布置在所述半导体芯片中的所述多个穿通芯片通孔组中的一个穿通芯片通孔；以及
[0103]内部电路，所述内部电路被配置成与通过所述路径选择单元选择的穿通芯片通孔选择性地耦接。[0104]技术方案14.如技术方案13所述的半导体集成电路，其中，所述多个半导体芯片和所述多个穿通芯片通孔组根据所述多个半导体芯片的层叠次序和所述多个穿通芯片通孔组的设置次序按一对一的方式相互耦接。
[0105]技术方案15.如技术方案13所述的半导体集成电路，
[0106]其中，所述多个半导体芯片中的每个半导体芯片还包括导线，所述导线将所述内部电路与所述多个穿通芯片通孔组中由所述路径选择单元选择的所述穿通芯片通孔耦接。
[0107]技术方案16.—种半导体系统,包括:
[0108]控制器；以及
[0109]半导体集成电路，所述半导体集成电路被配置成包括经由多个焊盘与所述控制器通信的多个半导体芯片，至少一个所述焊盘与所述半导体芯片共同耦接，而其余的所述焊盘按一对一的方式与所述半导体芯片耦接，或者全部的所述焊盘按一对一的方式与所述半导体芯片耦接，
[0110]其中，所述半导体集成电路针对所述半导体集成电路的密度扩展，经由至少一个所述焊盘将信号传输至所述控制器、并从所述控制器接收所述信号，而所述半导体集成电路针对所述半导体集成电路的带宽扩展，经由其余的所述焊盘将所述信号传输至所述控制器、并从所述控制器接收所述信号，或者所述半导体集成电路针对所述半导体集成电路的所述宽带扩展，经由全部的所述焊盘将所述信号传输至所述控制器、并从所述控制器接收所述信号。
[0111]技术方案17.如技术方案16所述的半导体系统，其中，所述控制器控制所述半导体集成电路的所述密度扩展和所述带宽扩展。
[0112]技术方案18.如技术方案16所述的半导体系统，其中，所述半导体集成电路的所述密度扩展和所述带宽扩展由包括在所述半导体集成电路中的电路控制。
[0113]技术方案19.如技术方案16所述的半导体系统，其中，所述半导体集成电路具有所述多个半导体芯片以三维形式层叠的结构。
【权利要求】
1.一种半导体集成电路，包括: 多个半导体芯片，所述多个半导体芯片被配置成以三维形式层叠； 第一组穿通芯片通孔，所述第一组穿通芯片通孔被配置成分别穿过所述多个半导体芯片、并且用于所述半导体集成电路的密度扩展；以及 第二组穿通芯片通孔，所述第二组穿通芯片通孔被配置成分别穿过所述多个半导体芯片、并且用于所述半导体集成电路的带宽扩展， 其中，所述多个半导体芯片中的每个半导体芯片包括: 路径选择单元，所述路径选择单元被配置成响应于模式转换信号来选择布置在所述半导体芯片中的所述第一组穿通芯片通孔中的一个穿通芯片通孔、或者选择布置在所述半导体芯片中的所述第二组穿通芯片通孔中的一个穿通芯片通孔；以及 内部电路，所述内部电路被配置成与通过所述路径选择单元选择的穿通芯片通孔选择性地耦接。
2.如权利要求1所述的半导体集成电路，其中，所述第一组穿通芯片通孔用于所述半导体集成电路的所述带宽扩展。
3.如权利要求2所述的半导体集成电路， 其中，所述第一组穿通芯片通孔穿过所述多个半导体芯片实质上对准，并且在所述半导体芯片之间相互耦接，以及 其中，所述第二组穿通芯片通孔穿过所述多个半导体芯片实质上对准，并且布置在所述多个半导体芯片中的一个半导体芯片中的所述第二组穿通芯片通孔中的每个穿通芯片通孔与布置在所述多个半导体芯片中的另一个半导体芯片中的所述第一组穿通芯片通孔相互耦接。
4.如权利要求1所述的半导体集成电路，其中，所述路径选择单元包括: 第一耦接单元，所述第一耦接单元被配置成响应于所述模式转换信号而将所述内部电路与所述第一组穿通芯片通孔中的一个穿通芯片通孔耦接；以及 第二耦接单元，所述第二耦接单元被配置成响应于所述模式转换信号而将所述内部电路与所述第二组穿通芯片通孔中的一个穿通芯片通孔耦接。
5.如权利要求1所述的半导体集成电路，其中，所述多个半导体芯片中的每个半导体芯片还包括被配置成产生所述模式转换信号的熔丝电路单元。
6.如权利要求1所述的半导体集成电路，还包括: 第三组穿通芯片通孔，所述第三组穿通芯片通孔被配置成分别穿过所述多个半导体芯片，以在所述半导体芯片之间相互耦接，并且分别向所述多个半导体芯片提供从外部施加的所述模式转换信号。
7.—种半导体集成电路，包括: N个半导体芯片，所述N个半导体芯片被配置成以三维形式层叠，其中，N为等于或大于2的自然数；以及 N组穿通芯片通孔，所述N组穿通芯片通孔中的每一组被配置成穿过所述N个半导体芯片， 其中，所述N组穿通芯片通孔包括: 第一组穿通芯片通孔，所述第一组穿通芯片通孔中的每个穿通芯片通孔在所述N个半导体芯片之间相互耦接；以及 第二组穿通芯片通孔，所述第二组穿通芯片通孔中的每个穿通芯片通孔在所述N个半导体芯片之间与所述第一组穿通芯片通孔一起相互耦接。
8.如权利要求7所述的半导体集成电路，其中，每一组穿通芯片通孔中的穿通芯片通孔穿过所述N个半导体芯片实质上对准。
9.如权利要求7所述的半导体集成电路，其中，所述N个半导体芯片中的每个半导体芯片包括: 路径选择单元，所述路径选择单元被配置成响应于模式转换信号来选择布置在所述半导体芯片中的所述第一组穿通芯片通孔中的一个穿通芯片通孔、或选择布置在所述半导体芯片中的所述第二组穿通芯片通孔中的一个穿通芯片通孔；以及 输入/输出单元，所述输入/输出单元被配置成与通过所述路径选择单元选择的穿通芯片通孔选择性地耦接。
10.如权利要求9所述的半导体集成电路，其中，所述路径选择单元包括: 第一选择单元，所述第一选择单元被配置成响应于所述模式转换信号而将所述输入/输出单元与所述第一组穿通芯片通孔中的一个穿通芯片通孔选择性地耦接；以及 第二选择单元，所述第二选择单元被配置成响应于所述模式转换信号而将所述输入/输出单元与所述第二组穿通芯片通孔中的一个穿通`芯片通孔选择性地耦接。
【文档编号】H01L25/065GK103887288SQ201310566623
【公开日】2014年6月25日 申请日期:2013年11月13日 优先权日:2012年12月20日
【发明者】李太龙 申请人:爱思开海力士有限公司