电子器件的制作方法
【专利摘要】本实用新型涉及电子器件。本实用新型要解决的技术问题之一是提供性能得到改进的电子器件。提供一种包括晶体管结构的电子器件，所述电子器件包括：覆盖在衬底之上并且具有主表面的图案化的半导体层，其中所述图案化的半导体层限定从所述主表面向所述衬底延伸的第一沟槽和第二沟槽；在所述第一沟槽中的第一导电结构；在所述第一沟槽中并且覆盖在所述第一导电结构之上的栅极电极；在所述第二沟槽中的第一绝缘元件；以及在所述第二沟槽中的第二导电结构。本实用新型可被用于电子器件。通过本实用新型，可以获得性能获得提高的电子器件。
【专利说明】电子器件
【技术领域】
[0001 ] 本公开内容总体上涉及电子器件。
【背景技术】
[0002]金属氧化物半导体场效应晶体管(MOSFET)是一种普通类型的功率开关器件。MOSFET包括源极区域、漏极区域、在源极和漏极区域之间延伸的沟道区域以及邻近沟道区域设置的栅极结构。该栅极结构包括被设置成接近沟道区域并通过薄的电介质层与沟道区域分离的栅极电极层。
[0003]在MOSFET的性能优化中，设计者通常面临在器件参数性能中的权衡。特别地，可用的器件结构或者制作处理选择可以提高一种器件参数，但同时这些选择可能使一种或多种其它器件参数劣化或者导致单元间距明显变得较大。例如，提高品质因数(即，MOSFET的总栅极电荷乘以导通电阻)的可用的结构和处理，可能增加管芯的尺寸，并且较小的管芯尺寸可能具有较低的品质因数。
实用新型内容
[0004]本实用新型要解决的技术问题之一是提供性能得到改进的电子器件。
[0005]根据本实用新型的一个方面，提供一种包括晶体管结构的电子器件，所述电子器件包括:覆盖在衬底之上并且具有主表面的图案化的半导体层，其中所述图案化的半导体层限定从所述主表面向所述衬底延伸的第一沟槽和第二沟槽；在所述第一沟槽中的第一导电结构；在所述第一沟槽中并且覆盖在所述第一导电结构之上的栅极电极；在所述第二沟槽中的第一绝缘元件；以及在所述第二沟槽中的第二导电结构，其中:所述第二导电结构包括第一部分和覆盖在所述第一部分之上的第二部分；所述第一绝缘元件被设置在所述图案化的半导体层和所述第二导电结构的所述第一部分之间；以及所述第二导电结构的第二部分在肖特基区域接触所述图案化的半导体层。
[0006]优选地，所述第一沟槽比所述第二沟槽宽。
[0007]优选地，在所述第二沟槽内，所述第二导电结构的所述第一部分比所述第二导电结构的所述第二部分窄。
[0008]优选地，所述电子器件进一步包括:设置在所述肖特基区域之上的主体区域；设置在所述第一导电结构和所述图案化的半导体层之间的第二绝缘元件；以及设置在所述栅极电极和所述主体区域之间的栅极电介质层，其中所述栅极电介质层比所述第二绝缘元件薄。
[0009]优选地，所述电子器件进一步包括:设置在所述主体区域之上的源极区域；以及在所述主体区域内并且与所述第二沟槽相邻的主体接触区域，其中所述第二导电结构直接接触所述源极区域和所述主体接触区域。
[0010]优选地，所述电子器件进一步包括:由所述图案化的半导体层所限定的另一个第一沟槽；以及位于所述另一个第一沟槽内的另一个栅极电极，其中所述第二沟槽和第二导电结构被设置在所述第一沟槽和所述第一栅极电极之间。
[0011 ] 优选地，所述第二导电结构的所述第一部分和所述第二导电结构的所述第二部分包含不同的材料。
[0012]优选地，所述第一部分包含掺杂的多晶硅；以及所述第二部分包含钨。
[0013]优选地，所述电子器件进一步包括在所述第一导电结构和所述栅极电极之间的第二绝缘元件，其中，在完成的器件中，所述第一导电结构和所述第二导电结构彼此电连接。
[0014]本实用新型可被用于电子器件。通过本实用新型，可以获得性能获得提高的电子器件。
【专利附图】
【附图说明】
[0015]实施方式通过示例的方式来示出，并且不限于附图。
[0016]图1包括工件的一部分的截面图的图示，该工件包括下层掺杂区、半导体层、硬掩模层和图案化的抗蚀剂层。
[0017]图2包括在形成沟槽以及在沟槽中形成绝缘层之后的图1的工件的截面图的图
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[0018]图3包括在沟槽中形成导电结构以及在特定的导电结构和沟槽之上形成图案化的抗蚀剂层之后的图2的工件的截面图的图示。
[0019]图4包括在去除某些导电结构的部分并且形成绝缘余部(stub)之后的图3的工件的截面图的图示。
[0020]图5包括在形成栅极电介质层和栅极元件之后的图4的工件的截面图的图示。
[0021]图6包括在形成主体区域、源极区域和硅化物元件之后的图5的工件的截面图的图示。
[0022]图7包括在形成层间电介质层、开口和主体接触区域之后的图6的工件的截面图的图示。
[0023]图8包括在形成绝缘层和导电结构之后的图7的工件的截面图的图示。
[0024]图9包括在形成基本完整的电子器件之后的图8的工件的截面图的图示。
[0025]本领域技术人员应当理解，附图中的部件是出于简明和清楚而示出的，并不必按比例绘制。例如，附图中一些部件的尺寸可以相对于其它部件被放大以有助于增进对于本实用新型实施方式的理解。
【具体实施方式】
[0026]结合附图提供以下描述来帮助理解这里所公开的教导。以下讨论将集中在该教导的特定实现方式和实施方式上。将讨论集中在该教导的特定实现方式和实施方式上有助于描述该教导，而不应该被解释为限制该教导的范围和适用性。然而，其它教导无疑能用于该应用。
[0027]正如这里所使用的那样，术语“沟道长度”意指晶体管结构的源极区域和漏极区域之间的距离，该距离是基本平行于在正常操作期间流过沟道区域的电流的方向上测量的。术语“沟道宽度”意指在正交于沟道长度的方向上测量的沟道区域的尺寸。
[0028]术语“正常操作”和“正常操作状态”是指电子构件或器件被设计为进行操作的状态。该状态可以从关于电压、电流、电容、电阻或其它电气条件的数据表或其它信息获得。因此，正常操作不包括远远超出其设计极限的电气构件或器件的操作。
[0029]术语“包含(comprises,comprising) ”、“包括(includes, including) ”、“具有(has, having) ”或它们的其它任意变形意图覆盖非排他的包含。例如，包含一系列的特征的方法、物品或装置不必仅限于那些特征，而是可以包括其它未明确地列出的或该方法、物品或器件所固有的特征。进一步地，除非明确相反地陈述，否则，“或者”是指兼或而不是异或。例如，条件A或B通过以下任何一种方式被满足:A是真(或存在)并且B是假(或不存在)，A是假(或不存在)并且B是真(或存在)，以及A和B都是真(或存在)。
[0030]此外，使用“一 (a) ”或“一个(an) ”来描述这里所描述的部件或构件，这样做仅仅为了方便并且给出本实用新型范围的一般含义。这种描述应该被认为包括一个或至少一个，并且单数也包括复数，反之亦然，除非其明确表达其它含义。例如，当这里描述单个物体时，多于一个的物体可以被用来代替单个物体。类以地，当在这里描述多个物体时，可以用单个物体来替代该多个物体。
[0031]在元素周期表中的对应于列的族号使用在CRC Handbook of Chemistry andPhysics，第81版(2000-2001)中示出的“新标记法”规则。
[0032]除非另有定义，这里所使用的所有技术和科学术语具有与本实用新型所属【技术领域】普通技术人员所通常理解的含义相同的含义。材料、方法和示例仅是说明性的而非限制性的。尽管在这里没有描述，关于特定材料以及处理行为的许多细节是常规的，并且在半导体和电子领域的教科书和其它资料中可以找到。
[0033]一种电子器件可能在活性区域内的沟槽中包括导电结构，所述导电结构在其它沟槽中的栅极电极之间。导电结构可以允许更好的耗尽特生并且作为具有半导体层的肖特基区域的肖特基结的一部分。在肖特基结处的肖特基二极管帮助降低反向恢复电荷和正向电压(Vf)。在降压变换器中被减小的开关节点振铃也可以被改进。正如这里所描述的那样，肖特基二极管可以被整合到处理流程中，而不增加像其它针对设计的或特定的Vf的方法所增加的那样多的单元间距(栅极-栅极)。肖特基区域的数量可由处理需要考虑的事项来确定。因此，当晶体管结构在关断状态时由Idss所度量的漏电流可以相对于许多其它常规晶体管结构而减少。进一步地，导电结构的形成可以作为形成接触插头时的导电插头处理的一部分被整合。电子器件的益处和细节在阅读下面所详细描述的实施方式后能被更好的理解。
[0034]图1包括工件100的一部分的截面图的图示。工件100包括作为可以被轻掺杂或重掺杂的η型或P型的基底的一部分的下层掺杂区102。出于本说明的目的，重掺杂意指至少1019atoms / cm3的峰值掺杂浓度。下层掺杂区102可以是重掺杂基底(例如η型重掺杂晶片)的一部分或者可以是位于相反导电类型的基础层之上或位于埋置绝缘层(未示出)之上的埋置掺杂区，该埋置绝缘层位于基础层和埋置掺杂区域之间。在一个实施方式中，下层掺杂区102被重掺杂有η型掺杂物，比如磷、砷、锑或它们的任意组合。在特定的实施方式中，如果下层掺杂区102的扩散被保持在相对低的水平，下层掺杂区102包括砷或者铺。
[0035]在图1所示的实施方式中，半导体层104覆盖在下层掺杂区102之上，并且可以包括14族元素(例如，碳、硅、锗或它们的任意组合)以及关于下层掺杂区102所描述的任意掺杂物或相反导电类型的任意掺杂物。在一个实施方式中，半导体层104是被适度掺杂的η型或P型的外延娃层，该外延娃层具有在大约0.5微米到大约4.0微米的范围内的厚度且掺杂浓度不大于大约1018atoms / cm3，并且在另一个实施方式中，具有至少大约1016atoms / cm3的掺杂浓度。
[0036]工件100可以进一步包括覆盖在半导体层104之上的另一个半导体层106。半导体层106可以包括14族元素(即碳、硅、锗或它们的任意组合)以及关于半导体层104所描述的任意掺杂物。在一个实施方式中，半导体层106是轻掺杂的η型或P型的外延硅层，该外延硅层具有在大约0.5微米到大约3.0微米范围内的厚度且掺杂浓度不大于大约1017atoms / cm3,并且在另一个实施方式中，具有至少大约1015atoms / cm3的掺杂浓度。在处理流程中的这一点上半导体层106的掺杂浓度可以被当作背景掺杂浓度。半导体层包括与下层掺杂区分隔开的主表面107。在后续的图中半导体层104和106的组合被示为半导体 105。
[0037]硬掩模层122和抗蚀剂层124在半导体层106之上形成。硬掩模层122被用作在后续沟槽蚀刻期间的掩模层。硬掩模层122可以包括氧化物、氮化物、氧氮化物，或者它们的任意组合。在一个实施方式中，硬掩模层122可以包括单层膜或者多层膜(例如，由氮化物膜所覆盖的氧化物膜)。硬掩模层122具有足以承受后续的沟槽蚀刻的厚度，并且在一个实施方式中，具有在大约IlOnm到大约900nm范围内的厚度。硬掩模层122可以通过利用热生长技术、沉积技术或两者的组合形成。抗蚀剂层124形成在硬掩模层122之上并且被图案化以形成对应于那些将随后形成沟槽的位置的开口。进行蚀刻，使得如图1所示那样对硬掩模层122图案化。然后抗蚀剂层124被去除。
[0038]在图2中，半导体层105被蚀刻以限定从主表面107向下层掺杂区102延伸的沟槽222、224和244。沟槽222位于晶体管结构将被形成的位置，沟槽224和244位于栅极馈电区域和导电电极接触区域的位置。沟槽222、224和244具有在大约1.1到大约3.0微米的范围内的深度。在另一个实施方式中，沟槽可以延伸到在半导体层105厚度的大约25%到大约75%的范围内的深度。沟槽222、224和244的宽度可以是在大约0.1微米到大约
0.9微米的范围内。在一个实施方式中，沟槽222的宽度比沟槽224和244的宽度窄。沟槽222、224和244可以具有基本相同的深度或可以具有如图2所示的不同的深度。如果需要或必要，热氧化物262可以生长并且帮助圆滑在主表面107附近的沟槽222、224、244的拐角以及沟槽222、224、244的底部。硬掩模层122和热氧化物262被去除。
[0039]图3包括在形成绝缘层322、导电结构342和图案化的抗蚀剂层362之后的截面图的图示。绝缘层322沿着半导体层105的暴露的部分被形成。绝缘层322部分地，而不是完全地，填充沟槽222、224和244。绝缘层322能包括氧化物、氮化物、氧氮化物或它们的任意组合。在一个实施方式中，绝缘层322可以包括单个绝缘膜，而在另一个实施方式中，绝缘层322可以包括多个绝缘膜，绝缘层322具有在大约70nm到大约150nm范围内的厚度。绝缘层322可以生长或被沉积。
[0040]导电层形成在绝缘层322之上并且形成在沟槽222、224和244之内。导电层基本填充沟槽222、224和244的剩余部分。导电层能包括含金属材料或含半导体材料。在一个实施方式中，导电层可以包括重掺杂半导体材料，比如非晶硅或多晶硅。在另一个实施方式中，导电层包括多个膜，比如粘合膜、阳挡膜和导电填充材料。在特定的实施方式中，粘合膜可以包括比如钛、钽等的难熔金属；阳挡膜可以包括比如氮化钛、氮化钽等的难熔金属氮化物，或者比如硅化钨、硅化钛等的难熔硅化物，或者比如TaSiN的难熔金属-半导体-氮化物；以及导电填充材料可以包括钨。在更加特定的实施方式中，导电层可以包括Ti / TiN/W。膜的数量和这些膜的成分的选择取决于电气特性、后续的热循环的温度、另一种标准或者它们的组合。难熔金属和难熔的含金属复合物可以承受高温(比如，这些材料的熔点可以至少为1400°C )，可以被保形沉积，并且具有比重掺杂η型硅低的体电阻率。在阅读了本说明书后，本领域技术人员将能够确定导电层的成分以满足他们对于特定应用的需要或要求。
[0041]如图3的实施方式所示，导电层在沟槽222、224和244之外覆盖在绝缘层322之上的部分被去除，以在沟槽222、224和244内形成导电结构342。该去除可以通过使用化学-机械抛光或者毯式蚀刻技术来执行。绝缘层322可以被用作抛光停止或蚀刻停止层。抗蚀剂层在绝缘层322和导电结构342之上形成并且被图案化以形成覆盖在沟槽244及其导电结构342之上的图案化的抗蚀剂层362。
[0042]如图4所示，在沟槽222和224内的导电结构342的暴露部分被凹陷以形成在沟槽222和224内的导电结构442。该去除可以通过利用湿法或干法蚀刻技术来进行。然后图案化的抗蚀剂层362被去除。然后绝缘层322某些暴露的部分可以被去除；然而，半导体层105仍由绝缘层322剩余的部分继续保护。导电结构342和442在沟槽222、224和244内被凹陷。导电结构342和442的最大高度位于主表面107的高度之下。导电结构342的顶部可以在主表面107之下的大约0.1-0.2微米范围内，并且导电结构442的顶部可以在主表面107之下大约0.6微米到大约1.3微米的范围内。当被表述为相应沟槽(即，在其中设置特定导电结构的沟槽)的深度的百分比时，导电结构342可以在其相对应沟槽的深度的大约70%到大约99%的范围内，并且导电结构442可以在其相对应沟槽的深度的大约30到60%的范围内。正如后续将要描述的那样，导电结构442的顶部被设计为在后续形成的主体区域之下的高度，而导电结构342的顶部位于后续形成的主体区域之中或者高于后续形成的主体区域的高度。导电结构342和442的组合可以是导电电极的一部分以帮助更充分地耗尽半导体层105在活性区域内在沟槽222之间的部分。
[0043]如图4所示，绝缘层322先前变薄的部分被去除以暴露半导体层105的部分。由于关于绝缘层322的去除顺序，作为剩余的绝缘层322的一部分的绝缘余部422被形成在沟槽222、224和244中。对于沟槽222和224，绝缘余部422可以有助于减少后续形成的栅极元件和作为漏极区域一部分的半导体层105的部分之间的电容性耦合。被减小的电容性耦合有助于减少Qe的漏极分量(Qai)并且允许晶体管结构更快的改变状态(从截止到导通或者从导通到截止)。如果需要或要求，牺牲氧化物可以生长并被去除以消除缺陷并减少沟槽中半导体层105的侧壁的污染和表面粗糙度，以帮助提高后续沿着侧壁形成的栅极电介质层的质量以及还提高栅极电介质层的电气特性。
[0044]图5包括在形成栅极电介质层502、栅极兀件542和导电结构544之后的工件的图示。栅极电介质层502可以包括氧化物、氮化物、氧氮化物及它们的任意组合。在一个实施方式中，硬掩模可以包括单层膜或者多层膜(例如，由氮化物膜覆盖的氧化物膜)。栅极电介质层502可以具有在大约Ilnm到大约70nm的范围内的厚度。栅极电介质层502可以利用热生长技术、沉积技术或两者组合来形成。[0045]导电层被成形在栅极电介质层502之上并且填充沟槽222、224和244的剩余部分。导电层可以包括任意材料、数量的膜，并且使用前面当形成导电结构342时关于导电层所描述的任意技术来形成。与用以形成导电结构342的导电层相比，覆盖在栅极电介质层502之上的导电层可以具有相同或不同的成分，包括相同或不同数量的膜，或使用相同或不同的技术来形成。在阅读本说明书之后，本领域技术人员将能够确定导电层的成分以满足他们对于特定应用的需求或需要。
[0046]如图5的实施方式所示，导电层在沟槽222、224和244之外覆盖在栅极电介质层502之上的部分被去除，以形成沟槽222和224内的栅极元件542以及形成沟槽244内的导电结构544。该去除可以利用化学-机械抛光或毯式蚀刻技术来实现。栅极电介质层502可以被用作抛光停止或蚀刻停止层。栅极元件542可以包括用于晶体管结构的栅极电极。如图5所示，绝缘余部422有助于将栅极元件542的下部从半导体层105移开，因此，栅极元件542与漏极区域的部分之间的电容性耦合将被削弱。导电结构544是处理顺序中的人工制品，在之后的处理操作中可以被去除。
[0047]图6包括在形成主体区域602、源极区域622和硅化物元件642之后的工件的图示。主体区域602包括用于晶体管结构的沟道区域。主体区域602与半导体层105相比具有相反的导电类型。在一个实施方式中，在活性区域内，主体区域602底部的高度在沟槽222和224内的绝缘余部422的顶部的高度之上。如图6所示，在另一实施方式中，在活性区域内，主体区域602的底部的高度在栅极元件542的较宽部分的最低点的高度之上。主体区域602可以具有在大约5X 1016atoms / cm3到大约I X 1018atoms / cm3的范围内的峰值掺杂浓度，并且可以延伸到距主表面107大约0.2微米到大约0.9微米的深度。主体区域602可以由单次植入或一系列植入来形成。在另一实施方式中，主体区域602可以被活性区域内的单个主体区域所替代。
[0048]源极区域622由半导体层105的部分形成并且被设置在主体区域602的部分之上。源极区域622与半导体层105相比具有相同的导电类型并且具有与主体区域602相反的导电类型。源极区域622可以具有至少大约lX1019atoms / cm3的峰值掺杂浓度并且延伸到距主表面107大约0.05微米到大约0.5微米的深度。源极区域622可以由单次植入或其它合适的技术来形成。在另一实施方式中，源极区域622可以被括性区域内的单个源极区域所替代。
[0049]部分栅极元件542和导电结构544(如图5所示)被去除。通过使栅极元件542凹陷，栅极元件542和源极区域622之间的电容性耦合可以被削弱，并且有助于减少Qe的源极分量(Qes)，并且可以允许晶体管结构更快地改变状态(从截止到导通或从导通到截止)。在所示的实施方式中，娃化物区域642由栅极元件542形成或者在栅极元件542之上形成。在去除之后，在活性区域内，栅极元件542的顶部所位于的高度在主体区域602和源极区域622之间的连接部的相应高度之上。在一个实施方式中，栅极元件542的顶部被凹陷成在主表面之下大约0.03微米到大约0.3微米。如果需要或必要，硅化物区域可以被省略。
[0050]图7包括在形成层间电介质(“ILD”)层722、硬掩模层724、沟槽742和主体接触区域702之后的工件的图示。ILD层722和硬掩模层724被形成并且被蚀刻以限定接触开口和在栅极元件542之间的位置处延伸进入主体区域602的沟槽。ILD层722被形成在工件之上并且可以包括氧化物、氮化物、氧氮化物或它们的任意组合。ILD层722可以包括具有基本恒定或改变的成分(例如，在远离半导体层105处的磷含量高)的单层膜或多层分立的膜。蚀刻停止层、防反射层、或它们的组合可以被用于ILD层722中或ILD层722之上以帮助处理。ILD层722可以被平坦化以在后续的处理操作(例如，光刻、后续的抛光等)期间改进处理裕度。在一个实施方式中，ILD层722具有在大约300nm到大约IOOOnm范围内的厚度。ILD层722可以通过采用回蚀或抛光技术来平坦化。硬掩模层724被形成在ILD层722之上，并且可以包括氧化物、氮化物和氧氮化物或它们组合。硬掩模层724具有不同于ILD层722的成分。在特定的实施方式中，ILD层722包括氧化物，硬掩模层724包括氮化物。硬掩模层724的厚度可以在大约50nm到大约500nm的范围内。抗蚀剂层(未示出)在硬掩模层724之上被形成并且被图案化以形成延伸通过硬掩模层724、ILD层722和栅极电介质层502的开口。在处理中的这一点上，接触开口被形成。然后抗蚀剂层被去除。
[0051]进行蚀刻以形成从主表面107向下层掺杂区102延伸的沟槽742。掺杂物沿着开口底部被引入并且被扩散以形成宽于相应的沟槽742的主体接触区域702。主体接触区域702具有与主体区域602相同的导电类型并且具有至少IX 1019atoms / cm3的峰值掺杂浓度。继续蚀刻以蚀刻通过主体接触区域702的部分与主体区域602，并且蚀刻进入半导体层105以加深沟槽742。沟槽742可以具有基本相同于或者浅于包括栅极元件542和导电结构442的沟槽的深度。在一个实施方式中，沟槽742可以具有在大约1.1到大约3.0微米的范围内的深度。在另一个实施方式中，沟槽能延伸到在半导体层105的厚度的大约25%到大约75%的范围内的深度。沟槽742的宽度可以在大约0.1微米到大约0.9微米的范围内。在一个实施方式中，沟槽742比沟槽224的宽度窄。如果需要或必要，牺牲氧化物(未示出)可以生长并且被去除以帮助圆滑在主表面107附近沟槽742的拐角以及沟槽742的底部。
[0052]图8包括在形成绝缘层822和导电元件842之后的电子器件。绝缘层822可以被形成在沟槽742内。绝缘层822可以包括任意材料、数量的膜，并且可以使用前面当形成绝缘层322时关于导电层所描述的任意技术来形成。与用以形成绝缘层322的导电层相比，绝缘层822可以具有相同或不同的成分，包括相同或不同数量的膜，或利用相同或不同的技术来形成。在阅读本说明书之后，本领域技术人员能够确定绝缘层822的成分以满足他们对于特定应用的需要或要求。
[0053]用于导电元件842的导电层靠近绝缘层822形成，并且填充沟槽742的剩余部分。导电层可以包括任意材料、数量的膜，并且可以使用前面当形成导电结构342时关于导电层所描述的任意技术来形成。与用以形成导电结构342的导电层的相比，用于导电元件842的导电层可以具有相同或不同的成分，包括相同或不同数量的膜，或利用相同或不同的技术来形成。在阅读本说明书之后，本领域技术人员能够确定导电层的成分以满足他们对特定应用的需要或要求。
[0054]导电层位于沟槽742的之外的部分被去除。导电层在沟槽之内的部分被去除以在沟槽内使导电元件842凹陷。该去除可以通过使用蚀刻或化学-机械抛光(对于导电层覆盖在ILD层722之上的部分)和蚀刻的组合来进行。在图8所示的实施方式中，导电元件842的顶部位于与在活性区域内的主体区域602的底部对应的高度之下。在一个实施方式中，在导电元件842的顶部和主体区域602的底部之间的高度之差至少大约0.02微米、或至少大约0.04微米，或至少大约0.11微米，并且在另一个实施方式中，高度之差不大于大约0.5微米，或不大于大约0.3微米，或不大于大约0.2微米。
[0055]图9包括已基本完成的电子器件的图示，该电子器件包括肖特基区域932、导电插头922、924和926，和互连元件942、944和946。参照图8，位于导电元件842顶部之上的高度的绝缘层822被去除。如果需要或必要，可以进行各向同性蚀刻以暴露源极区域622的顶表面，从而有助于更好地与源极区域622接触。硬掩模层724可以在此时去除。另选地，如果对特定的应用需要或必要的话，硬掩模层724可以保留。
[0056]导电插头922通过沉积导电层以及蚀刻导电层在沟槽742之外的部分而形成。用于导电插头922的导电层可以包括任意材料、膜、或者关于用于导电结构342的导电层所描述的材料和膜。在一个实施方式中，用于导电插头922的导电层与导电结构342相比具有基本上相同的成分和相同数量的膜。在另一实施方式中，用于导电插头922的导电层与导电结构342相比具有不同的成分或不同数量的膜。在去除导电层位于接触开口之外的部分之后，形成导电插头922。其它与导电插头922类似的导电插头可以被形成，但是没有在图9中示出。在活性区域内，导电插头922使源极区域622、主体接触区域702和导电元件842之间相互电短接。进一步地，导电插头922在导电插头922接触半导体层105的地方形成肖特基区域932。肖特基区域的大小通常对应于相应的沟槽742的外周，并且对应于导电元件842的顶部与接近该相应的沟槽742的主体区域602底部之间的高度之差。
[0057]ILD层722被再次图案化，以限定接触开口，该接触开口延伸通过ILD层722到达在栅极馈电区域内的栅极元件542之上的硅化物区域642，并且延伸到在导电电极接触区域内的导电结构342。蚀刻可以执行为定时蚀刻，或者执行为具有定时过蚀刻的端点检测蚀刻。导电插头924和926通过沉积导电层并且对导电层在延伸通过ILD层722的接触开口之外的部分进行蚀刻而形成。用于导电插头924和926的导电层可以包括任意材料、膜，或者关于用于导电插头922的导电层所描述的材料和膜。在一个实施方式中，用于导电插头924和926的导电层与导电插头922相比具有基本相同的成分和相同数量的膜。在另一个实施方式中，用于导电插头924和926的导电层与导电插头922相比具有不同的成分或不同数量的膜。在去除导电层位于接触开口之外的部分之后，导电插头924和926被形成。可以形成其它导电插头，但是在图9中未出。在另一个实施方式中，导电插头922、924和926可以在相同的处理操作期间内被形成。在特定的实施方式中，导电结构342、442和842可以包括多晶娃，并且导电插头922、924和925可以王要地包括鹤。
[0058]互连的层可以被形成并且可以包括互连元件942、944和946。互连元件942电连接到导电插头922，从而电连接到源极区域622、主体接触区域702和导电元件842以及肖特基区域932。栅极馈电区域内的互连元件944电连接到硅化物区域642和栅极元件542，其又电连接到活性区域内的栅极元件542。导电电极区域内的互连元件946电连接到导电插头926和导电结构342，其又电连接到活性区域内的导电结构442。电极可以包括导电结构342和442，并且在特定实施方式中，可以是屏蔽电极。尽管未示出，漏极接触部可以向着工件的背面形成到下层掺杂区域102，或者如果需要顶部接触的话，可以被形成在主表面107附近。
[0059]互连元件942、944和946可以由导电层形成，可以包括任意材料、膜，或者关于用于导电结构342的导电层所描述的材料和膜。在一个实施方式中，用于互连兀件942、944和946的导电层与导电结构342相比具有基本相同的成分和相同数量的膜。在另一个实施方式中，用于互连元件942、944和946的导电层与导电结构342相比具有不同的成分或不同数量的膜。在另一个实施方式中，用于互连元件942、944和946的导电层可以主要包括铝、铜或贵金属。导电层的厚度可以在大约0.5微米到大约2.0微米的范围内。互连元件942、944和946可以通过使用嵌入式技术或者使用抗蚀剂层和光刻技术来形成。
[0060]互连元件942可以被电连接到源极端子，该源极端子在正常操作期间可以处于Vss或者大约处于地电位。互连元件944可以被电连接到栅极端子或电子器件中的栅极控制器。互连元件946可以被电连接到基本恒定的电压端子，该电压端子在正常操作期间可以处于Vss、针对逻辑晶体管的Vdd (例如，高于Vss但是不大于大约5V)，或者地电位。当互连元件942和946在正常操作期间处于相同的电位时，互连兀件942和946可被相互电连接或者可以被在活性区域和导电电极区域内具有不同部分的单个互连元件所代替。
[0061]电子器件可以包括多个基本上与图9所示的晶体管结构类似的晶体管结构，这些晶体管结构与其相应的栅极元件并联连接，所述栅极元件连接到栅极端子或栅极控制器。所有的晶体管结构可以是功率晶体管。
[0062]在完成的器件中，导电结构可以包括下部和上部。下部(比如导电元件842)通过绝缘元件、绝缘层822的剩余部分与半导体层105相分隔。上部(比如导电插头922)在肖特基区域直接接触半导体层105。在另一个实施方式，每对导电元件842和导电插头922可以被单个导电结构所替代。例如，牺牲元件可以代替图8所示的导电元件842形成。例如，绝缘层822可以包括非掺杂氧化物，以及牺牲元件可以包括氮化物。牺牲元件可以基本如关于导电元件842所描述的那样被形成。在去除绝缘层822的部分之后，牺牲元件可以被去除。用于形成导电插头922的导电层将也填充牺牲元件被去除的沟槽的部分。各个沟槽722将具有包括下部和上部的单个导电结构，该下部和上部的形状基本与导电元件842和导电插头922的形状相同。
[0063]肖特基区域932有助于降低反向恢复电荷(Qkk)和正向电压(Vf)。在降压变换器中的被减小的开关节点振铃也可以通过肖特基区域932来改进。正如这里所描述的那样，肖特基区域932可以被整合到处理流程中，而不增加像针对设计或特定的VF的其它方法那样多的单元间距(栅极到栅极)。肖特基区域932的数量可以通过减少或增加沟槽742的尺寸、形成导电元件842中的回蚀处理或它们的组合来控制。因此，当晶体管结构处于截止状态时由Idss所度量的漏电流，相比于许多其它常规的晶体管结构可以被减小。可以作为导电电极(例如，屏蔽电极)的一部分的导电元件842与其它途径(如US2007 / 0034901的图4中所描述并示出的器件)相比，能有助于耗尽半导体层105的部分而不增加单元间距。
[0064]许多不同的方面和实施方式都是可能的。那些方面和实施方式其中的一些在下面进行描述。在阅读本说明书之后，本领域技术人员将会理解到那些方面和实施方式仅仅是说明性的而不限制本实用新型的范围。
[0065]本申请所要解决的技术问题之一是提供一种性能改进的电子器件。在第一方面，包含晶体管结构的电子器件可以包括覆盖在衬底之上并且具有主表面的图案化的半导体层，其中所述图案化的半导体层限定从主表面向衬底延伸的第一沟槽和第二沟槽。电子器件可以进一步包括在第一沟槽中的第一导电结构、在第一沟槽中并覆盖在第一导电结构之上的栅极电极、第二沟槽中的第一绝缘元件和第二沟槽中的第二导电结构。所述第二导电结构可以包括第一部分和覆盖在所述第一部分之上的第二部分，所述第一绝缘元件可以被设置在所述图案化的半导体层和所述第二导电结构的第一部分之间；所述第二导电结构的第二部分可以在肖特基区域接触图案化的半导体层。
[0066]在第一方面的一个实施方式中，第一沟槽宽于第二沟槽。在另一个实施方式中，在第二沟槽中，第二导电结构的第一部分窄于第二导电结构的第二部分。在进一步的实施方式中，电子器件进一步包括设置在肖特基区域之上的主体区域、设置在第一导电结构和图案化的半导体层之间的第二绝缘元件，以及设置在栅极电极和主体区域之间的栅极电介质层，其中所述栅极电介质层薄于所述第二绝缘元件。在特定实施方式中，电子器件进一步包括设置在主体区域之上的源极区域和在主体区域内并且接近第二沟槽的主体接触区域，其中第二导电结构直接接触源极区域和主体接触区域。
[0067]在又一个实施方式中，电子器件进一步包括由图案化的半导体层限定的另一个第一沟槽，和在所述另一个第一沟槽中的另一栅极电极，其中第二沟槽和第二导电结构被设置在第一沟槽和第一栅极电极之间。在又一个实施方式中，第二导电结构的第一部分和第二导电结构的第二部分包含不同的材料。在特定的实施方式中，第一部分包含掺杂多晶硅，并且第二部分包含鹤。在另一实施方式中，电子器件进一步包括在第一导电结构和栅极电极之间的第二绝缘元件，其中，在完成的器件中，第一导电结构和第二导电结构彼此电连接。
[0068]在第二方面，形成电子器件的处理可以包括提供包括在衬底之上的半导体层的工件，其中半导体层具有主表面。该处理可以进一步包括:对半导体层进行图案化以限定从主表面向衬底延伸的第一沟槽，在第一沟槽中形成第一导电结构，并且在形成第一导电结构之后在第一沟槽中形成栅极电极。该处理仍可以进一步包括:对半导体层进行图案化以限定从主表面向衬底延伸的第二沟槽，在第二沟槽中形成第一绝缘元件，并且在形成第一绝缘元件之后在第二沟槽内形成第二导电结构。第二导电结构可以包括第一部分和覆盖在第一部分之上的第二部分，第一绝缘元件可以被设置在图案化的半导体层和第二导电结构的第一部分之间，以及第二导电结构的第二部分可以在肖特基区域接触图案化的半导体层。
[0069]在第二方面的一个实施方式中，对半导体层进行图案化以限定第一沟槽的处理限定另一个第一沟槽，形成栅极电极的处理在所述另一个第一沟槽中形成另一个栅极电极，第二导电结构被设置在栅极电极之间的半导体层中。在另一个实施方式中，形成第一绝缘元件包含在第二沟槽内形成第一绝缘层和去除第一绝缘层的一部分以形成第一绝缘元件，其中第二沟槽中的基本所有的第一绝缘元件都位于主表面以下的高度。
[0070]在第二方面的又一实施方式中，所述处理进一步包括在半导体层中形成主体区域，其中在形成第二导电结构之后，肖特基区域被设置在主体区域和第一绝缘元件之间的高度。在一个特定的实施方式中，肖特基区域延伸不大于主体区域底部和第二沟槽底部之间的距离的大约50%。在另一特定实施方式中，所述处理进一步包括在形成栅极电极之后形成接触开口，其中对半导体层进行图案化以限定第二沟槽的处理在形成接触开口之后进行。在更加特定的实施方式中，所述处理进一步包括形成源极区域，其中在完成的器件中，主体区域被设置在源极区域和衬底之间，并且掺杂半导体层与第二沟槽相邻的部分以在主体区域内形成主体接触区域。在另一个更加特定的实施方式中，对半导体层进行图案化以限定第二开口的处理包括在形成主体接触区域之前，蚀刻半导体层的第一部分以暴露主体区域沿第二沟槽的部分；以及对半导体层进行图案化以限定第二沟槽的处理进一步包括蚀刻半导体层的第二部分，以使第二沟槽延伸到主体区域以下的深度，其中蚀刻第二部分在形成主体接触区域之后来进行。
[0071]在第二方面的进一步特定的实施方式中，第二导电结构的第二部分直接接触源极区域、主体接触区域和主体区域以下的半导体层。在更加特定的实施方式中，该处理进一步包括使第一和第二导电结构相互电连接。在另一实施方式中，第一沟槽延伸到从主表面所测量的第一深度，第二沟槽延伸到从主表面所测量的第二深度，并且第二深度在第一深度的大约20%之内。
[0072]根据本实用新型的另一方面，提供一种形成电子器件的处理，包括:提供包括在衬底之上的半导体层的工件，其中所述半导体层具有主表面；对所述半导体层进行图案化以限定从所述主表面向所述衬底延伸的第一沟槽；在所述第一沟槽内形成第一导电结构；在形成所述第一导电结构之后，在所述第一沟槽内形成栅极电极；对所述半导体层进行图案化以限定从所述主表面向所述衬底延伸的第二沟槽；在所述第二沟槽中形成第一绝缘元件；以及在形成所述第一绝缘元件之后，在所述第二沟槽中形成第二导电结构，其中:所述第二导电结构包括第一部分和覆盖在所述第一部分之上的第二部分；所述第一绝缘元件被设置在所述图案化的半导体层和所述第二导电结构的所述第一部分之间；以及所述第二导电结构的所述第二部分在肖特基区域接触所述图案化的半导体层。
[0073]在一种实施方式中，对所述半导体层进行图案化以限定第一沟槽的处理限定另一个第一沟槽；形成所述栅极电极的处理在所述另一个第一沟槽中形成另一个栅极电极；以及所述第二导电结构被设置在所述栅极电极之间的所述半导体层内。
[0074]在一种实施方式中，形成所述第一绝缘元件包括:在所述第二沟槽中形成第一绝缘层；以及去除所述第一绝缘层的一部分以形成所述第一绝缘元件，其中在所述第二沟槽中基本整个所述第一绝缘元件都位于所述主表面之下的高度。
[0075]在一种实施方式中，所述处理进一步包括在所述半导体层中形成主体区域，其中在形成所述第二导电结构之后，所述肖特基区域被设置在所述主体区域和所述第一绝缘元件之间的高度。
[0076]在一种实施方式中，所述肖特基区域延伸不大于所述主体区域的底部和所述第二沟槽的底部之间的距离的大约50%。
[0077]在一种实施方式中，所述处理进一步包括在形成所述栅极电极之后形成接触开口，其中对所述半导体层进行图案化以定义第二沟槽是在形成所述接触开口之后执行的。
[0078]在一种实施方式中，所述处理进一步包括:形成源极区域，其中在完成的器件中，所述主体区域被设置在所述源极区域和所述衬底之间；以及掺杂所述半导体层与所述第二沟槽相邻的部分以在所述主体区域内形成主体接触区域。
[0079]在一种实施方式中，对所述半导体层进行图案化以定义所述第二沟槽的处理包括在形成所述主体接触区域之前蚀刻所述半导体层的第一部分，以暴露所述主体区域沿第二沟槽的一部分；以及对所述半导体层进行图案化以定义所述第二沟槽的处理进一步包括蚀刻所述半导体层的所述第二部分，使得所述第二沟槽延伸到所述主体区域之下的深度，其中蚀刻所述第二部分在形成主体接触区域之后进行。
[0080]在一种实施方式中，所述第二导电结构的所述第二部分直接接触所述源极区域、所述主体接触区域和所述主体区域下的所述半导体层。
[0081 ] 在一种实施方式中，所述处理进一步包括彼此电连接所述第一和第二导电结构。
[0082]在一种实施方式中，所述第一沟槽延伸到从所述主表面测量的第一深度；所述第二沟槽延伸到从所述主表面测量的第二深度；以及所述第二深度在所述第一深度的大约20%以内。
[0083]值得注意的是，在以上的一般说明和示例中所描述的所有活动不是全部需要的，即一部分特定的动作可能不需要，并且除了所描述的那些之外还可以进行一个或多个进一步的动作。更进一步地，所列的动作的顺序不必是执行它们的顺序。
[0084]为了清晰，这里在分开的实施方式的背景中描述的某些特征也可以在单个实施方式中组合地提供。相反地，为了简洁，在单个实施方式的背景中所描述的不同特征也可以被分别提供或以任意子组合提供。进一步地，范围中所表述的值包括该范围中的每一个值。
[0085]各种益处、其它优点以及对于问题的解决方案已经在上面关于特定的实施方式进行了描述。然而，所述益处、优点、问题的解决方案、以及能使得任何益处、优点或解决方案产生或变得更加明显的任意特征不应被解释为任一或所有权利要求的关键、必需的或必要特征。
[0086]这里所描述的实施方式的说明和阐述意图提供各不同实施方式的结构的一般理解。本说明书和阐述不希望作为对使用这里所描述的结构或方法的设备和系统的所有部件和特征的详尽且全面的描述。分开的实施方式可以在单个实施方式中组合提供，以及相反地，为了简洁，在单个实施方式背景下描述的各不同特征也可以分别提供或者以任意子组合提供。进一步地，在范围内所陈述的值包括该范围内的每一个值。仅仅在阅读本说明书之后，许多其它实施方式对本领域技术人员来说可以是明显的。其它实施方式可以被使用并且从公开的内容中导出，从而可以做出结构置换、逻辑置换、或其它变化，而不脱离本实用新型范围。因此，本公开内容被认为是说明性的而不是限制性的。
【权利要求】
1.一种包括晶体管结构的电子器件，其特征在于，所述电子器件包括: 覆盖在衬底之上并且具有主表面的图案化的半导体层，其中所述图案化的半导体层限定从所述主表面向所述衬底延伸的第一沟槽和第二沟槽； 在所述第一沟槽中的第一导电结构； 在所述第一沟槽中并且覆盖在所述第一导电结构之上的栅极电极； 在所述第二沟槽中的第一绝缘元件；以及 在所述第二沟槽中的第二导电结构，其中: 所述第二导电结构包括第一部分和覆盖在所述第一部分之上的第二部分； 所述第一绝缘元件被设置在所述图案化的半导体层和所述第二导电结构的所述第一部分之间；以及 所述第二导电结构的第二部分在肖特基区域接触所述图案化的半导体层。
2.根据权利要求1所述的电子器件，其特征在于，所述第一沟槽比所述第二沟槽宽。
3.根据权利要求1所述的电子器件，其特征在于，在所述第二沟槽内，所述第二导电结构的所述第一部分比所述第二导电结构的所述第二部分窄。
4.根据权利要求1所述的电子器件，其特征在于，所述电子器件进一步包括: 设置在所述肖特基区域之上的主体区域； 设置在所述第一导电结构和所述图案化的半导体层之间的第二绝缘元件； 以及 设置在所述栅极电极和所述主体区域之间的栅极电介质层，其中所述栅极电介质层比所述第二绝缘元件薄。
5.根据权利要求4所述的电子器件，其特征在于，所述电子器件进一步包括: 设置在所述主体区域之上的源极区域；以及 在所述主体区域内并且与所述第二沟槽相邻的主体接触区域，其中所述第二导电结构直接接触所述源极区域和所述主体接触区域。
6.根据权利要求1所述的电子器件，其特征在于，所述电子器件进一步包括: 由所述图案化的半导体层所限定的另一个第一沟槽；以及 位于所述另一个第一沟槽内的另一个栅极电极， 其中所述第二沟槽和第二导电结构被设置在所述第一沟槽和所述第一栅极电极之间。
7.根据权利要求1所述的电子器件，其特征在于，所述第二导电结构的所述第一部分和所述第二导电结构的所述第二部分包含不同的材料。
8.根据权利要求1所述的电子器件，其特征在于，所述电子器件进一步包括在所述第一导电结构和所述栅极电极之间的第二绝缘元件，其中，在完成的器件中，所述第一导电结构和所述第二导电结构彼此电连接。
【文档编号】H01L29/78GK203536444SQ201320347145
【公开日】2014年4月9日 申请日期:2013年3月20日 优先权日:2012年3月20日
【发明者】J·塞勒斯, B·帕德玛纳伯翰 申请人:半导体元件工业有限责任公司