半导体装置及其制造方法
【专利摘要】一种半导体装置包括在衬底上方沿第一方向和与所述第一方向交叉的第二方向排列的存储器基元晶体管的块、在所述块的第一端沿所述第一方向排列的多个第一选择晶体管、在所述块的第二端沿所述第一方向排列的多个第二选择晶体管、覆盖所述第一选择晶体管的源极的第一氮化硅层、覆盖所述第二选择晶体管的漏极的第二氮化硅层、连接所述第一选择晶体管的源极和源极线的第一接触、以及连接一个所述第二选择晶体管的漏极和一条位线的第二接触。所述第二选择晶体管的漏电极之上的所述第二氮化硅层的厚度小于所述第一选择晶体管的源电极之上的所述第一氮化硅层的厚度。
【专利说明】半导体装置及其制造方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求于2013年9月11日提交的日本专利申请2013-188290的优先权的权益，其全部内容通过引用并入本文中。
【技术领域】
[0003]在此描述的实施例概括而言涉及半导体装置及其制造方法。
【背景技术】
[0004]半导体装置的电路元件已经缩小以实现大存储器容量和低制造成本。例如，在存储器装置中，位线和字线的布线间距已经减小。在这样的存储器装置中，例如，形成孔图形以电连接位线和漏极侧栅极选择晶体管(gate select transistor)的扩散层，并且形成沟槽图形以电连接源极线和源极侧栅极选择晶体管的扩散层。
[0005]为了形成孔和沟槽图形，使用蚀刻工艺，例如，反应离子蚀刻(RIE)方法。在该蚀刻工艺中，由于图形的几何形状，沟槽图形的蚀刻速率会高于孔图形的蚀刻速率。在通过同一蚀刻工艺同时形成孔图形和沟槽图形时，沟槽图形的深度会变得过深。这样，蚀刻会在半导体衬底中延伸地过深，这会导致扩散层和半导体衬底之间的结泄露。相反地，当沟槽图形的深度合适时，孔图形的深度会过浅，从而孔图形不能到达半导体衬底。
【发明内容】
[0006]本发明的实施例提供了一种半导体装置，其中，可以使不同图形的深度基本相同。
[0007]概括而言，根据一个实施例，一种半导体装置包括存储器基元(memory cell)晶体管的块、多个第一选择晶体管、多个第二选择晶体管、多个第二选择晶体管、第一氮化硅层、第二氮化硅层、源极线、多条位线、第一接触以及第二接触。所述存储器基元晶体管沿第一方向和与所述第一方向交叉(crosswise)的第二方向在衬底上方排列。所述第一选择晶体管沿所述第一方向在所述块的第一端排列。所述第二选择晶体管沿所述第一方向在所述块的第二端排列。所述第一氮化硅层覆盖所述第一选择晶体管的源电极。所述第二氮化硅层覆盖所述第二选择晶体管的漏电极。所述源极线沿所述第一方向被设置在所述第一选择晶体管上方并且电连接到所述第一选择晶体管的所述源电极。所述位线沿所述第一方向排列，每条位线沿所述第二方向在所述第二选择晶体管中的一个上方延伸并且电连接到所述第二选择晶体管的所述漏电极。所述第一接触连接所述第一选择晶体管的所述源电极和所述源极线。所述第二接触连接所述第二选择晶体管的所述漏电极和一条所述位线。在所述第二选择晶体管的所述漏电极之上的所述第二氮化硅层的厚度小于在所述第一选择晶体管的所述源电极之上的所述第一氮化硅的厚度。
【专利附图】
【附图说明】
[0008]图1是根据第一实施例的半导体装置的存储器基元阵列的一部分的等效电路图的例子。
[0009]图2A是存储器基元区域的一部分(漏极侧选择栅极晶体管的外围)的布局图形的示意性平面图的例子。
[0010]图2B是存储器基元区域的一部分(源极侧选择栅极晶体管的外围)的布局图形的示意性平面图的例子。
[0011]图2C是外围电路区域的一部分的布局图形的示意性平面图的例子。
[0012]图3A-3C到16A-16C中的每一个示出了根据第一实施例的半导体装置的制造过程的步骤。
[0013]图17A-C到25A-25C中的每一个示出了根据第二实施例的半导体装置的制造过程的步骤。
【具体实施方式】
[0014]以下，将参考附图来描述多个实施例。在每个实施例中，相同的参考标号表不相同的部件，并且其描述将被省略。顺便提及，附图被示意性地示出，并且厚度和平面尺寸之间的关系以及每一层的厚度比率可以与实际的大小不同。
[0015](第一实施例)
[0016]首先，将描述作为根据实施例的半导体装置的例子的NAND型闪速存储器装置的配置。图1是在NAND型闪速存储器装置的存储器基元区域中形成的存储器基元阵列的一部分的等效电路图。
[0017]该NAND型闪速存储器装置的存储器基元阵列包括以矩阵布局形成的NAND基元单元(cell unit)SU。每个NAND基元单元SU包括两个选择栅极晶体管Trsl和Trs2,以及在选择栅极晶体管Trsl和Trs2之间串联连接的多个(例如32个)存储器基元晶体管Trm。在NAND基元单元SU中，所述多个存储器基元晶体管Trm的形成方式使得每对相邻的存储器基元晶体管Trm共享源极或漏极区域。
[0018]图1中沿(与字线方向和栅极宽度方向相对应的)X方向排列的存储器基元晶体管Trm的栅电极被连接到公共字线(控制栅极线)WL。此外，图1中沿X方向延伸的选择栅极晶体管Trsl的栅电极被连接到公共选择栅极线SGLl，并且选择栅极晶体管Trs2的栅电极被连接到公共选择栅极线SGL2。位线接触CB被连接到选择栅极晶体管Trsl中的一个的漏极区域。位线接触CB被连接到位线BL，该位线BL沿与图1中的X方向正交的(与栅极长度方向和位线方向相对应的)Y方向延伸。此外，每个选择栅极晶体管Trs2的源极区域经由源极区域而被连接到源极线SL，该源极线SL沿图1中的X方向延伸。
[0019]图2A和2B示出了存储器基元区域的部分的布局图形，并且图2C示出了外围电路区域的一部分的布局图形。在图2A和2B中，作为元件隔离区域，在硅衬底(半导体衬底)I上以在图2A和2B中的X方向上的预定间隔形成沿图2A和2B中的Y方向延伸的多个浅沟槽隔离(STI)2。从而，以这样的方式形成沿图2A和2B中的Y方向延伸的元件区域3:使得所述元件区域在图2A和2B中的X方向上彼此隔离。以这样的方式形成存储器基元晶体管的字线WL:使得字线以图2A和2B中的Y方向上的预定间隔、且沿与元件区域3正交的方向(图2A和2B中的X方向)延伸。在该情况下，字线WL和元件区域3以格子形状形成，并且它们形成NAND列，在该NAND列中，三十二条字线WL被排列用于一个集合(set)。
[0020]此外，在该NAND列的不同端形成选择栅极晶体管的选择栅极线SGLl和SGL2。选择栅极线SGLl被设置在NAND列的漏极侧，且选择栅极线SGL2被设置在NAND列的源极侧。NAND列被设置为使得两个相邻NAND列的漏极侧彼此相邻并且两个相邻NAND列的源极侧彼此相邻。在成对的两条相邻栅极线SGLl之间的各个元件区域3中形成位线接触CB。通过使三列孔在位线方向(Y方向)上交替地排列，以所谓的“三个连续Z字形(zigzag shape)”来排列位线接触CB。以椭圆形状形成位线接触CB，在该椭圆形状中，长轴在位线方向上延伸。此外，孔的两个列可以在位线方向(Y方向)上交替地排列，或者孔的四个列或更多列可被排列。
[0021]在成对的两条相邻选择栅极线SGL2之间的各个元件区域3中形成源极线接触CS。源极线接触CS与位线接触CB的不同之处在于，布局图形是线状的图形，其在字线方向上延伸并且具有在沟槽中形成的单线状形状，即沟槽布线局域互连(LI)。
[0022]在上述配置中，在每个其他的NAND列中保留NAND列的取向，从而位线接触CB和源极线接触CS被相邻的两个NAND列遮蔽。上述NAND列被连续形成，且形成基元阵列。此夕卜，在字线WL与元件区域3的交叉处，形成存储器基元晶体管的栅电极MG，并且在选择栅极线SGLl和SGL2与元件区域3的交叉处，形成选择栅极晶体管的栅电极SG。
[0023]在上述配置中，两个相邻漏极侧选择栅极晶体管的漏极侧选择栅电极SG之间的间隔Wl大于两个相邻源极侧选择栅极晶体管的源极侧选择栅电极SG之间的间隔W2。
[0024]如图2C所示，在硅衬底的外围电路区域中，形成用作元件隔离区域的STI2以围绕作为元件形成区域的元件区域3。在元件区域3上，形成外围元件的栅电极PG。在图2C中的栅电极PG的右侧，构成栅电极PG的下电极的浮栅电极FG的上部被暴露。
[0025]然后，在元件区域3的上部中形成第一接触Cl，在栅电极PG的上部中形成第二接触C2，在浮栅电极FG的上部中形成第三接触C3。这里，元件区域3被称为区域Al，栅电极PG被称为区域A2，且下电极部分被称为区域A3。
[0026]图16A是沿着图2A中的线A-A截取的漏极侧存储器基元区域的例子的示意性横截面图。图16B是沿着图2B中的线B-B截取的源极侧存储器基元区域的例子的示意性横截面图。图16C是沿着图2C中的线C-C截取的外围电路区域的示意性横截面图。
[0027]如图16A和16B所示，例如，在硅衬底I的上表面上形成栅极氧化物膜5作为栅极绝缘膜。在栅极氧化物膜5的上表面上形成多个NAND基元单元。在预定间隔形成存储器基元晶体管的栅电极MG。源极侧选择栅极晶体管的选择栅电极SG被设置为邻近在所述多个存储器基元晶体管的阵列栅电极MG的一端设置的栅电极，并且漏极侧选择栅极晶体管的选择栅电极SG被设置为邻近在所述存储器基元晶体管的阵列栅电极MG的另一端设置的栅极。两个相邻NAND基元单元的源极侧选择栅极晶体管的选择栅电极SG被彼此相邻地设置，并且两个相邻NAND基元单元的漏极侧选择栅极晶体管的选择栅电极SG被彼此相邻地设置。漏极侧选择栅极晶体管的漏极侧选择栅电极SG之间的间隔大于源极侧选择栅极晶体管的源极侧选择栅电极SG之间的间隔。
[0028]通过顺序地层叠用于浮栅电极FG (电荷存储层)的多晶硅膜6、由ONO膜或NONON膜制成的电极间绝缘膜(多晶娃间(inter-poly)绝缘膜)7、用于控制栅电极CG的多晶娃膜8和钨膜9、以及盖(cap)膜10，形成存储器基元的栅电极MG。漏极侧选择栅极晶体管和源极侧选择栅极晶体管的选择栅电极SG由与存储器基元的栅电极MG的构成材料基本上相同的材料制成，并且具有与存储器基元的栅电极MG的结构基本上相同的结构。但是，在选择栅电极SG中形成的电极间绝缘膜7的中心形成开口，并且浮栅电极FG和控制栅电极CG通过该开口而被电连接。
[0029]通过将层6-10划分为图16A和16B中的水平方向上的多个部分，形成栅电极MG和选择栅电极SG。在硅衬底I的表面区域中在选择栅电极SG之间形成扩散层DF。此外，在两个相邻的栅电极MG之间以及在硅衬底I的表面区域中的栅电极MG与选择栅电极SG之间形成扩散层(未示出)。这些扩散层是源极和漏极区域。
[0030]在栅电极MG的侧壁和上表面上以及在选择栅电极SG的侧壁和上表面上形成用于分隔物(spacer)的氧化硅膜11。在两个相邻的栅电极MG之间以及在栅电极MG与选择栅电极SG之间形成空气间隙AG。在氧化硅膜11上的相邻选择栅电极SG之间形成衬里(liner)氧化硅膜12。在衬里氧化硅膜12上，形成衬里氮化硅膜13。衬里氮化硅膜13的厚度在其中形成有位线接触CB的凹形部分15 (参考图9A)的底面和侧面、选择栅电极SG的上表面部分以及部分栅电极MG的上表面部分处较小。即，在漏极侧区域中形成的衬里氮化硅膜13的部分的厚度小于在源极侧区域中形成的衬里氮化硅膜13的部分的厚度。在衬里氮化硅膜13上，形成第一层间绝缘膜(例如，无掺杂的硅酸盐玻璃(NSG)膜)17。
[0031]此外，选择栅电极SG上的氧化硅膜11的厚度大于栅电极MG上的氧化硅膜11的厚度。这里，在漏极侧区域(如图16A所示)中的选择栅电极SG上形成的衬里氮化硅膜13的厚度小于在源极侧区域(如图16B所示)中的选择栅电极SG上形成的衬里氮化硅膜13的厚度。此外，在漏极侧区域(图16A)中形成的衬里氮化硅膜的厚度在选择栅电极SG上也较小。如图16A所示，在漏极侧区域中形成的衬里氮化硅膜13的厚度也可以在栅电极MG上较小。
[0032]如图16C所示，外围电路区域的栅电极PG具有与存储器基元区域的栅电极MG的配置基本相同的配置。由此，通过顺序地层叠用于浮栅电极FG的多晶硅膜6、电极间绝缘膜7、用于控制栅电极CG的多晶硅膜8和钨膜9、以及盖膜10，形成外围电路区域的栅电极PG0在硅衬底I的表面部分中的(栅电极PG之间的)元件区域Al中形成扩散层DF。在区域Al侧在栅电极PG的侧壁和上表面上形成用于分隔物的氧化硅膜11。在区域Al中的硅衬底I的上表面上、在区域A2中的栅电极PG的侧壁和顶部上形成的氮化硅膜11上、以及在区域A3中的多晶硅膜6的上表面上形成衬里氧化硅膜12。在衬里氧化硅膜12上，形成衬里氮化硅膜13。在衬里氮化硅膜13上，形成第一层间绝缘膜17。
[0033]此外，如图16A所示，在两个相邻的漏极侧选择栅电极SG之间形成用于位线接触CB的孔19，使得该孔到达硅衬底I的上表面。在孔19中，阻挡层(barrier)金属26和一部分钨膜27被嵌入。然后，如图16B所示，在两个相邻的源极侧选择栅电极SG之间形成用于源极线接触CS的沟槽20，使得该沟槽到达硅衬底I的上表面。在沟槽20中，阻挡层金属26和一部分鹤膜27被嵌入。
[0034]此外，如图16C所示，在外围电路区域的三个区域A1、A2、A3中形成孔21、22和23，这些孔分别用于形成外围电路区域的三个接触Cl、C2和C3。孔21被形成为到达硅衬底I的上表面。孔22被形成为到达钨膜9。形成孔23以到达多晶硅膜6。在孔21、22和23中，阻挡层金属26和一部分钨膜27被嵌入。此外，在漏极侧区域(图16A)中的硅衬底I的上表面上形成的衬里氮化硅膜13的厚度小于在外围电路区域(图16C)的区域Al中形成的衬里氮化硅膜13的厚度。
[0035]接下来，将参考图3A到16C来描述上述NAND型闪速存储器装置的从形成栅极的步骤到形成位线接触CB、源极线接触CS以及每个接触Cl、C2和C3的步骤的制造工艺(对上述工艺之前和之后的步骤的描述将被省略)。此外，图3A到16A是位线接触CB周围的外围部分的横截面图(沿着图2A中的线A-A截取的横截面图)。图3B到16B是源极线接触CS周围的外围部分的横截面图(沿着图2B中的线B-B截取的横截面图)。图3C到16C是外围元件的每个接触Cl、C2和C3周围的外围部分的横截面图(沿着图2C中的线C-C截取的横截面图)。
[0036]首先，如图3A到3C所示，在硅衬底I上顺序层叠用于浮栅电极FG (电荷存储层)的多晶硅膜6、由ONO膜或NONON膜制成的电极间绝缘膜(多晶硅间绝缘层)7、用于控制栅电极CG的多晶硅膜98和钨膜9、以及盖膜10。然后，通过使用光刻方法和RIE方法对所层叠的膜进行构图，形成存储器基元晶体管的栅电极MG和选择栅电极SG、以及外围元件的栅电极PG。然后，可以在存储器基元晶体管的两个相邻栅电极MG之间以及在栅电极MG与选择栅电极SG之间设置空气间隙AG。此外，如图3A到3C所示，形成用于分隔物的氧化硅膜11。这里，通过调整氧化硅膜11的膜形成条件，可以在相邻的两个栅电极MG之间以及在栅电极MG与选择栅电极SG之间形成空气间隙Ag。
[0037]接下来，如图4C所示，使用光刻方法和RIE方法去除区域A3中的外围元件的栅电极PG。例如，去除用于控制栅电极CG的多晶硅膜8和钨膜9以及盖膜10以形成开口 K1，在开口 Kl中，电极间绝缘膜7的上表面被暴露。这里，在开口 Kl中，多晶硅膜8、钨膜9和盖膜10的侧面也被暴露。选择栅电极SG之间的硅衬底I的上表面被雕刻(engrave)，并且在某些情况下形成台阶(step) Dl (参考图5A到5C)。
[0038]然后，如图5A到5C所示，使用各向异性RIE方法蚀刻氧化硅膜11。结果，氧化硅膜11的位于存储器基元区域中的选择栅电极SG的对之间的区域被去除，并且外围电路区域中的硅衬底I的上表面被暴露。同时，外围元件的栅电极PG中的电极间绝缘膜7的右侧部分被去除，从而用于浮栅电极FG的多晶硅膜6的上表面的右侧部分可被暴露。
[0039]如图6A到6C所示，在两个相邻的选择栅电极SG之间、在氧化硅膜11上、在从开口 Kl暴露的栅电极PG的侧面上以及在浮栅电极FG上，形成衬里氧化硅膜12。这里，衬里氧化硅膜12被形成为具有这样的厚度:该厚度使得选择栅电极SG之间的空间不完全被衬里氧化硅膜12填充。随后，如图7A到7C所示，在衬里氧化硅膜12上形成厚度为例如约30nm到40nm的衬里氮化硅膜13。这里，衬里氮化硅膜13被形成为具有这样的厚度:该厚度使得选择栅电极SG之间的空间不完全被衬里氮化硅膜13填充。
[0040]然后，形成抗蚀剂14 (图8A和8C)。然后，使用光刻方法(图8A)在抗蚀剂14中形成开口部分14a，以对应于漏极侧区域，即，用于形成位线接触CB的凹形部分15。开口部分14a对应于在选择栅极晶体管的两个相邻选择栅电极之间的区域，在该两个相邻选择栅电极之间在硅衬底I的表面上形成位线接触CB。并且，源极侧区域一即，其中形成源极线接触CS的凹形部分16——被抗蚀剂14覆盖(图8B)。此外，其中形成外围元件的每个接触C1、C2和C3的区域Al到A3被抗蚀剂14覆盖(图8C)。
[0041]接下来，使用RIE方法，进行减小衬里氮化硅膜13的厚度的工艺。该工艺引起衬里氮化硅膜13在漏极区域，即，在用于形成位线接触CB的凹形部分15中的底面和侧面处、在选择栅电极SG的上表面上方以及在栅电极MG的上表面的上方的厚度(图9A)。通过该工艺，衬里氮化硅膜13的所述部分的厚度减小了例如约15nm。即，在如图9A所示的凹形部分15的底部的衬里氮化硅膜13的厚度被称为dl并且如图8A所示的在该工艺之前的衬里氮化硅膜13的厚度被称为d2时，衬里氮化硅膜被处理，使得距离(d2+dl)为约15nm。此外，在凹形部分15的侧面部分上的衬里氮化硅膜13被处理为减薄了例如约10nm。图9A到9C示出了抗蚀剂14被去除的状态。
[0042]在以下处理步骤之前或之后在选择栅电极SG之间形成扩散层DF。
[0043]接下来，如图1OA到1C所示，例如，在衬里氮化硅膜13上形成无掺杂的硅酸盐玻璃(NSG)膜17作为第一层间绝缘膜。然后，如图1lA到IlC所示，使用化学机械抛光(CMP)方法来进行对NSG膜17的上表面的平坦化的工艺。
[0044]随后，使用光刻方法形成各个接触图形，S卩，用于位线接触CB的孔图形(漏极区域)、用于源极线接触CS的沟槽图形(源极区域)和用于外围电路区域中的三个接触Cl、C2和C3的孔图形，然后使用RIE方法处理(图12A到12C)第一层间绝缘膜(NSG膜17)。在该工艺中，在氮化硅膜不容易被蚀刻的条件下进行蚀刻。结果，可以在衬里氮化硅膜13的上表面上调整孔的各个底部。此外，通过调整蚀刻条件，使孔22的底部位于钨膜9的上表面上。
[0045]然后，使用光刻方法形成用于形成在源极线接触CS用线状沟槽(line-shapedgroove) 20的上部中形成的布线层用沟槽24的图形以及用于形成在外围电路区域中的第一接触Cl的孔21的上部中形成的布线层用沟槽25的图形。然后，使用RIE方法来处理第一层间绝缘膜(图13A到13C)。通过该处理，在源极线接触CS用线状沟槽20的上部中，形成布线层用沟槽24 (图13B)，并且在外围电路区域中的第一接触Cl的孔21的上部中，形成布线层用沟槽25 (图13C)。可以在孔22和23的上部中形成沟槽。
[0046]接下来，如图14A到14C所示，使用RIE方法，进行这样的处理:进一步雕刻用于位线接触CB的孔19、用于源极线接触CS的线状沟槽20以及用于外围电路区域中的三个接触C1、C2和C3的孔21、22和23的处理(第二处理)。在硅衬底I上雕刻的孔19的深度d3与在硅衬底I上雕刻的用于源极线接触CS的线状沟槽20的深度d4基本相同。这里，用于位线接触CB的孔19的底部和用于源极线接触CS的线状沟槽20的底部位于扩散层DF的底部上方。
[0047]在该配置中，如图9A到14C所示，其中形成用于位线接触CB的孔19的区域被称为BI，并且其中形成用于源极线接触CS的线状沟槽20的区域被称为B2。其中形成第一到第三孔21到23的区域被称为B3。由于孔的几何形状，沟槽20的蚀刻速率大于孔19的蚀刻速率。根据上述配置，区域BI中的衬里氮化硅膜13的厚度小于区域B2中的衬里氮化硅膜13的厚度，并且区域BI中的衬里氮化硅膜13的上表面被降低，两个深度d3和d4可以变得基本相同。此外，孔21到23的直径大于孔19的直径。即，接触孔21到23的蚀刻速率与沟槽20的蚀刻速率相同。结果，在硅衬底I中雕刻的沟槽20的深度和孔21到23的深度基本上相同。此外，当孔具有椭圆形状时，短轴的尺寸被称为其直径。
[0048]接下来，在用于位线接触CB的孔19、用于源极线接触CS的线状沟槽20以及用于外围电路区域中的三个接触Cl、C2和C3的孔21、22和23的内表面上、以及在第一层间绝缘膜17的上表面上，形成阻挡层金属26。然后，例如，在阻挡层金属26上形成钨膜27，并且在孔19、21、22和23以及沟槽20中嵌入导体(W)(图15A到15C)。此外，如图16A到16C所示，使用CMP方法来处理钨膜27，直到第一层间绝缘膜17的上表面被暴露。由此，形成位线接触插塞(plug)、字线接触插塞和外围电路区域接触插塞。之后，制造继续到上层的多层布线工艺，尽管在图中未示出该工艺。
[0049]根据上述第一实施例，如图9A到9C所示，进行减小在凹形部分15的底面和侧面、选择栅电极SG上方的上表面以及栅电极MG上方的上表面上形成的衬里氮化硅膜13的厚度的工艺。通过该工艺，区域BI中的衬里氮化硅膜13的上表面可以被设置为低于区域B2和B3中的氮化硅膜13的上表面。S卩，如图1lA到IlC所示，在区域BI中从第一层间绝缘膜17的上表面到衬里氮化硅膜13的上表面的距离可被调整为大于在区域B2和B3中从第一层间绝缘膜17的上表面到衬里氮化硅膜13的上表面的距离。因此，在如图12A到12C所示处理用于位线接触CB的孔19和用于源极线接触CS的线状沟槽20时，与沟槽20相t:匕，孔19可被雕刻更多。由此,可以在图14A到14C所示的工艺中减小微负载效应(microloading effect)的影响，并且可以减小由图形差异引起的孔19与沟槽20的深度差(雕刻量的差异)可被减少。在如图14A到14C所示的对衬里氮化硅膜13和衬里氧化硅膜12的蚀刻期间，由于这些膜是薄的，微负载效应的影响小。即，如图14A到14C所示，在进行进一步雕刻孔19和线状沟槽20的第二处理时，在硅衬底I中雕刻的孔19的深度d3与在硅衬底I中雕刻的线状沟槽20的深度d4基本相同。因此，在处理不同的图形(即，孔19和沟槽20)时，可以使不同图形的深度基本相同。因此，由于沟槽20下面的硅衬底I的蚀刻量远小于相关配置中的蚀刻量，因此可以防止结泄露。
[0050]此外，在外围电路区域中，在硅衬底I中雕刻的孔21的深度也与深度d3和d4基本相同。结果，在外围电路区域中也可防止结泄露。
[0051]此外，在位线区域(漏极侧区域)中从硅衬底I的上表面到衬里氮化硅膜13的上表面的距离小于在源极侧区域中从硅衬底I的上表面到衬里氮化硅膜13的上表面的距离。然而，在图15A到15C所示的蚀刻工艺期间，由于沟槽20和第一到第三孔21到23被形成为线或者具有大直径，因此在衬里氮化硅膜13的上表面被暴露之后，该沟槽和这些孔比孔19更快地被蚀刻。结果，两个深度d3和d4可被调整为相同。
[0052]此外，在图12A到12C所示的蚀刻工艺中，由于孔19具有小直径，因此即使在衬里氮化硅膜13的上表面被暴露时，后续的蚀刻也不能被容易地执行。结果，即使在孔19下方的衬里氮化硅膜13的厚度小于沟槽20下方的衬里氮化硅膜13的厚度时，孔19下方的衬里氮化硅膜13也不能被容易地穿透。
[0053]在图13A到13C所示的蚀刻工艺期间，孔22的底部位于钨膜9的上表面上。然而，通过调整钨膜9和衬里氮化硅膜13或者图14C中的衬里氧化硅膜12的蚀刻比率，孔22的底部可以位于钨膜9中。
[0054](第二实施例)
[0055]图17A到25C中的每一个对应于根据第二实施例的用于制造半导体装置的步骤中的一个。此外，相同的参考标号被用于和第一实施例中相同的兀件。在第二实施例中，与第一实施例不同，通过不减小衬里氮化硅膜13的厚度的工艺，形成用于位线接触CB的孔29、用于源极线接触CS的线状沟槽30、用于外围电路区域中的三个接触Cl、C2和C3的孔31、32和33。下面将详细描述第二实施例中的处理。
[0056]在第二实施例中，首先，以与第一实施例相同的方式来执行第一实施例中的图3A到7C的工艺。然后，在图7A到7C的工艺(形成衬里氮化物膜13的工艺)之后，如图17A到17C所示，在衬里氮化硅膜13上形成NSG膜17作为第一层间绝缘膜。此外，例如，在其上形成第一层间绝缘膜17作为第二层间绝缘膜。然后，如图18A到18C所示，使用CMP方法来使第一层间绝缘膜17的上表面平坦化。
[0057]随后，使用光刻方法来形成各种接触图形，即，用于位线接触CB的孔图形、用于源极线接触CS的沟槽图形以及用于外围电路区域中的三个接触C1、C2和C3的孔图形，然后，使用RIE方法来处理第一层间绝缘膜17 (图19A到19C)。由此，如图19A到19C所示，形成用于位线接触CB的孔29、用于源极线接触CS的线状沟槽30以及用于外围电路区域中的三个接触Cl、C2和C3的孔31、32和33。
[0058]通过对第一层间绝缘膜17的蚀刻，形成用于位线接触CB的孔29，使得蚀刻在衬里氮化硅膜13的上表面上停止(不被减薄处理)。此外，形成用于源极线接触CS的线状沟槽30，以到达衬里氮化硅膜13的上表面。关于用于外围电路区域中的三个接触Cl、C2和C3的孔31、32和33，用于第一接触Cl的孔31被形成为到达衬里氮化硅膜13的上表面。用于第二接触C2的孔32被形成为到达钨膜9的上表面，穿透衬里氮化硅膜13、氧化硅膜11、盖膜10。用于第三接触C3的孔33被形成为到达衬里氮化硅膜13的上表面。被孔29、31和33以及沟槽30暴露的衬里氮化硅膜13的上表面可以是凹陷的。
[0059]然后，使用光刻方法，在用于源极线接触CS的线状沟槽30的上部中形成用于形成布线用沟槽34的图形，并且在外围电路区域中的第一接触Cl的孔31的上部中形成布线用沟槽35。然后，使用RIE方法来处理第一层间绝缘膜17 (参考图20A到20C)。
[0060]然后，形成抗蚀剂36 (图21A到21C)。然后，如图21A到21C所示，使用光刻方法在抗蚀剂36中形成被打开以对应于漏极区域(即，用于形成位线接触的区域)的开口部分36a。这里，开口部分36a还对应于与位线接触CB相邻的选择栅极晶体管的选择栅电极SG以及与硅衬底I的表面上的选择栅电极SG相邻的存储器基元晶体管的栅电极MG。此外，源极区域——即，用于源极线接触CS的线状沟槽30——以及外围区域被抗蚀剂36覆盖(图21B)。此外，用于外围电路区域中的三个接触Cl、C2和C3的孔31、32和33以及外围区域被抗蚀剂36覆盖(图21C)。
[0061 ] 接下来，如图22A所示，使用RIE方法，进行进一步雕刻漏极区域——即，用于位线接触CB的孔29——的工艺(预雕刻工艺)。在该情况下，用于位线接触CB的孔29被处理为到达硅衬底I的上表面，穿透衬里氮化硅膜13和衬里氧化硅膜12。之后，在抗蚀剂36被去除时，可以获得图22A到22C中所示的配置。
[0062]接下来，如图23A到23C所示，使用RIE方法，执行进一步雕刻用于位线接触CB的孔29、用于源极线接触CS的线状沟槽30以及用于外围电路区域中的三个接触C1、C2和C3的孔31、32和33的工艺。由于该工艺，在硅衬底I中雕刻的用于位线接触CB的孔29的深度与在硅衬底I中雕刻的用于源极线接触CS的线状沟槽30的深度d5基本相同。在该情况下，由于仅仅用于位线接触CB的孔29在图22A到22C中的工艺中被提前雕刻，因此两个深度d5和d6可以基本上相同。
[0063]随后，在用于位线接触CB的孔29、用于源极线接触CS的线状沟槽30以及用于外围电路区域中的三个接触C1、C2和C3的孔31、32和33的每个内表面上以及在第一层间绝缘膜的上表面上，形成阻挡层金属26 (图24A到24C)。然后，例如，在阻挡层金属26上形成钨膜27，并在孔29、31、32和33以及沟槽30中嵌入导体(W)(图24A到24C)。此外，如图25A到25C所示，使用CMP方法来处理钨膜27，直到第一层间绝缘膜17的上表面被暴露。结果，形成位线接触插塞、字线接触插塞以及外围电路区域接触插塞。
[0064]除了上述处理，根据第二实施例的半导体装置的配置与根据第一实施例的半导体装置的配置相同。因此，即使在第二实施例中，也可以获得与第一实施例中基本上相同的效果O
[0065](其他实施例)
[0066]除了上述多个实施例，还可以采用以下配置。
[0067]在第一实施例中，凹形部分15中的衬里氮化硅膜13的厚度被减小，以使凹形部分15中的衬里氮化硅膜13的上表面低于凹形部分16中的衬里氮化硅膜13的上表面。例如，凹形部分15中的衬里氮化硅膜13的厚度可以与凹形部分16中的衬里氮化硅膜13的厚度相同，并且凹形部分15中的衬里氧化硅膜12的厚度可以小于凹形部分16中的衬里氧化硅膜12的厚度。由此，凹形部分15中的衬里氮化硅膜13的上表面可以低于凹形部分16中的衬里氮化硅膜13的上表面。在这样的配置中，可以获得与第一实施例中基本相同的效果。
[0068]此外，在第一实施例中，当凹形部分15中的衬里氮化硅膜13的厚度被减小时，凹形部分15中的衬里氮化硅膜13被蚀刻。替代地，凹形部分15中的整个衬里氮化硅膜13可被去除，然后可以形成薄的衬里氮化硅膜13。
[0069]此外，在上述实施例中，同时形成用于位线接触CB的孔19和29以及用于源极线接触CS的线状沟槽20和30，但它们不限于此。例如，实施例可被应用于同时打开具有不同横截面积的图形(两种或多种图形)的孔的处理。
[0070]如上所述，在根据实施例的半导体装置的制造中，在进行打开不同图形——例如，具有不同横截面积的孔图形(孔19和29)和沟槽图形(沟槽20、21和30)——的工艺时，不同图形的深度可被调整为基本相同。
[0071]尽管已经描述了特定的实施例，但这些实施例仅通过实例的方式给出，并且并非旨在限制本发明的范围。实际上，这里描述的新颖实施例可以以各种其他形式来实现。此夕卜，可以对这里描述的实施例的形式进行各种省略、替换和更改，而不偏离本发明的精神。所附权利要求及其等价物旨在覆盖落在本发明的范围和精神内的这样的形式或修改。
【权利要求】
1.一种半导体装置，包括: 存储器基元单元，每个存储器基元单元包括在衬底上方沿第一方向排列的存储器基元晶体管、位于所述存储器基元晶体管的第一端的第一晶体管、以及位于所述存储器基元晶体管的第二端的第二晶体管，所述存储器基元单元被这样排列:相邻存储器基元单元使其第一晶体管在所述第一方向上彼此面对，或者使其第二晶体管在所述第一方向上彼此面对，并且所述相邻存储器基元单元的所述第一晶体管之间的距离大于所述相邻存储器基元单元的所述第二晶体管之间的距离； 第一氮化硅层，其覆盖所述第一晶体管的第一扩散层； 第二氮化硅层，其覆盖所述第二晶体管的第二扩散层； 源极线，其被电连接到所述第一扩散层和所述第一晶体管中的至少一个； 位线，其被电连接到所述第二扩散层和所述第二晶体管中的至少一个； 第一接触，其将所述源极线电连接到所述第一扩散层；以及 第二接触，其将所述位线电连接到所述第二扩散层， 其中，所述第二扩散层之上的所述第二氮化硅层的厚度小于所述第一扩散层之上的所述第一氮化硅层的厚度。
2.根据权利要求1所述的半导体装置，其中 所述第一氮化硅层被形成在所述第一晶体管的栅电极的侧壁之上，并且所述第二氮化硅层被形成在所述第二晶体管的栅电极的侧壁之上，并且 在所述第二晶体管的栅电极的侧壁之上形成的所述第二氮化硅层的厚度小于在所述第二晶体管的栅电极的侧壁之上形成的所述第一氮化硅层的厚度。
3.根据权利要求1所述的半导体装置，其中，所述第一接触具有沟槽形状，并且沿与所述第一方向交叉的第二方向延伸。
4.根据权利要求3所述的半导体装置，其中，所述第二接触具有圆形形状。
5.根据权利要求1所述的半导体装置，其中 所述第一接触的一部分和所述第二接触的一部分被设置在所述衬底中，并且被设置在所述衬底中的所述第一接触部分的长度与被设置在所述衬底中的所述第二接触部分的长度基本相同。
6.根据权利要求1所述的半导体装置，其中 所述第一扩散层的上表面的水平等于所述第二扩散层的上表面的水平。
7.根据权利要求1所述的半导体装置，还包括: 外围元件，其具有第一栅电极；以及 第三氮化硅层，其覆盖与所述第一栅电极相邻的第三扩散层； 其中，在所述第二扩散层之上形成的所述第二氮化硅层的厚度小于在所述第三扩散层之上形成的所述第三氮化硅层的厚度。
8.一种半导体装置，包括: 存储器基元单元，每个存储器基元单元包括在衬底上方沿第一方向排列的存储器基元晶体管、位于所述存储器基元晶体管的第一端的第一晶体管、以及位于所述存储器基元晶体管的第二端的第二晶体管，所述存储器基元单元被这样排列:相邻存储器基元单元使其第一晶体管在所述第一方向上彼此面对，或者使其第二晶体管在所述第一方向上彼此面对，并且所述相邻存储器基元单元的所述第一晶体管之间的距离大于所述相邻存储器基元单元的所述第二晶体管之间的距离； 第一氮化硅层，其覆盖所述第一晶体管的第一扩散层； 第二氮化硅层，其覆盖所述第二晶体管的第二扩散层； 源极线，其被电连接到所述第一扩散层和所述第一晶体管中的至少一个； 位线，其被电连接到所述第二扩散层和所述第二晶体管中的至少一个； 第一接触，其将所述源极线电连接到所述第一扩散层；以及 第二接触，其将所述位线电连接到所述第二扩散层， 其中，所述第一扩散层之上的所述第二氮化硅层的厚度等于所述第一扩散层之上的所述第一氮化硅层的厚度。
9.根据权利要求8所述的半导体装置，其中 所述第一氮化硅层被形成在所述第一晶体管的栅电极的侧壁之上，并且所述第二氮化硅层被形成在所述第二晶体管的栅电极的侧壁之上，并且 在所述第二晶体管的栅电极的侧壁之上形成的所述第二氮化硅层的厚度等于在所述第二晶体管的栅电极的侧壁之上形成的所述第一氮化硅层的厚度。
10.根据权利要求8所述的半导体装置，其中，所述第一接触具有沟槽形状，并且沿与所述第一方向交叉的第二方向延伸。
11.根据权利要求10所述的半导体装置，其中，所述第二接触具有圆形形状。
12.根据权利要求8所述的半导体装置，其中 所述第一接触的一部分和所述第二接触的一部分被设置在所述衬底中，并且被设置在所述衬底中的所述第一接触部分的长度与被设置在所述衬底中的所述第二接触部分的长度基本相同。
13.根据权利要求8所述的半导体装置，其中 所述第一扩散层的上表面的水平等于所述第二扩散层的上表面的水平。
14.根据权利要求8所述的半导体装置，还包括: 外围元件，其具有第一栅电极；以及 第三氮化硅层，其覆盖与所述第一栅电极相邻的第三扩散层； 其中，在所述第二扩散层之上形成的所述第二氮化硅层的厚度等于在所述第三扩散层之上形成的所述第三氮化硅层的厚度。
15.一种用于制造半导体装置的方法，包括: 在衬底上形成沿第一方向和第二方向排列的存储器基元晶体管； 形成沿所述第一方向排列的第一晶体管，每个所述第一晶体管形成在所述存储器基元晶体管的组的第一端； 形成沿所述第一方向排列的第二晶体管，每个所述第二晶体管形成在所述存储器基元晶体管的所述组的第二端； 在所述第一晶体管之间以及所述第二晶体管之间形成氮化硅层； 仅蚀刻所述第一晶体管之间的所述氮化硅层，使得所述第一晶体管之间的所述氮化硅层的厚度小于所述第二晶体管之间的所述氮化硅层的厚度； 在所述氮化娃层上方形成介电层； 同时形成所述第一晶体管之间的接触孔和所述第二晶体管之间的沟槽，以蚀刻所述氮化硅层；以及 将导电材料掩埋在所述接触孔和所述沟槽中。
16.根据权利要求15所述的方法，其中 所述接触孔和所述沟槽的形成包括: 使用所述氮化硅层作为停止层来蚀刻所述介电层；以及 蚀刻所述氮化硅层以穿透所述氮化硅层。
17.根据权利要求16所述的方法，其中 所述接触孔和所述沟槽的形成还包括: 在蚀刻所述氮化硅层之后蚀刻所述衬底，以使所述接触孔的底部的水平等于所述沟槽的底部的水平。
【文档编号】H01L21/8247GK104425573SQ201410078734
【公开日】2015年3月18日 申请日期:2014年3月5日 优先权日:2013年9月11日
【发明者】四元聪, 藤井光太郎, 猪熊英干, 美浓明良 申请人:株式会社 东芝