制造半导体器件的方法

制造半导体器件的方法
【专利摘要】本发明提供了制造半导体器件的方法。制造半导体器件的方法包括：在基板上形成层间绝缘层，该层间绝缘层包括第一沟槽和第二沟槽；沿第一沟槽的侧壁表面和底表面形成第一导电层以及沿第二沟槽的侧壁表面和底表面形成第二导电层；在第二导电层上形成掩模图案，该掩模图案填充第二沟槽并且是底部抗反射涂层（BARC）；以及利用掩模图案除去第一导电层。
【专利说明】制造半导体器件的方法

【技术领域】
[0001] 本发明构思的实施例涉及制造半导体器件的方法。

【背景技术】
[0002]近年来，在用于改善半导体器件的特性的尝试中，用多晶硅栅极代替金属栅极变 得普遍。在某些应用中，金属栅极能够利用置换金属栅极工艺形成。
[0003]随着电子装置的增加的普及性和功能性，在朝着半导体器件的进一步集成和增加 的密度方面存在产业的压力。在按比例缩小的半导体器件中，置换金属栅极工艺需要蚀刻、 沉积和研磨步骤的多个周期。这导致增加的成本和降低的产率。


【发明内容】

[0004]本发明构思的实施例提供一种制造半导体器件的方法，其能够改善半导体器件的 产率。
[0005] 本发明构思的以上及其他的目的将在以下对实施例的描述中描述或者从其变得 明显。
[0006] 在一个方面中，一种制造半导体器件的方法包括：在基板上形成层间绝缘层，层间 绝缘层包括第一沟槽和第二沟槽；沿第一沟槽的侧壁表面和底表面形成第一导电层以及沿 第二沟槽的侧壁表面和底表面形成第二导电层；在第二导电层上形成掩模图案，掩模图案 填充第二沟槽并包括底部抗反射涂层（BARC);以及利用掩模图案除去第一导电层。
[0007] 在一些实施例中，掩模图案的形成包括：在第一导电层和第二导电层上形成填充 第一沟槽和第二沟槽的掩模层；以及利用包括氧和氯的混合气体除去填充第一沟槽的掩模 层。
[0008] 在一些实施例中，掩模图案的形成包括通过反应离子刻蚀（RIE)除去填充第一沟 槽的掩模层。
[0009] 在一些实施例中，第一导电层和第二导电层直接接触掩模层。
[0010] 在一些实施例中，掩模图案的形成包括：在掩模层上形成光致抗蚀剂膜图案，光致 抗蚀剂膜图案在第二导电层上而不在第一导电层上，以及利用光致抗蚀剂膜图案除去填充 第一沟槽的掩模层。
[0011] 在一些实施例中，第一导电层的除去包括：利用光致抗蚀剂膜图案和掩模图案的 堆叠去除沿第一沟槽的侧壁表面和底表面形成的第一导电层。
[0012] 在一些实施例中，掩模图案的形成包括：在第一导电层和第二导电层上形成填充 第一沟槽和第二沟槽的掩模图案；以及利用包括氧和氯的混合气体除去填充第一沟槽的掩 模图案。
[0013] 在一些实施例中，第一沟槽形成在NM0S区域上，第二沟槽形成在PM0S区域上。
[0014] 在一些实施例中，第一导电层和第二导电层包括TiN。
[0015] 在一些实施例中，第一导电层和第二导电层的形成包括：沿层间绝缘层的上表面、 第一沟槽的侧壁表面和底表面以及第二沟槽的侧壁表面和底表面同时形成第一导电层和 第二导电层。
[0016] 在一些实施例中，第一沟槽和第二沟槽的形成包括：在基板上形成第一虚设栅极 和第二虚设栅极，第一虚设栅极和第二虚设栅极分别形成在基板的第一区域和第二区域 上；在基板上形成覆盖第一虚设栅极和第二虚设栅极的层间绝缘层；通过平坦化层间绝缘 层暴露第一虚设栅极和第二虚设栅极；以及除去第一虚设栅极和第二虚设栅极。
[0017] 在一些实施例中，第一栅极电介质层位于第一虚设栅极和基板之间，第二栅极电 介质层位于第二虚设栅极和基板之间。
[0018] 在一些实施例中，第一导电层的形成包括在层间绝缘层的上表面、第一沟槽的侧 壁表面和第一栅极电介质层的上表面上形成第一导电层，第二导电层的形成包括在层间绝 缘层的上表面、第二沟槽的侧壁表面和第二栅极电介质层的上表面上形成第二导电层。
[0019] 在一些实施例中，在除去第一虚设栅极和第二虚设栅极之后，还包括除去第一栅 极电介质层和第二栅极电介质层，在形成第一导电层和第二导电层之前，还包括在层间绝 缘层的上表面、第一沟槽的侧壁表面和底表面以及第二沟槽的侧壁表面和底表面上形成电 介质层。
[0020] 在一个方面，一种用于制造半导体器件的方法包括：在基板上形成层间绝缘层，层 间绝缘层包括第一沟槽和第二沟槽；沿第一沟槽的侧壁表面和底表面形成第一导电层以及 沿第二沟槽的侧壁表面和底表面形成第二导电层；在第一导电层和第二导电层上形成掩模 层，掩模层填充第一沟槽和第二沟槽；在掩模层上形成光致抗蚀剂膜图案，光致抗蚀剂膜图 案暴露形成在第一导电层上的掩模层；通过利用包括氧的混合气体蚀刻填充第一沟槽的掩 模层而形成暴露第一导电层的掩模图案；利用光致抗蚀剂膜图案和掩模图案的堆叠作为去 除掩模选择性地除去第一导电层；在除去掩模图案和光致抗蚀剂膜图案之后形成填充第一 沟槽的第一金属栅极和填充第二沟槽的第二金属栅极。
[0021] 在一些实施例中，混合气体包括氯。
[0022] 在一些实施例中，包括在混合气体中的氧的分数是第一分数并且包括在混合气体 中的氯的分数是第二分数，其中第二分数大于第一分数。
[0023] 在一些实施例中，混合气体还包括氦。
[0024] 在一些实施例中，在混合气体中，氦的量大于氧和氯的量的总和。
[0025] 在一些实施例中，掩模层是底部抗反射涂覆（BARC)层。
[0026] 在一方面，一种用于制造半导体器件的方法包括：在基板上形成第一鳍型有源图 案和第一鳍型有源图案；在第一鳍型有源图案上形成交叉第一鳍型有源图案的第一沟槽以 及在第二鲭型有源图案上形成交叉第二鳍型有源图案的第二沟槽；沿第一沟槽的侧壁表面 和底表面形成第一 TiN层以及沿第二沟槽的侧壁表面和底表面形成第二TiN层；在第一导 电层和第二导电层上形成底部抗反射涂覆（BARC)层，BARC层填充第一沟槽和第二沟槽；在 BARC层上形成光致抗蚀剂膜图案，光致抗蚀剂膜图案暴露形成在第一导电层上的掩模层； 通过利用包括氧的混合气体除去填充第一沟槽的BARC层而形成BARC图案，BARC图案暴露 第一 TiN层；利用光致抗蚀剂膜图案和BARC图案作为去除掩模选择性地除去第一 TiN层； 以及在除去BARC图案和光致抗蚀剂膜图案之后通过填充第一沟槽形成围绕第一鳍型有源 图案的第一金属栅极以及通过填充第二沟槽形成围绕第二鳍型有源图案的第二金属栅极。
[0027] 在一些实施例中，BARC层直接接触第一 TiN层和第二TiN层。
[0028]在一些实施例中，填充第一沟槽的BACR层通过利用包括氧和氯的混合气体作为 反应气体的反应离子刻蚀（RIE)除去。
[0029] 在一些实施例中，在混合气体中，氯的量大于氧的量。 t〇〇30]在一些实施例中，第一 TiN层的除去利用光致抗蚀剂膜图案和BARC图案作为蚀刻 掩模来进行。
[0031]在一个方面，一种形成半导体器件的方法包括：在基板上的层间绝缘层中形成第 一沟槽和第二沟槽；沿第一沟槽的侧壁表面和底表面形成第一导电层以及沿第二沟槽的侧 壁表面和底表面形成第二导电层；在第二导电层上以及在第一导电层上形成掩模图案，掩 模图案填充第一沟槽和第二沟槽，掩模图案与第一导电层直接接触，掩模层包括底部抗反 射涂覆（BARC)层；利用包括氧的气体通过反应离子刻蚀除去填充第一沟槽的掩模层以形 成掩模图案；以及利用掩模图案作为去除掩模来除去第一导电层。
[0032] 在一些实施例中，该气体包括混合气体,其中该混合气体还包括氯。
[0033] 在一些实施例中，混合气体还包括氦。
[0034] 在一些实施例中，在混合气体中，氯的量大于氧的量。
[0035] 在一些实施例中，该方法还包括：在基板和第一导电层之间设置第一栅极电介质 层以及在基板和第二导电层之间设置第二栅极电介质层。
[0036] 在一些实施例中，该方法还包括：在第一沟槽的侧壁和第一导电层之间设置第一 栅极电介质层以及在第二沟槽的侧壁和第二导电层之间设置第二栅极电介质层。

【专利附图】

【附图说明】
[0037] 通过参照附图详细描述本发明构思的实施例，本发明构思的以上和其他的特征以 及优点将变得更加明显，附图中：
[0038]图1至9示出用于说明根据本发明构思第一实施例的制造半导体器件的方法的中 间工艺步骤；
[0039]图10至13示出用于说明根据本发明构思第二实施例的制造半导体器件的方法的 中间工艺步骤；
[0040] 图14至17示出用于说明根据本发明构思第三实施例的制造半导体器件的方法的 中间工艺步骤；
[0041] 图18是包括通过根据本发明构思某些实施例的半导体器件制造方法制造的半导 体器件的存储卡的方框图；
[0042]图19是利用通过根据本发明构思某些实施例的半导体器件制造方法制造的半导 体器件的信息处理系统的方框图；以及
[0043]图20是包括通过根据本发明构思某些实施例的半导体器件制造方法制造的半导 体器件的电子系统的方框图。

【具体实施方式】
[0044] 在下文将参照附图对本发明构思进行更充分的描述，附图中示出了优选实施例。 然而，本发明可以以多种不同的形式实施，而不应被解释为仅限于此处所述的实施例。并 且，提供这些实施例是为了使本公开透彻和完整，并且将本发明的范围充分传达给本领域 技术人员。相同的附图标记通篇表示相同的部件。附图中，为清晰起见夸大了层和区的尺 寸和相对尺寸。
[0045] 将理解，当称一个元件或层"连接到"或"耦接到"另一元件或层时，它可以直接连 接到或耦接到另一元件或层，或者还可以存在插入的元件或层。相反，当称一个元件"直接 连接到"或"直接耦接到"另一元件或层时，不存在插入的元件或层。相同的附图标记始终 指代相同的元件。如这里所用的，术语"和/或"包括一个或多个所列相关项目的任何及所 有组合。
[0046] 还将理解，当称一层在另一层或基板"上"时，它可以直接在另一层或基板上，或者 还可以存在插入的层。相反，当称一个元件"直接"在另一元件"上"时，不存在插入的元件。
[0047] 将理解，虽然这里可以使用术语第一、第二等描述各种元件,但这些元件不应受到 这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，例如，以下讨论的第 一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而没有背离本发 明构思的教导。
[0048] 在描述本发明构思的上下文中（尤其是在权利要求书的上下文中）的术语"一，，和 "该"的使用将被解释为涵盖单数和复数两者，除非这里另外指示或者与上下文明显矛盾。 术语"包括"、"包含"、"具有"将被解释为开放性术语(也就是，表示"包括，但不限于")，除非 另外指出。
[0049]除非另行定义，这里使用的所有技术和科学术语都具有本发明构思所属领域内的 普通技术人员所通常理解的同样的含义。应当指出，这里提供的任意和所有的示例或示范 性术语的使用仅旨在更好地说明本发明构思而不对本发明构思的范围进行限制，除非另外 指明。此外，除非另外限定，在通用词典中定义的所有术语不会被过度地解释。
[0050] 在下文，将参照图1至9描述根据本发明构思第一实施例的制造半导体器件的方 法。
[0051] 图1至9示出用于说明根据本发明构思第一实施例的制造半导体器件的方法的中 间工艺步骤。为了简便起见，形成在基板中的源/漏区域、隔离层诸如浅沟槽隔离 （STI)层 以及形成在牺牲栅极的侧壁上的间隔物没有在图1至9中示出。
[0052]参照图1，基板100可以包括第一区域I和第二区域II。第一区域I和第二区域 II可以物理地或电地彼此分离或者可以物理地或电地彼此连接。
[0053]在根据本发明构思实施例的制造半导体器件的方法中，第一区域I可以是NM〇S区 域，第二区域II可以是PM0S区域。
[0054]在一些实施例中，基板100可以包括许多适合的基板中的任一个，包括例如硅或 绝缘体上硅（SOI)。可选地，基板1〇〇可以包括硅基板，或从由例如锗、硅锗、锑化铟、碲化铅 化合物、砷化铟、磷化铟、砷化镓和锑化镓组成的组中选择的一种或多种其他的材料制成的 基板。然而，本发明构思的方面不限于此。
[0055]在一些实施例中，第一虚设栅极电介质层212和第一虚设栅极217形成在基板100 的第一区域I上。第二虚设栅极电介质层312和第二虚设栅极317形成在基板1〇〇的第二 区域II上。第一虚设栅极电介质层212位于基板100和第一虚设栅极217之间，第二虚设 栅极电介质层312位于基板100和第二虚设栅极317之间。
[0056]第一虚设栅极电介质层212和第二虚设栅极电介质层312的每个可以包括例如硅 氧化物（Si02)、硅氮氧化物（SiON)以及其组合中的一种。在各个实施例中，第一虚设栅极 电介质层212和第二虚设栅极电介质层312可以通过例如热处理、化学处理、原子层沉积 (ALD)或化学气相沉积（CVD)或其他的合适的形成工艺形成。 ~
[0057]在一些实施例中，第一虚设栅极217和第二虚设栅极317可以包括例如硅（ Si )，具 体而言，可以包括例如多晶Si、非晶硅（a-Si)和其组合。第一虚设栅极217和第二虚设栅 极317可以都没有用杂质掺杂或者可以用类似的杂质掺杂。可选地，第一虚设栅极 217和 第二虚设栅极317中的一个可以被掺杂并且另一个可以不被掺杂。可选地，第一虚设栅极 217和第二虚设栅极317中的一个可以用 n型材料(例如，砷、磷、等）掺杂并且另一个可以 用Ρ型材料(例如，硼等）掺杂。
[0058]在一些实施例中，在形成第一虚设栅极21?和第二虚设栅极317之后，源/漏区域 形成在第一虚设栅极2Π 和第二虚设栅极317的相反两侧。
[0059]在一些实施例中，覆盖第一虚设栅极217和第二虚设栅极μ?的层间绝缘层u〇 形成在基板100上。在一些实施例中，层间绝缘层110可以包括例如低k材料、氧化物、氮 化物和氮氧化物中的至少一个。低k材料的示例可以包括可流动的氧化物 （F0X)、东燃硅氮 烷（tonen si lazane，T0SZ)、非掺杂的硅玻璃（USG)、硼硅玻璃（BSG)、磷硅玻璃（PSG)、硼磷 硅玻璃（BPSG)、等离子体增强正硅酸乙酯（PRTE0S)、氟化物硅酸盐玻璃（FSG)、高密度等离 子体（HDP)、等离子体增强氧化物（ΡΕ0Χ)、可流动CVD (FCVD)以及其组合，但是本发明构甲 的方面不限于此。 ""
[0060]在一些实施例中，层间绝缘层110被平坦化以暴露第一虚设栅极2Π 和第二虚设 栅极317的上表面。例如，平坦化可以通过化学机械抛光（CMP)或其他适合的平坦化工艺 进行。
[0061]参照图2,第一虚设栅极217和第二虚设栅极317被除去。在除去第一虚设栅极 217和第二虚设栅极317之后，第一虚设栅极电介质层212和第二虚设栅极电介质层312被 除去，从而形成第一沟槽23〇和第二沟槽33〇。基板1〇〇的上表面可以被第一沟槽23〇和第 二沟槽330暴露。
[0062]换句话说，包括第一沟槽23〇和第二沟槽3加的层间绝缘层11〇形成在基板 10〇 上。、第一沟槽230形成在第一区域I上并且第二沟槽330形成在第二区域n上。在根据 本发明构思实施例的用于制造半导体器件的方法中，第一沟槽 230形成在醒呢区域上并且 第二沟槽330形成在PM0S区域上。
[0063]在一些实施例中，第一虚设栅极217和第二虚设栅极317可以通过湿蚀刻或干蚀 刻除去。现在将细描述湿蚀刻。第一虚设栅极217和第二虚设栅极317可以通过将它们 暴露到处于足够高的温度的包含氢氧化物源的水溶液足够长的时间而被基本上除去。氢氧 化物源可以包括但不限于氢氧化铵或四烷基氢氧化铵，诸如四甲基氢氧化铵 （TMH)。
[0064]在一些实施例中，第一虚设栅极电介质层212和第二虚设栅极电介质层312可以 通过湿蚀刻、干蚀刻和其组合除去。蚀刻溶液或蚀刻气体可以根据形成第一虚设栅极电介 质层212和第二虚设栅极电介质层312的材料而改变。
[0065]参照图3,在一些实施例中，第一界面层215和第二界面层315分别形成在第一沟 槽230的底表面和第二沟槽330的底表面上。
[0066] 在一些实施例中，第一界面层215和第二界面层315可以包括硅氧化物。第一界 面层215和第二界面层315可以利用例如化学氧化、UV氧化或双等离子体氧化形成。
[0067] 第一电介质层210共形地形成在层间绝缘层110的上表面上以及在第一沟槽230 的侧壁表面和底表面上。此外，与第一电介质层210 -起，第二电介质层310共形地形成在 层间绝缘层110的上表面上以及在第二沟槽330的侧壁表面和底表面上。具体地，第一电 介质层210和第二电介质层310分别形成在第一界面层215和第二界面层315上。
[0068] 第一电介质层210和第二电介质层310利用例如CVD或ALD同时形成。在各个实 施例中，第一电介质层210和第二电介质层310可以包括由例如从铪氧化物、铪硅氧化物、 镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧 化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物以及铅铌酸锌构成的组中选择的一 种或多种制成的高k电介质膜，但是不限于此。
[0069] 在一些实施例中，第一下导电层222和第二下导电层322分别形成在第一电介质 层210和第二电介质层310上。第一下导电层222和第二下导电层322可以利用例如CVD 或ALD或其他适合的形成工艺沿第一电介质层210和第二电介质层310共形地形成。在一 些实施例中，第一下导电层222和第二下导电层322可以优选地同时形成并可以包括例如 TiN 层。
[0070] 在一些实施例中，覆盖层120形成在第一下导电层222和第二下导电层322上。在 形成覆盖层120之后，可以进行热处理。
[0071] 在一些实施例中，覆盖层120可以包括例如多晶Si (poly Si)、非晶硅（a-Si)和 其组合中的一个。当进行热处理时，覆盖层120可以防止第一界面层215和第二界面层315 的厚度增加。
[0072]在进行热处理之后，覆盖层120被除去，从而暴露第一下导电层222和第二下导电 层 322。
[0073]参照图4,第一导电层220沿第一沟槽230的侧壁表面和底表面形成，第二导电层 320沿第二沟槽330的侧壁表面和底表面形成。
[0074]在一些实施例中，第一导电层22〇和第二导电层320沿层间绝缘层110的上表面、 第一沟槽23〇的侧壁表面和底表面以及第二沟槽330的侧壁表面和底表面同时形成。第一 导电层220和第二导电层320沿第一下导电层222和第二下导电层322共形地形成。例如， 在一些实施例中，第一导电层220和第二导电层320可以具有在1美至40人之间的厚度。 [00 75] 第一导电层220和第二导电层320可以包括p型功函数控制层。例如，第一导电 层220和第二导电层320可以包括TiN层。可选地，第一导电层220和第二导电层320的 每个可以具有TaN层和TiN层的双层结构。
[0076]参照图5,在一些实施例中，填充第一沟槽230和第二沟槽330的掩模层132形成 在第一导电层22〇和第二导电层320上。掩模层132还可以可选地形成在层间绝缘层11〇 的上表面上。
[0077]在一些实施例中，掩模层132可以包括底部抗反射涂覆（BARC)层。此外，掩模层 132可以包括具有增强的间隙填充特性的材料从而有效地填充第一沟槽23〇和第二沟槽 330。
[0078]在一些实施例中，填充第一沟槽23〇和第二沟槽330的掩模层 132形成为与第一 导电层220和第二导电层320直接接触。
[0079] 光致抗蚀剂膜图案140能够形成在掩模层132上。光致抗蚀剂膜图案H0暴露形 成在第一导电层220上的掩模层132,但是覆盖形成在第二导电层320上的掩模层132。
[0080] 也就是说，在一些实施例中，光致抗蚀剂膜图案140暴露第一区域I但是覆盖第二 区域II。此外，光致抗蚀剂膜图案140交叠第二导电层 320但是不交叠第一导电层220。
[0081] 参照图6,填充第一沟槽23〇的掩模层132利用光致抗蚀剂膜图案140作为蚀刻工 艺14 5的掩模而除去。通过蚀刻工艺145,掩模图案13〇形成在第二导电层320上。掩模图 案130填充第二沟槽330,在一些实施例中，可以包括BARC图案。
[0082] 换句话说，形成在第一导电层220上的掩模层I32从第一区域I除去，从而形成掩 模图案13〇。第一导电层220被掩模图案13〇暴露。也就是说，第一导电层220被暴露，并 且第二导电层320被掩模图案130和光致抗蚀剂膜图案140覆盖。形成在第二导电层320 上的掩模图案130和光致抗蚀剂膜图案140构成堆叠层135以用作随后的工艺中的蚀刻掩 模。
[0083] 在一些实施例中，填充第一沟槽230的掩模层132可以通过干蚀刻除去。干蚀刻 可以通过例如反应离子刻蚀（RIE)进行。
[0084] 在用于形成掩模图案130的干蚀刻的示例中，填充第一沟槽230的掩模层132利 用包含氧的混合气体作为蚀刻气体蚀刻然后被除去。在一些实施例中，用作蚀刻气体的混 合气体除氧之外还可以包括氯。在一些实施例中，混合气体还可以包括氦。
[0085] 在一些实施例中，在用于干蚀刻的混合气体中，包括在混合气体中的氧的分数是 第一分数，包括在混合气体中的氯的分数是第二分数，包括在混合气体中的氦的分数是第 三分数。在根据本发明构思的制造半导体器件的方法中，包括在混合气体中的氯的第二分 数大于氧的第一分数。例如，在混合气体中，氯的第二分数与氧的第一分数的比率可以具有 在约1.1至7之间的值。
[0086] 在一些实施例中，在混合气体中，氦的第三分数可以大于氧的第一分数并大于氯 的第二分数。此外，在混合气体中，氦的量可以大于氧和氯的量的总和。
[0087] 在一些实施例中，当填充第一沟槽230的掩模层132通过RIE除去时，电势偏置可 以施加到基板1〇〇。例如，施加到基板1〇〇的偏置可以在10V至300V的范围内，但是本发 明构思的方面不限于此。此外，在RIE工艺中，用于产生等离子体的功率可以在例如50W至 600W的范围内，但是本发明构思的方面不限于此。
[0088] 作为用于形成掩模图案130的干蚀刻的另一个示例，填充第一沟槽230的掩模层 132利用包含氮和氢的混合气体作为蚀刻气体蚀刻然后被除去。
[0089] 参照图7,第一导电层220利用掩模图案130作为掩模而除去。在除去第一导电层 220之后,第一下导电层222被除去，从而暴露第一电介质层210。
[0090] 在一些实施例中，沿第一沟槽230的侧壁表面和底表面形成的第一导电层220和 第一下导电层222能够利用由掩模图案130和光致抗蚀剂膜图案140构成的堆叠层135作 为蚀刻掩模而除去。
[0091] 在一些实施例中，第一导电层220和第一下导电层222可以通过例如湿蚀刻除去。 用于湿蚀刻的蚀刻溶液可以包括例如过氧化氢（H 202)，但是本发明构思的方面不限于此。在 除去第一导电层220和第一下导电层222的过程中，湿蚀刻可以用于减少施加到要被暴露 的第一电介质层210的损伤的量。
[0092]在图7的示例实施例中，第一导电层220和第一下导电层222都被去除以暴露第 一电介质层210 ;然而，本发明构思的方面不限于此。也就是，如果第一导电层220具有由 TaN层和TiN层组成的双层结构，则包括在第一导电层220中的TiN层可以被除去而TaN层 可以不被除去。在这种情况下,第一电介质层210不被暴露并且第一下导电层222和包括 在第一导电层 220中的TaN层可以共形地形成在第一电介质层210上。
[0093]参照图8,形成在第二导电层320上的掩模图案130和光致抗蚀剂膜图案140被除 去。由掩模图案130和光致抗蚀剂膜图案140构成的堆叠层135被除去，从而暴露第二导 电层320。
[0094] 例如，在一些实施例中，掩模图案130和光致抗蚀剂膜图案140可以被灰化并利用 包括氢（H2)和氮（N2)的气体剥离。
[0095] 掩模图案130和光致抗蚀剂膜图案140被除去，从而导致如下的结构，其中第二电 介质层310、第二下导电层322和第二导电层320依次共形地形成在于第二区域II上形成 的层间绝缘层110的上表面上、在第二沟槽330的侧壁表面上以及在第二界面层315上。 [00 96]与其中第二下导电层322和第二导电层320保留在第二区域II上的区域II不同， 在区域I中，第一电介质层210共形地形成在层间绝缘层110的上表面上、在第一沟槽230 的侧壁表面上以及在第一界面层215上。
[0097] 参照图9,第一金属栅极225和227形成为填充第一沟槽230并且第二金属栅极 325和327形成为填充第二沟槽330。
[0098] 在一些实施例中，第一金属栅极225和227可以包括第一下金属栅极225和第一 上金属栅极227,第二金属栅极：325和327可以包括第二下金属栅极325和第二上金属栅极 327。
[00"]例如，在一些实施例中，下金属栅极层和上金属栅极层被顺序地形成以充分地填 充第一沟槽230和第二沟槽330,上金属栅极层、下金属栅极层、第一电介质层210、第二电 介质层310、第二下导电层3M和第二导电层 320被平坦化以暴露层间绝缘层110的上表 面。
[0100]在平坦化之后，下金属栅极层包括形成在第一沟槽230中的第一下金属栅极225 和形成在第二沟槽330中的第二下金属栅极325。此外，通过平坦化，上金属栅极层包括形 成在第一沟槽230中的第一上金属栅极227和形成在第二沟槽330中的第二上金属栅极 327。
[0101] 通过平坦化形成的第一下金属栅极22δ和第二下金属栅极325可以分别沿第一沟 槽230和第二沟槽330的侧壁表面和底表面共形地形成。
[0102]由于形成在第二区域II上的层间绝缘层110的上表面上的第二导电层320通过 平坦化除去，所以第二导电层图案321仅保留在第二沟槽330中。仅形成在第二沟槽330 中的保留的第二导电层图案321可以具有在例如1A至40A的范围内的厚度。
[0103]在一些实施例中，第一金属栅极225和227以及第二金属栅极325和327可以具 有例如以下中的至少之一：其中TiAl层、TiN层和A1层被顺序地堆叠的结构；其中TiN层、 TiAl层、TiN层和A1层被顺序地堆叠的结构；其中TiAl层、TiN层、Ti层和A1层被顺序地 堆叠的结构；以及其中TiN层、TiAl层、TiN层、Ti层和A1层被顺序地堆叠的结构。此外， 第一金属栅极225和227以及第二金属栅极325和327可以具有例如以下中的至少之一： 其中TiN层、TiAlC层、TiN层和W层被顺序地堆叠的结构；和其中TiN层、TiA1层、 TiN层 和W层被顺序地堆叠的结构。
[0104]因而，第一界面层215、第一栅极电介质层211和第一金属栅极225和227形成在 第一沟槽230中。另一方面，第二界面层315、第二栅极电介质层311、第二下导电膜图案 323、第二导电层图案321和第二金属栅极325和327形成在第二沟槽330中。
[0105]在根据本发明构思第一实施例的制造半导体器件的方法中，第一导电层220的除 去仅利用光致抗蚀剂膜图案140和掩模图案13〇进行。在第一导电层22〇的除去中不需要 额外的层。因此，根据本发明构思第一实施例的制造半导体器件的方法能够被简化并且加 工成本能够被减少。此外，由于在除去第一导电层 220时不提供额外的层，所以能够降低形 成在第一区域I和第二区域II上的导电层图案的厚度。
[0106]将参照图10至I3描述根据本发明构思第二实施例的制造半导体器件的方法。 [0107]图10至13示出用于说明根据本发明构思第二实施例的制造半导体器件的方法的 中间工艺步骤。为了方便说明，以下的描述将集中在本实施例和上述实施例之间的差异上。 [0 108]参照图10,第一虚设栅极217形成在基板100的第一区域〗上并且第二虚设栅极 317形成在基板100的第二区域II上。
[0109]与图1不同，第一界面层215和第一栅极电介质层211插设在第一虚设栅极 217 和基板100之间。此外，第二界面层315和第二栅极电介质层311插设在第二虚设栅极317 和基板100之间。
[0110]此外，第一下导电膜图案223可以插设在第一虚设栅极217和第一栅极电介质层 211之间，第二下导电膜图案323可以插设在第二虚设栅极317和第二栅极电介质层311之 间。 ~
[0111]在一些实施例中，第一虚设栅极217和第二虚设栅极317可以包括例如多晶Si (poly Si)、非晶硅（a-Si)和其组合中的一种。第一虚设栅极217和第二虚设栅极317的 每个可以执行与参照图3描述的覆盖层120相同的功能，但是本发明构思的方面不限于此。 [0112]具体地，界面层、电介质层、下导电层和覆盖层形成在基板100上在第一区域I和 弟一区域II上延伸。在形成虚设棚极层之后，进彳了热处理。在一些实施例中，界面层可以 包括利用例如化学氧化、UV氧化或双等离子体氧化形成的硅氧化物层。电介质层可以包括 例如高k电介质层。下导电层可以包括例如TiN层。
[0113]在进行热处理之后，界面层、电介质层、下导电层和覆盖层被图案化。通过图案化， 第一界面层215、第一栅极电介质层211、第一下导电膜图案223和第一虚设栅极217顺序 地形成在第一区域I上，第二界面层315、第二栅极电介质层 311、第二下导电膜图案323和 第二虚设栅极317顺序地形成在第二区域II上。
[0114]在根据本发明构思第二实施例的制造半导体器件的方法中，覆盖层被图案化，从 而形成第一虚设栅极217和第二虚设栅极317,但是本发明构思的方面不限于此。换句话 说，在执行热处理之后，覆盖层可以被除去并且虚设栅极层可以被另外地形成。虚设栅极层 可以被图案化，从而形成第一虚设栅极217和第二虚设栅极317。
[0115]参照图11，在一些实施例中，第一虚设栅极217和第二虚设栅极317被除去，从而 形成第一沟槽230和第二沟槽330。第一沟槽230暴露第一下导电膜图案223,第二沟槽 330暴露第二下导电膜图案323。
[0116]参照图I2,第一导电层22〇沿第一沟槽230的侧壁表面和底表面形成，第二导电层 320沿第二沟槽33〇的侧壁表面和底表面形成。
[0117]换句话说，第一导电层220形成在层间绝缘层11〇的上表面、第一沟槽230的侧壁 表面和第一栅极电介质层211的上表面上。此外，第二导电层32〇形成在层间绝缘层11〇 的上表面、第二沟槽330的侧壁表面和第二栅极电介质层31丨的上表面上。具体地，第一导 电层220形成在第一下导电膜图案223的上表面上，第二导电层320形成在第二下导电膜 图案323的上表面上。
[0118]此后，第一导电层220通过图5至8中描述的步骤除去。当第一导电层220被除 去时，第一下导电膜图案223也可以被除去。
[0119]参照图13,第一金属栅极225和227形成为填充第一沟槽230并且第二金属栅极 325和327形成为填充第二沟槽330,例如根据这里描述的方式。
[0120]在一些实施例中，第一界面层215和第一栅极电介质层211顺序地堆叠在第一区 域I上的第一沟槽230的底表面上。第一下金属栅极225沿第一沟槽230的侧壁表面和底 表面形成在第一栅极电介质层211上，第一上金属栅极227形成在第一下金属栅极225上。 [0 121]第二界面层315、第二栅极电介质层311和第二下导电膜图案323顺序地堆叠在第 二区域II上的第二沟槽330的底表面上。第二导电层图案321和第二下金属栅极325沿 第二沟槽 330的侧壁表面和底表面形成在第二下导电膜图案犯3上，并且第二上金属栅极 327形成在第二下金属栅极325上。
[0122]将参照图14至17描述根据本发明构思第三实施例的制造半导体器件的方法。 [0123]图14至17示出用于说明根据本发明构思第三实施例的制造半导体器件的方法的 中间工艺步骤。
[0124]参照图14,第一鳍型有源图案420和第二鳍型有源图案520形成在基板1〇〇上。 第一鳍型有源图案420形成在第一区域I上，第二鳍型有源图案520形成在第二区域Π 上。 [0125]在一些实施例中，第一鳍型有源图案42〇和第二鳍型有源图案520可以分别在第 二方向Y1和第四方向Y2上纵向地延伸。第一鳍型有源图案420和第二鳍型有源图案520 可以是基板100的部分并可以包括从基板100生长的外延层。隔离层150可以覆盖第一鳍 型有源图案420和第二鳍型有源图案520的侧表面。
[0126]在一些实施例中，第一鰭型有源图案42〇和第二鳍型有源图案52〇可以包括例如 元素半导体材料，诸如硅或锗。此外，第一鳍型有源图案42〇和第二鳍型有源图案520可以 包括化合物半导体，诸如IV-IV族化合物半导体或III-V族化合物半导体。具体地，第一鳍 型有源图案4 2〇和第二鳍型有源图案52〇可以包括IV-IV族化合物半导体，包括例如包含 两个或更多IV族兀素诸如碳（C)、娃（Si)、错（Ge)或锡（Sn)的二兀化合物或三元化合物， 或通过将IV族元素掺杂到二元或三元化合物中而制备的化合物。此外，第一鳍型有源图案 420和第二鰭型有源图案520可以包括III-V族化合物半导体，包括例如通过使铝 （A1)、镓 (Ga)和铟（In)中的至少一个ΙΠ 族元素与磷(P)、砷（As)和锑（Sb)中的至少一个V族元 素结合而制备的二元化合物、三元化合物或四元化合物。
[0127]参照图I5,利用第一硬掩模图案2404和第二硬掩模图案2 5〇4执行蚀刻，从而形成 在第一方向Π 上延伸同时交叉第一鳍型有源图案42〇的第三虚设栅极443以及交叉第二 鳍型有源图案520并在第三方向X2上延伸的第四虚设栅极543。
[0128] 第三虚设栅极电介质层441形成在第一鳍型有源图案420和第三虚设栅极443之 间，第四虚设栅极电介质层541形成在第二鳍型有源图案520和第四虚设栅极543之间。 [0129]在一些实施例中，第三虚设栅极电介质层441和第四虚设栅极电介质层541可以 包括例如硅氧化物（Si0 2)、硅氮氧化物（SiON)和其组合中的一种。第三虚设栅极443和第 四虚设栅极543可以包括例如硅（Si)，具体而言，例如多晶Si、非晶硅（a-Si)和其组合。 [0 130]在根据本发明构思第三实施例的制造半导体器件的方法中，形成第三虚设栅极电 介质层441和第四虚设栅极电介质层 541，但是本发明构思的方面不限于此。也就是，如在 根据第二实施例制造半导体器件的方法中一样，包括高k材料的界面层和第三及第四栅极 电介质层也可以形成在第二虚设棚极443和第四虚设棚极543下面。 t〇131]参照图15至17,第三虚设栅极443和第三虚设栅极电介质层441被除去，从而在 第一鳍型有源图案420上形成交叉第一鳍型有源图案420的第三沟槽423。此外，第四虚设 栅极543和第四虚设栅极电介质层541被除去，从而在第二鳍型有源图案520上形成交叉 第二鳍型有源图案520的第四沟槽523。
[0132] 具体地，第一间隔物4δ1和第二间隔物5δ1分别形成在第三虚设栅极443和第四 虚设栅极543的侧壁上。当形成第一间隔物451和第二间隔物551时，第一鳍型有源图案 420和第二鰭型有源图案5 2〇的部分被除去，从而分别形成凹陷，该部分不交叠第三虚设栅 极443和第四虚设栅极543。
[0133] 第一源/漏461和第二源/漏561分别形成在第三虚设栅极443和第四虚设栅极 543的相反两侧。
[0134] 形成覆盖第一源/漏461和第二源/漏561的层间绝缘层11〇。通过平坦化工艺， 第三虚设栅极443和第四虚设栅极543的上表面被暴露。
[0135] 第三虚设栅极443、第三虚设栅极电介质层441、第四虚设栅极543和第四虚设栅 极电介质层541被除去，从而在第一区域I中形成第三沟槽423以及在第二区域II中形成 第四沟槽523。
[0136] 在形成第三沟槽423和第四沟槽523之后的工艺步骤，如图17所示，与图3至9 所示的用于制造半导体器件的方法基本上相同，其详细说明将不进行或者将简要地进行。 [0137]第三界面层、第三栅极电介质层和第三金属栅极形成在第一区域I的第三沟槽 423中。此外，第四界面层、第四栅极电介质层、第四下导电层图案、第四导电膜图案和第四 金属栅极形成在第二区域Π 的第四沟槽523中。第三金属栅极填充第三沟槽423以围绕 第一鳍型有源图案420,第四金属栅极填充第四沟槽523以围绕第二鳍型有源图案520。
[0138] 图18是包括通过根据本发明构思某些实施例的半导体器件制造方法制造的半导 体器件的存储卡的方框图。
[0139] 参照图I8,包括根据本发明构思各个实施例的半导体器件的存储器1210可以被 应用到存储卡12〇〇。存储卡1 2〇〇可以包括控制主机123〇和存储器1210之间的数据交换的 存储器控制器1220。SRAM1221可以用作中央处理单元1222的运行存储器。主机接口 1223 可以包括用于交换数据的协议以允许主机1230存取存储卡1200。错误校验码1224可以用 于检测和校正从存储器1210读取的数据的错误。存储器接口 1225可以与存储器1210交 互。中央处理单元1222可以执行与存储器控制器1220的数据交换有关的整个控制操作。
[0140]图19是利用通过根据本发明构思某些实施例的半导体器件制造方法制造的半导 体器件的信息处理系统的方框图。
[0141]参照图19,在一些实施例中，信息处理系统1300可以包括存储系统1310,存储系 统1310包括根据本发明构思各个实施例的半导体器件。信息处理系统13〇〇可以包括存 储系统1310、调制解调器1320、中央处理单元1330、RAM1340和用户接口 1350,它们电连接 到系统总线1360。存储系统1310可以包括存储器U11和存储器控制器1312并可以具有 与图18所示的存储卡1200基本上相同的配置。由中央处理单元 133〇处理的数据或外部 施加的数据可以存储在存储系统1310中。信息处理系统1300可以应用于存储卡、固态盘 (SSD)、照相机图像传感器及其他各种芯片组。例如，存储系统131〇可以配置为采用SSD。 在这种情况下，信息处理系统1300可以以稳定可靠的方式处理大量的数据。
[0142]图20是包括通过根据本发明构思某些实施例的半导体器件制造方法制造的半导 体器件的电子系统的方框图。
[0143]参照图2〇,电子装置1400可以包括根据本发明构思各个实施例的半导体器件。电 子装置1400可以应用于无线通信装置(例如，个人数字助理（PDA)、笔记本计算机、便携式 计算机、上网本、无线电话和/或无线数字音乐播放器）或能够无线环境中发送和/或接收 信息的任何类型的电子装置。
[0144]电子装置1400可以包括控制器1410、输入/输出器件（1/0)1420、存储器1430和 无线接口 1440。这里，存储器1430可以包括根据本发明构思各个实施例的半导体器件。控 制器1410可以包括微处理器、数字信号处理器以及能够执行与这些部件相似的功能的处 理器。存储器1430可以用于存储由控制器1410处理的命令(或用户数据)。无线接口 M40 可以用于通过无线数据网络交换数据。无线接口 1440可以包括天线或有线/无线收发器。 例如，电子装置1400可以使用第三代通信系统协议，诸如CDMA、GSM、NADC、E-TDMA、WCDMA、 CDMA2000 等。
[0145]虽然已经参照其示范性实施例具体示出和描述了本发明构思，但是本领域普通技 术人员将理解，可以在其中进行形式和细节上的许多变化而不背离本发明构思的精神和范 围，本发明构思的范围由权利要求书限定。因此期望本发明的各实施例应在各个方面上被 认为是说明性的而不是限制性的，应参照权利要求书而不是之前的描述来指示范围。
[0146] 本申请要求于2013年6月I3日在韩国知识产权局提交的韩国专利申请 No. 1〇-2013-〇〇67851的优先权以及由其带来的所有权益，其内容通过引用整体结合于此。
【权利要求】
1. 一种制造半导体器件的方法，该方法包括： 在基板上形成层间绝缘层，所述层间绝缘层包括第一沟槽和第二沟槽； 沿所述第一沟槽的侧壁表面和底表面形成第一导电层以及沿所述第二沟槽的侧壁表 面和底表面形成第二导电层； 在所述第二导电层上形成掩模图案，所述掩模图案填充所述第二沟槽并包括底部抗反 射涂层（BARC);以及 利用所述掩模图案除去所述第一导电层。
2. 如权利要求1所述的方法，其中所述掩模图案的形成包括：在所述第一导电层和所 述第二导电层上形成填充所述第一沟槽和所述第二沟槽的掩模层，以及利用包括氧和氯的 混合气体除去填充所述第一沟槽的所述掩模层。
3. 如权利要求2所述的方法，其中所述掩模图案的形成包括通过反应离子刻蚀（RIE) 除去填充所述第一沟槽的所述掩模层。
4. 如权利要求2所述的方法，其中所述第一导电层和所述第二导电层直接接触所述掩 模层。
5. 如权利要求2所述的方法，其中所述掩模图案的形成包括：在所述掩模层上形成光 致抗蚀剂膜图案，所述光致抗蚀剂膜图案在所述第二导电层上而不在所述第一导电层上， 以及利用所述光致抗蚀剂膜图案除去填充所述第一沟槽的所述掩模层。
6. 如权利要求5所述的方法，其中所述第一导电层的除去包括：利用所述光致抗蚀剂 膜图案和所述掩模图案的堆叠去除沿所述第一沟槽的侧壁表面和底表面形成的所述第一 导电层。
7. 如权利要求1所述的方法，其中所述掩模图案的形成包括：在所述第一导电层和所 述第二导电层上形成填充所述第一沟槽和所述第二沟槽的掩模图案；以及利用包括氧和氯 的混合气体除去填充所述第一沟槽的所述掩模图案。
8. 如权利要求1所述的方法，其中所述第一沟槽形成在NMOS区域上，所述第二沟槽形 成在PMOS区域上。
9. 如权利要求8所述的方法，其中所述第一导电层和所述第二导电层包括TiN。
10. 如权利要求1所述的方法，其中所述第一导电层和所述第二导电层的形成包括：沿 所述层间绝缘层的上表面、所述第一沟槽的侧壁表面和底表面以及所述第二沟槽的侧壁表 面和底表面同时形成所述第一导电层和所述第二导电层。
11. 如权利要求1所述的方法，其中所述第一沟槽和所述第二沟槽的形成包括：在所述 基板上形成第一虚设栅极和第二虚设栅极，所述第一虚设栅极和所述第二虚设栅极分别形 成在所述基板的第一区域和第二区域上；在所述基板上形成覆盖所述第一虚设栅极和所述 第二虚设栅极的层间绝缘层；通过平坦化所述层间绝缘层暴露所述第一虚设栅极和所述第 二虚设栅极；以及除去所述第一虚设栅极和所述第二虚设栅极。
12. 如权利要求11所述的方法，其中第一栅极电介质层位于所述第一虚设栅极和所述 基板之间，第二栅极电介质层位于所述第二虚设栅极和所述基板之间。
13. 如权利要求12所述的方法，其中所述第一导电层的形成包括在所述层间绝缘层的 上表面、所述第一沟槽的侧壁表面和所述第一栅极电介质层的上表面上形成所述第一导电 层，所述第二导电层的形成包括在所述层间绝缘层的上表面、所述第二沟槽的侧壁表面和 所述第二栅极电介质层的上表面上形成所述第二导电层。
14. 如权利要求12所述的方法，其中在除去所述第一虚设栅极和所述第二虚设栅极之 后，还包括除去所述第一栅极电介质层和所述第二栅极电介质层，在形成所述第一导电层 和所述第二导电层之前，还包括在所述层间绝缘层的上表面、所述第一沟槽的侧壁表面和 底表面以及所述第二沟槽的侧壁表面和底表面上形成电介质层。
15. -种制造半导体器件的方法，该方法包括： 在基板上形成层间绝缘层，所述层间绝缘层包括第一沟槽和第二沟槽； 沿所述第一沟槽的侧壁表面和底表面形成第一导电层以及沿所述第二沟槽的侧壁表 面和底表面形成第二导电层； 在所述第一导电层和所述第二导电层上形成掩模层，所述掩模层填充所述第一沟槽和 所述第二沟槽； 在所述掩模层上形成光致抗蚀剂膜图案，所述光致抗蚀剂膜图案暴露形成在所述第一 导电层上的所述掩模层； 通过利用包括氧的混合气体蚀刻填充所述第一沟槽的所述掩模层而形成暴露所述第 一导电层的掩模图案； 利用所述光致抗蚀剂膜图案和所述掩模图案的堆叠作为去除掩模来选择性地除去所 述第一导电层； 在除去所述掩模图案和所述光致抗蚀剂膜图案之后形成填充所述第一沟槽的第一金 属栅极和填充所述第二沟槽的第二金属栅极。
16. 如权利要求15所述的方法，其中所述混合气体包括氯。
17. 如权利要求16所述的方法，其中包括在所述混合气体中的氧的分数是第一分数并 且包括在所述混合气体中的氯的分数是第二分数，其中所述第二分数大于所述第一分数。
18. 如权利要求16所述的方法，其中所述混合气体还包括氦。
19. 如权利要求18所述的方法，其中在所述混合气体中，氦的量大于氧和氯的量的总 和。
20. 如权利要求15所述的方法，其中所述掩模层是底部抗反射涂覆（BARC)层。
21. -种制造半导体器件的方法，该方法包括： 在基板上形成第一鳍型有源图案和第二鳍型有源图案； 在所述第一鳍型有源图案上形成交叉所述第一鳍型有源图案的第一沟槽以及在所述 第二鳍型有源图案上形成交叉所述第二鳍型有源图案的第二沟槽； 沿所述第一沟槽的侧壁表面和底表面形成第一 TiN层以及沿所述第二沟槽的侧壁表 面和底表面形成第二TiN层； 在所述第一导电层和所述第二导电层上形成底部抗反射涂覆（BARC)层，所述底部抗反 射涂覆层填充所述第一沟槽和所述第二沟槽； 在所述底部抗反射涂覆层上形成光致抗蚀剂膜图案，所述光致抗蚀剂膜图案暴露形成 在所述第一导电层上的掩模层； 通过利用包括氧的混合气体除去填充所述第一沟槽的底部抗反射涂覆层而形成底部 抗反射涂层图案，所述底部抗反射涂层图案暴露所述第一 TiN层； 利用所述光致抗蚀剂膜图案和所述底部抗反射涂层图案作为去除掩模来选择性地除 去所述第一 TiN层；以及 在除去所述底部抗反射涂层图案和所述光致抗蚀剂膜图案之后通过填充所述第一沟 槽形成围绕所述第一鳍型有源图案的第一金属栅极以及通过填充所述第二沟槽形成围绕 所述第二鳍型有源图案的第二金属栅极。
22. 如权利要求21所述的方法，其中所述底部抗反射涂覆层直接接触所述第一 TiN层 和所述第二TiN层。
23. 如权利要求21所述的方法，其中填充所述第一沟槽的所述底部抗反射涂覆层通过 利用包括氧和氯的混合气体作为反应气体的反应离子刻蚀（RIE)除去。
24. 如权利要求23所述的方法，其中在所述混合气体中，氯的量大于氧的量。
25. -种形成半导体器件的方法，包括： 在基板上的层间绝缘层中形成第一沟槽和第二沟槽； 沿所述第一沟槽的侧壁表面和底表面形成第一导电层以及沿所述第二沟槽的侧壁表 面和底表面形成第二导电层； 在所述第二导电层上以及在所述第一导电层上形成掩模图案，所述掩模图案填充所述 第一沟槽和所述第二沟槽，所述掩模图案与所述第一导电层直接接触，所述掩模层包括底 部抗反射涂覆（BARC)层； 利用包括氧的气体通过反应离子刻蚀除去填充所述第一沟槽的所述掩模层以形成掩 模图案；以及 利用所述掩模图案作为去除掩模来除去所述第一导电层。
26. 如权利要求25所述的方法，其中所述气体包括混合气体，其中所述混合气体还包 括氯。
27. 如权利要求26所述的方法，其中所述混合气体还包括氦。
28. 如权利要求26所述的方法，其中在所述混合气体中，氯的量大于氧的量。
29. 如权利要求25所述的方法，还包括：在所述基板和所述第一导电层之间设置第一 栅极电介质层以及在所述基板和所述第二导电层之间设置第二栅极电介质层。
30. 如权利要求29所述的方法，还包括：在所述第一沟槽的侧壁和所述第一导电层之 间设置第一栅极电介质层以及在所述第二沟槽的侧壁和所述第二导电层之间设置第二栅 极电介质层。
【文档编号】H01L21/441GK104241142SQ201410095174
【公开日】2014年12月24日 申请日期:2014年3月14日 优先权日:2013年6月13日
【发明者】金柱然, 李哲雄, 金泰善, 朴商德, 尹范濬, 河泰元 申请人:三星电子株式会社