受应力的场效晶体管的制造方法
【专利摘要】本发明提供一种受应力的场效晶体管的制造方法。该场效晶体管(40)包括硅衬底(44)，在该硅衬底上覆有栅极绝缘体(54)。栅极电极(62)覆于该栅极绝缘体上，并且确定信道区域(68)于该栅极电极的下方的该硅衬底中。具有第一厚度的第一硅锗区域(76)嵌入该硅衬底中，并接触该信道区域。具有第二厚度的第二硅锗区域(82)也嵌入该硅衬底中，该第二厚度大于该第一厚度，并且该第二硅锗区域与该信道区域分隔开。
【专利说明】受应力的场效晶体管的制造方法
[0001]本申请是申请号为200780040230.9，申请日为2007年9月24日，发明名称为“受应力的场效晶体管以及其制造方法”的中国专利申请的分案申请。
【技术领域】
[0002]本发明大体上涉及受应力的场效晶体管的制造方法，且更详言之，涉及嵌入的硅锗受应力的场效晶体管的制造方法。
【背景技术】
[0003]大多数现今集成电路(integrated circuit, IC)通过使用多个相互连接的场效晶体管(field effect transistor, FET)而实施,该场效晶体管也称为金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor, M0SFET),或者简称为 MOS晶体管。FET包含栅极电极作为控制电极、及分隔开的源极和漏极电极，该源极和漏极电极之间能流过电流。施加至该栅极电极的控制电压控制电流流过该源极和漏极电极之间的信道。
[0004]FET的增益，通常由互导(transconductance) (gm)所确定，与晶体管信道中的主要载流子的移动率(mobility)成比例。MOS晶体管的电流载送能力与互导乘以该信道的宽度除以该信道的长度(gmW/I)成比例。FET通常制造于具有(100)晶面方向(crystallographic surface orientat1n)的娃衬底上,其为娃技术上所现有。对于此方向与许多其它的方向，空穴(于P信道FET (PFET)中的主要载流子)的移动率，能通过对该信道施加压缩纵向应力而增加。压缩纵向应力能施加于该FET的信道，其通过嵌入扩张材料(如假晶(pseudomorphic) SiGe)于该娃衬底中在该晶体管信道的端部而达成(例如,见IEEE 电子装置文献(IEEE Electron Device Letters)第 25 卷，第 4 册,第 191 页,2004 年)。硅锗(SiGe)晶体的晶格常数大于硅晶体的晶格常数，所以嵌入的SiGe的存在导致硅基体(matrix)的变形，因而压缩(compress)该信道区域中的硅。虽然若干技术对嵌入SiGe为已知以提高于PFET中的主要载流子空穴的移动率，但是尚没有任何技术用嵌入的硅锗达到可能得到的增加移动率。
[0005]因此，希望提供一种场效晶体管具有提升的主要载流子信道移动率。另外，希望提供一种制造具有提升的空穴移动率的P信道场效晶体管的方法。此外，由接下来的详细说明与附加的申请专利范围，并结合所附的图式与前述【技术领域】及【背景技术】，本发明的其它所希望的特性与特征将变得清楚。
【发明内容】
[0006]本发明提供一种具有提升主要载流子移动率的受应力的场效晶体管。该受应力的场效晶体管包括娃衬底，在该娃衬底上覆有栅极绝缘体。栅极电极覆于该栅极绝缘体上，并且于该栅极电极下方的硅衬底中确定信道区域。具有第一厚度的第一硅锗区域嵌入于该硅衬底中，并接触该信道区域。具有大于该第一厚度的第二厚度的第二硅锗区域也嵌入该硅衬底中，并且与该信道区域分隔开。
[0007]本发明提供具有提升主要载流子移动率的受应力的场效晶体管的制造方法。该方法包括形成绝缘体上娃衬底(silicon on insulator substrate),该衬底包括位在娃衬底上的绝缘体层上的娃层。形成栅极电极覆于该娃层上。第一未掺杂娃锗层以外延方式嵌入该硅层中，并且对齐该栅极电极。第二杂质掺杂硅锗层以外延方式嵌入该硅层中，并与该栅极电极分隔开。
[0008]一种用于制造受应力的场效晶体管的方法，该受应力的场效晶体管包含单晶硅衬底，该方法包括下列步骤:沉积与图案化覆于该硅衬底上的多晶硅层，以形成栅极电极，该栅极电极确定位于该硅衬底中该栅极电极下方的信道区域；沉积第一层的间隔件形成材料覆于该栅极电极上；非等向性蚀刻该第一层以于该栅极电极上形成第一侧壁间隔件；使用该栅极电极与该侧壁间隔件作为蚀刻掩膜来蚀刻第一凹槽至该硅衬底中；在该第一凹槽中外延生长具有第一厚度的未掺杂的嵌入硅锗层且接触该信道区域；在该第一侧壁间隔件上形成第二侧壁间隔件；使用该栅极电极与该第二侧壁间隔件作为蚀刻掩膜来蚀刻第二凹槽至该硅衬底中；在该第二凹槽中外延生长具有第二厚度的原位掺杂的嵌入硅锗层且与该信道区域分隔开，该第二厚度大于该第一厚度；
[0009]移除该第一侧壁间隔件及该第二侧壁间隔件；在该栅极电极上形成第三侧壁间隔件；在该受应力的场效晶体管的表面上沉积硅化物形成金属；以及形成电性接触件至该栅极电极及至该第二嵌入硅锗层。
[0010]一种用于制造受应力的场效晶体管的方法，包括下列步骤:形成绝缘体上硅衬底，该衬底包括位于硅衬底上的绝缘体层上的硅层；形成栅极电极覆于该硅层上；在该栅极电极上形成第一侧壁间隔件；外延生长第一未掺杂娃锗层，该第一未掺杂娃锗层嵌入至该娃层中且对齐该栅极电极；在该第一侧壁间隔件上形成第二侧壁间隔件；通过等离子蚀刻入娃层和第一未掺杂娃锗层形成凹槽；外延生长原位杂质掺杂娃锗层，该原位杂质掺杂娃锗层嵌入至该硅层中且与该栅极电极分隔开；由该原位杂质掺杂硅锗层填满该凹槽；以及移除该第一侧壁间隔件及该第二侧壁间隔件。
【专利附图】
【附图说明】
[0011]上文结合随后的图式说明本发明，其中相似的组件符号表示相似的组件，以及其中
[0012]图1示意地显示根据本发明的一个实施例的场效晶体管的剖面图；
[0013]图2至图13示意地显示根据本发明的实施例的受应力的场效晶体管的制造方法步骤的剖面图；
[0014]图14至图18示意地显示根据本发明的另外的实施例的受应力的场效晶体管的制造方法步骤的剖面图；以及
[0015]图19至图22显示根据本发明的另一实施例的受应力的P信道场效晶体管的制造方法步骤的剖面图。
【具体实施方式】
[0016]以下详细说明仅为例示性质，并不欲限制本发明或本发明的应用和使用。另外，无意由任何在前面的【技术领域】、【背景技术】、
【发明内容】
或以下的实施方式中所提出的明示或暗示的理论来束缚本发明。
[0017]图1示意地显示根据本发明的一个实施例的场效晶体管(FET) 20 (特别是P信道FET(PFET))的剖面图。FET20包含硅衬底22，该硅衬底22具有栅极绝缘体23形成于该衬底表面。栅极电极24覆于该栅极绝缘体23上。该栅极电极确定在该衬底表面并位于该栅极电极下方的晶体管信道26的位置。较佳未掺杂硅锗(SiGe)的浅区域28被嵌入该硅衬底中且相当接近该晶体管信道的边缘。较佳原位(in situ)杂质掺杂SiGe的较深区域30被嵌入该硅衬底中于与该信道区域更分隔开的位置。该二个嵌入的SiGe区域共同给予单轴(uniaxial)压缩应力于该信道区域26，如箭头32所表示，该压缩应力提升于该信道中的主要载流子空穴的移动率。该浅的嵌入硅锗区域将的该应力引发材料(stressinducing material)定位于相当接近该信道区域,但因为此娃锗区域未被掺杂，因此没有硼掺杂物侵入延伸区的不利的影响，并因此降低装置短信道效能。该较深的嵌入硅锗区域有效地对信道区域施加应力；该杂质掺杂与该信道分隔开，并因此避免信道侵入(channelencroachment),以及该杂质掺杂用来形成该晶体管的源极34与漏极36。使用选择性生长外延SiGe (其于原位掺杂有硼,举例而言,通过添加如二硼烧(diborane)的杂质掺杂气体至外延生长反应物中)省去离子植入步骤。该于原位杂质掺杂省去制造方法步骤，但是应变保留于原位掺杂的更重要的优点。应变SiGe区域的离子植入具有导致于SiGe区域中应变的松弛的不利的影响。于该嵌入区域中应变的松弛劣化由该嵌入的应变引发区域所达成的移动率提升。由于该源极与漏极区域的于原位掺杂，因此免除了对这些区域进行离子植入的需要，并且保留了与这些嵌入区域相关的应变。按照本发明的实施例，于PFET的信道中的载流子的移动率是由浅的紧邻未掺杂SiGe区域与由较深的原位掺杂SiGe区域的结合效果而提升，该浅的紧邻未掺杂SiGe区域定位成相当对齐该栅极电极，而该较深的原位掺杂SiGe区域是由源极/漏极离子植入而松弛。如下更完全说明，PFET20能形成于块体(bulk)娃区域中、在绝缘体上覆薄娃层(thin siliconlayer on insulator, SOI)中、或者于支撑该SOI的该衬底中。
[0018]图2至图13示意地显示根据本发明的实施例的受应力的P信道场效晶体管40的制造方法步骤的剖面图。制造场效晶体管的各种步骤众所周知，因此为了简洁的目的，许多现有步骤于此仅会简单论述或将其全部省略而不提供众所周知的制造方法细节。PFET40能为集成电路的一部分，该集成电路包括大量的PFET以及N信道FET (NFET)，虽然于此例示的实施例中仅显示了单一场效晶体管。其它用于该集成电路中的晶体管能包含受应力以及未受应力的晶体管。
[0019]如图2中所示，根据本发明的实施例的受应力的FET40的制造从提供半导体衬底42开始。该半导体衬底较佳为单晶硅衬底，其中此处所使用的用语“硅衬底”包含典型使用于半导体工业的相当纯的硅材料。硅衬底42可能为块体硅晶圆、或者如此所显示的(但不限于此)为SOI晶圆，该SOI晶圆包含于绝缘层46上的薄硅层44，该绝缘层46依序由硅载体晶圆48所支撑。较佳该硅晶圆具有(100)或(110)方向。该薄层44的厚度视被实施的集成电路的类型而定，举例而言，该厚度可为大约50至120纳米(nm)。该薄硅层44的显示部分50掺杂有N型杂质掺杂物。该部分50能被掺杂至适当的导电率(conductivity)，例如，通过离子植入。形成浅沟槽隔离(ShallowTrench Isolat1n, STI) 52以使个别装置彼此电性隔离。如众所周知，能使用许多制造方法以形成STI52，所以这些制造方法于此不须详加论述。一般而言，STI包含浅沟槽，该浅沟槽被蚀刻至该半导体衬底的表面中，并且该浅沟槽随后被填入有绝缘材料。该STI52较佳延伸穿过该薄硅层的厚度至下方的绝缘体46。在该沟槽被填入有绝缘材料后，该表面通常用例如化学机械平坦化(Chemical MechanicalPlanarizat1n, CMP)制造方法而平坦化。
[0020]该方法继续如图3中所显示，根据本发明的一实施例，形成栅极绝缘体54在硅层44的表面56。栅极绝缘体54可能为氧化硅、高介电常数绝缘材料、或类似物，并且能具有例如大约I至5nm的厚度，虽然某些装置将需要较薄或较厚的栅极绝缘体与/或由相同或不同的材料的多层形成的栅极绝缘体。较佳栅极绝缘体54是由硅层44的热氧化作用而形成的二氧化娃。或者,栅极绝缘体54可能由化学气相沉积(Chemical Vapor Deposit1n,CVD)或化学气相沉积的变化的其中一者例如低压化学气相沉积(Low Pressure ChemicalVapor Deposit1n, LPCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposit1n, PECVD)、或类似者所形成。该栅极绝缘体层形成后，接着沉积栅极电极形成材料层58与盖层(capping layer)60。较佳该栅极电极形成材料是未掺杂的多晶娃,其是由CVD沉积至大约100纳米的厚度，而该盖层是由LPCVD沉积的氮化硅至大约30纳米的厚度。能例如通过硅烷(SiH4)的还原而沉积该多晶硅，以及能例如通过二氯硅烷(SiH2Cl2)与氨的反应而沉积该氮化硅。
[0021]该方法继续由图案化栅极电极形成材料层58与盖层60而形成栅极电极62，如图4中所显示。此二层能使用现有的光学微影与蚀刻技术而图案化和蚀刻。例如，能通过使用Cl或HBr/02化学作用的等离子体蚀刻而蚀刻该多晶硅层，以及能使用CHF3XF4或SF6化学作用而等离子体蚀刻该氮化硅。该栅极电极62的侧壁64与该薄硅层44的暴露表面被热氧化以生长薄二氧化硅层66。该薄二氧化硅层能为3至4纳米厚，并用以保护在该栅极电极62的基底的薄栅极氧化物的边缘并分隔该多晶硅与随后步骤中待沉积的各层。栅极电极62确定该FET的信道区域68为在该栅极电极下方的该薄硅层44的一部分。
[0022]依据本发明的一个实施例的方法继续如图5所示，在该栅极电极62的侧壁64上形成可弃式(disposable)侧壁间隔件。通过沉积譬如氮化硅层的侧壁形成材料层70而在栅极电极62上形成侧壁间隔件。能通过LPCVD沉积例如大约8至18纳米厚度的氮化硅，沉积在剩余部分的盖层60与薄二氧化硅层66上。
[0023]可弃式侧壁间隔件72的形成如图6所显示，其通过反应性离子蚀刻(RIE)的非等向性蚀刻层70而形成。该RIE留下具有大约7至15纳米厚度的侧壁间隔件72于该栅极电极62的侧上。该侧壁间隔件、盖层60与STI52用作为蚀刻掩膜，以及凹槽74被蚀刻入该薄硅层44的表面中。这些凹槽通过使用HBr/02与Cl化学作用的等离子体蚀刻而蚀刻至大约40纳米的深度。这些凹槽被蚀刻于将要成为该场效晶体管的源极与漏极区域中。这些凹槽自行对齐该栅极电极，并相当接近该信道区域68的端部。该集成电路的其它未打算形成凹槽的部分能通过图案化的光阻层(未图标)而在所述离子体蚀刻期间被掩膜。
[0024]这些凹槽74被填入有未掺杂的应力引发材料层76，如图7中所示。该应力引发材料能为任何假晶(pseudomorphic)材料，其具有与硅的晶格常数不同的晶格常数，并能够生长于该硅层上。该二种并置(juxtaposed)材料于晶格常数的差异于主体(host)材料中产生应力。举例而言，该应力引发材料可能为单晶硅锗(SiGe)，其具有大约10至35原子百分比的锗，且较佳为大约20至35原子百分比的锗。较佳该应力引发材料通过选择性生长制造方法而外延生长至足够填满这些凹槽的厚度。以选择性方式外延成长这些材料在硅主体上的方法为众所周知，并不需要于此论述。SiGe较硅具有较大的晶格常数，并且压缩纵向应力(compressive longitudinal stress)施加到晶体管信道。该压缩纵向应力增加于信道中的空穴的移动率，并因此改进P信道场效晶体管的效能。
[0025]第二层可弃式侧壁间隔件材料(未显示)，譬如氮化硅层，全面性沉积(blanketdeposited)覆于该栅极电极结构和先前生长的娃锗区域76上。该第二层被非等向性蚀刻以形成第二可弃式侧壁间隔件78覆于侧壁间隔件72上，如图8所示。侧壁间隔件72加上侧壁间隔件78的结合厚度较佳是大约23至30纳米。第二凹槽80被等离子体蚀刻入该薄硅层44与SiGe区域76中，使用该盖层60、侧壁间隔件78与STI52作为蚀刻掩膜。如前面所述，该集成电路的其它未打算形成凹槽的部分于等离子体蚀刻期间能通过图案化的光阻层(未显示)而被掩膜。所述离子体蚀刻持续进行直到该凹槽具有至少大约80至100纳米的深度为止，但是在该凹槽延伸完全穿透该薄硅层44的厚度到达下方的绝缘体层46之前即终止。硅层44的至少一薄部分保持于该凹槽80的底部。该薄剩余部份将作为核心层(nucleating layer),用于后续的应力引发材料的生长,如下文说明。凹槽80因此自行对齐栅极电极60和信道区域68,但与该栅极电极60和信道区域68分隔开。
[0026]如图9所显示，依据本发明的实施例，凹槽80被填满有应力引发材料82。如同应力引发材料76，应力引发材料82能为任何假晶材料，其具有不同于硅的晶格常数的晶格常数，并能生长于该硅层上。较佳该应力弓I发材料相同于应力弓I发材料76，并且以与应力引发材料76相同的生长方式生长。举例而言，应力引发材料82可为单晶硅锗(SiGe)，其具有大约10至35原子百分比的锗，且较佳为大约20至35原子百分比的锗。该SiGe能生长成至少填满凹槽80的足够厚度，并且较佳地用硼进行杂质掺杂至大约I X 120至3X 102°cm_3的掺杂浓度范围。
[0027]在SiGe材料82选择性生长后，侧壁间隔件72、78与盖层60脱离该装置，如图10中所显示。使用栅极电极62与STI52作为离子植入掩膜，硼离子被植入于薄硅层44、SiGe区域76与SiGe区域82的暴露部分中以形成源极与漏极延伸区与环状植入物(HALOimplant)84。该植入物形成浅的杂质掺杂区域接近该娃与娃锗区域的表面。该集成电路的未被植入有硼离子的部分(譬如IC的NFET部分)能用图案化的光阻层(未显示)掩膜。
[0028]如图11所示，另外的氮化硅层或其它侧壁间隔件形成介电材料(未显示)全面性沉积于栅极电极62及STI52、薄硅层与SiGe外延区域的表面之上。该另外的侧壁间隔件形成材料层被非等向性蚀刻，举例而言，通过反应性离子蚀刻，以在栅极电极62的侧壁66上形成持久性(permanent)侧壁间隔件86。该持久性侧壁间隔件和STI52能用作为离子植入掩膜以植入额外的P型杂质掺杂物离子于SiGe区域82中。再次地，该IC的所述未接收任何额外的P型杂质离子的部分能由图案化的光阻层所掩膜。接着该额外的离子植入，若使用此种植入物，则该装置受到热退火，较佳为快速热退火(Rapid Thermal Anneal7RTA)。该RTA活化任何已进行的离子植入，并且导致掺杂物杂质从原位掺杂SiGe区域82扩散出以形成源极区域90和漏极区域92。
[0029]也能使用侧壁间隔件86以形成自行对齐的硅化物区域，该硅化物区域接触该源极区域、漏极区域、与栅极电极，作为第一步骤提供电性接触至各种装置区域。如图12所显示，硅化物形成金属层94，如钴、镍、钛或类似者的层，被沉积于图11的装置结构的表面之上。加热该硅化物形成金属层以使该金属与下方的硅或硅锗反应，以分别形成金属硅化物电性接触件96、97、98至该源极区域、漏极区域与栅极电极，如图13所显示。未与硅或硅锗接触的金属，譬如位于STI52上或侧壁间隔件86上的金属，不起反应，并且随后能通过在H2O2M2SO4或HN03/HC1溶液中清洗而予以去除。
[0030]于前面说明中在蚀刻凹槽80与生长深的杂质掺杂SiGe区域之前，先蚀刻凹槽74以及生长浅的嵌入SiGe区域76。如于图14至图18中剖面图所显示，依据本发明的另一实施例，这些方法步骤的顺序能够颠倒。依照本发明的此实施例，制造PFET140的方法开始于如图2至图4所显示的相同方式。如图14所示，譬如氮化硅层的侧壁间隔件形成材料层170沉积于图4的结构上。该氮化硅层应具有大约20至30纳米的厚度。
[0031]如图15所显示，层170被非等向性蚀刻以于该栅极电极62的边缘上形成侧壁间隔件172。该侧壁间隔件172与STI52与盖层60 —起用来形成蚀刻掩膜，并且凹槽174被等离子体蚀刻入薄硅层44的表面中。凹槽174能具有至少80至100纳米的深度，但是在该凹槽延伸整个穿过该薄硅层44的厚度到达下方的绝缘体层46之前被终止。硅层44的至少一薄部分保持于该凹槽的底部。凹槽174因此自行对齐栅极电极62与信道区域68，但该栅极电极62与信道区域68由一厚度分隔开，该厚度取决于侧壁间隔件172的宽度。
[0032]通过选择性生长譬如SiGe层176的嵌入的应力引发材料外延层而填满凹槽174，如图16所显示。较佳该SiGe包括大约10至35原子百分比的锗，且更佳包括大约20至35原子百分比的锗。同样情况，该SiGe较佳用硼进行原位杂质掺杂至大约I X 120至3X 102°cm_3的浓度。层176可于外延生长该SiGe期间通过加入例如二硼烧于反应物流(reactantflow)而于原位被掺杂。
[0033]接着SiGe层176的选择性外延生长，侧壁间隔件172被移除，而具有厚度少于该侧壁间隔件172的厚度的新侧壁间隔件178形成于栅极电极62的侧壁上。侧壁间隔件178以与前面所述的侧壁间隔件72相同的方式形成。侧壁间隔件178能以氮化硅或其它介电材料形成，并且较佳具有大约7至15nm的厚度。侧壁间隔件178、盖层60与STI52被用来作为蚀刻掩膜，并且浅凹槽180被等离子体蚀刻入SiGe层176的表面中，如图17所示。凹槽180较佳具有大约40nm的深度。
[0034]通过选择性生长譬如SiGe层182的嵌入的未掺杂应力引发材料外延层而填满凹槽180，如图18所显示。较佳该SiGe包括大约10至35原子百分比的锗，且更佳包括大约20至35原子百分比的锗。该未掺杂的SiGe自行对齐该栅极电极，以及相当接近该信道68的端部。PFET140的进一步制造方法以如图10至图13所示相同方式进行。
[0035]图19至图22显示根据本发明的另一实施例的受应力的PFET240的制造方法步骤的剖面图。根据本发明的此实施例，受应力的PFET240制造于绝缘体上硅(SilicononInsulator, SOI)半导体衬底的支撑衬底中。PFET240的制造方法开始于提供半导体衬底242。如图19所显示，半导体衬底242包括覆于绝缘体层246上的薄硅层244，该绝缘体层246依序覆于单晶硅衬底248上。硅层244与硅衬底248能为(100)或(110)结晶方向的其中一者，但较佳该娃层244为(100)结晶方向而该娃衬底248为(110)结晶方向。空穴移动率于娃的(110)方向中较于娃的(100)方向中为大,而电子移动率相反,其在娃的(100)方向要大于硅的(110)方向。浅沟槽隔离区域252是形成于该薄硅层中，并且较佳延伸穿过该层244的厚度至该绝缘体246。该STI能以如上述图2中所述的相同方式形成。
[0036]如图20所显示，凹槽254被蚀刻穿过该STI区域的其中一者并穿过绝缘体层246，以暴露硅衬底248的一部分256。图案化的光阻层(未显示)能用作为蚀刻掩膜以确定该蚀刻区域。虽然受应力的PEFT能依据显示于上述图2至图13或图14至图18中类似方法制造于暴露部分256中，但是较佳为选择地生成长外延硅层258填满凹槽254，如图21中所显示。可通过熟悉此项技艺者所熟知的技术，使用暴露部分256以令具有与硅衬底248相同的结晶方向的单晶生长作为核心而选择性地生长硅层258。用外延硅填满该凹槽254提供大体上平坦表面260，用于随后在外延硅与于剩余的硅层244 二者中制造晶体管。硅层258有效地变成该硅衬底248的延伸区，具有相同的结晶方向，并且较佳是(110)结晶硅方向。具有(110)衬底或衬底延伸区允许制造其为混合定向晶体管(HybridOrientat1nTransistor, HOT)的PFET。HOT装置具有对于(110)衬底上可用的PFET提升空穴移动率的优点，而NFET被制造于具有(100)结晶方向的薄硅层中，其中电子具有相当高移动率。
[0037]如图22所显示，依据本发明的实施例，P信道H0T290制造于硅层258中。H0T290能依据显示于图2至图13中的方法或依据显示于图14至图18中的方法制造。H0T290包括有栅极绝缘体层294、形成于该栅极绝缘体上的栅极电极296、在栅极电极296下方的信道区域297、生长于凹槽300中的第一嵌入的未掺杂外延娃锗层298、及形成在第二凹槽304中的第二杂质掺杂的嵌入外延硅锗层302。此外，依据本发明的另一实施例，受应力的PFET292能依据图2至图13所显示的方法或者依据图14至图18所显示的方法制造于薄硅层244中。此外，虽然未予显示，其它的PFET与NFET (其受应力或非受应力的其中任一情况)，如必要时能制造于薄硅层244中以实施所希望的集成电路功能。
[0038]虽然于上述详细说明中已提出了至少一个例示实施例，但是应了解到存在着大量的变化。也应该明白该例示实施例或者所述例示实施例仅为例子，并不欲限制本发明的范畴、可应用性与组构于任何方式。更确切地说，该前述的详细说明将提供熟悉此项技术者实施该例示实施例或所述例示实施例的便利的指引。应该了解在组件的功能和配置上能够作各种改变而不会偏离本发明的范畴，如提出于权利要求书与其合法的等效者。
【权利要求】
1.一种用于制造受应力的场效晶体管(40)的方法，该受应力的场效晶体管包含单晶硅衬底(44)，该方法包括下列步骤: 沉积与图案化覆于该硅衬底上的多晶硅层(58)，以形成栅极电极(62)，该栅极电极确定位于该硅衬底中该栅极电极下方的信道区域(68)； 沉积第一层的间隔件形成材料(70)覆于该栅极电极上； 非等向性蚀刻该第一层以于该栅极电极上形成第一侧壁间隔件(72)； 使用该栅极电极与该侧壁间隔件作为蚀刻掩膜来蚀刻第一凹槽(74)至该硅衬底中； 在该第一凹槽中外延生长具有第一厚度的未掺杂的嵌入硅锗层(76)且接触该信道区域； 在该第一侧壁间隔件上形成第二侧壁间隔件(78)； 使用该栅极电极与该第二侧壁间隔件作为蚀刻掩膜来蚀刻第二凹槽(80)至该硅衬底中； 在该第二凹槽中外延生长具有第二厚度的原位掺杂的嵌入硅锗层(82)且与该信道区域分隔开，该第二厚度大于该第一厚度； 移除该第一侧壁间隔件(72)及该第二侧壁间隔件(78)； 在该栅极电极上形成第三侧壁间隔件(86)； 在该受应力的场效晶体管的表面上沉积硅化物形成金属(94);以及 形成电性接触件(96、97、98)至该栅极电极及至该第二嵌入硅锗层。
2.一种用于制造受应力的场效晶体管(40)的方法，包括下列步骤: 形成绝缘体上硅衬底(42)，该衬底包括位于硅衬底(48)上的绝缘体层(46)上的硅层(44)； 形成栅极电极(62)覆于该硅层上； 在该栅极电极上形成第一侧壁间隔件(72)； 外延生长第一未掺杂娃锗层(76),该第一未掺杂娃锗层嵌入至该娃层中且对齐该栅极电极； 在该第一侧壁间隔件上形成第二侧壁间隔件(78)； 通过等离子蚀刻入硅层(44)和第一未掺杂硅锗层(76)形成凹槽(80)； 外延生长原位杂质掺杂硅锗层(82)，该原位杂质掺杂硅锗层嵌入至该硅层中且与该栅极电极分隔开； 由该原位杂质掺杂硅锗层(82)填满该凹槽(80);以及 移除该第一侧壁间隔件及该第二侧壁间隔件。
【文档编号】H01L21/336GK104051276SQ201410298755
【公开日】2014年9月17日 申请日期:2007年9月24日 优先权日:2006年9月28日
【发明者】A·M·魏特, S·卢宁 申请人:格罗方德半导体公司