高电压接面场效晶体管结构的制作方法
【专利摘要】一JFET结构包括具有一第一端子的一第一JFET及与所述第一JFET相邻的一第二JFET。两个JFET共享所述第一端子，且所述第一端子在每一JFET的闸极之间。所述JFET亦提供至少一调谐旋钮以调整夹止电压，且提供一调谐旋钮以调整所述JFET结构的崩溃电压。此外，所述JFET具有作为另一调谐旋钮的一内埋层以调整所述JFET结构的所述夹止电压。
【专利说明】高电压接面场效晶体管结构
【技术领域】
[0001]本发明大体上系关于高电压JFET (接面场效晶体管)结构，且更特定的说，是关于嵌入于CMOS电路中的可调谐JFET结构。
【背景技术】
[0002]对于切换模式电源供应器(下文中称作SMPS)或切换器而言，其为并有切换调节器以有效地转换电功率且通常用以有效地提供经调节的输出电压的电子电源供应器。起动电路通常包括于SMPS中，且用以在转换器开始操作时关闭电力。起动电路之要求为在低泄漏的情况下保持电力关断。
[0003]与藉由利用电阻器或空乏型MOS作为电力控制之传统方式相比较，采用高电压JFET (接面场效晶体管)来提供高夹止电压及低泄漏。在操作期间，因为对JFET之PN接面加反向偏压，所以源极与汲极之间的通道经挤压以由于增加之空乏区而断开。因此，无载流子可在JFET中流动。[0004]按照惯例，外部JFET用于起动电路。遗憾地，在竞争性芯片大小竞赛变得对芯片设计者愈来愈重要时，保留特定区域以将外部JFET建置于有限作用区上将为奢侈的。对外部JFET之另一挑战为随着CMOS技术的应用增加，建构外部JFET之程序可能不同于CMOS。因此，需要用于分配之额外程序以将JFET建置于CMOS电路中，对于制造者而言，此通常可增加成本及时间。
[0005]因此，不需要引入不同制程的情况下提供用于CMOS装置起动电路之嵌入式JFET。亦需要能够提供夹止电压可调谐JFET以便增加CMOS装置之应用。
【发明内容】
[0006]本发明之目标为提供一种可调谐JFET结构，所述JFET结构可用于一 CMOS装置之一起动电路中。所述JFET结构具有一第一调谐旋钮以调整所述JFET结构之夹止电压。所述JFET结构亦具有一第二调谐旋钮以调整所述夹止电压。其中第二调谐旋钮位于第一调谐旋钮下方接近基板处。
[0007]根据本发明之一实施例包括一种JFET结构。所述JFET结构包括具有一第一端子之一第一 JFET及与所述第一 JFET相邻之一第二 JFET。两个JFET共享所述第一端子，且所述第一端子在每一 JFET的闸极区之间。
[0008]另一实施例为一种具有复数个夹止信道之JFET结构。所述结构包括具有一第一导电型之一基板及具有一第一端子之一第一 JFET。所述结构进一步包括在所述基板中/上之一第二 JFET，其中所述第一 JFET具有一第一端子且与所述第二 JFET共享，且所述第一端子在所述第一 JFET与所述第二 JFET之间。此外，所述JFET具有具一第二导电型之一内埋层，所述内埋层在所述基板中且在所述第一 JFET及所述第二 JFET之下。
[0009]另一实施例为一种制造一 JFET结构之方法。所述方法包括提供具有一第一导电型之一基板。所述方法亦包括在所述基板中形成一第一 JFET及一第二 JFET，其中所述第一 JFET与所述第二 JFET共享一第一端子，且所述第一端子在每一 JFET之闸极区之间。此外，所述方法包括在所述第一 JFET及所述第二 JFET之下形成具有第二导电型之一内埋层。
【专利附图】
【附图说明】
[0010]图1说明JFET结构之有效电路。
[0011]图2描绘JFET结构之半导体结构。
[0012]图3描绘根据施加反向偏压于一实施例之JFET结构之半导体结构。
[0013]图4描绘根据一实施例之JFET结构之半导体结构。
[0014]图5描绘根据一实施例之JFET结构之半导体结构。
[0015]图6描绘根据一实施例之JFET结构之半导体结构。
[0016]图7描绘施加反向偏压于一实施例之JFET结构之半导体结构。
[0017]图8A至图8B描绘两个不同实施例之1-V曲线比较。
[0018]图9描绘根据一实施例之JFET结构之半导体结构。
[0019]图10描绘根据一实施例之JFET结构之半导体结构。
[0020]图11为说明一实施例之第二隔离区的崩溃电压与宽度之间的关系之图式。
[0021]主要元件符號说明:
[0022]10 JFET 结构
[0023]100 第一 JFET
[0024]101 闸极
[0025]102端子/汲极/第二掺杂区
[0026]103共同端子/共享端子/共同源极/第一端子
[0027]105第二隔离区
[0028]200 第二 JFET
[0029]201 闸极
[0030]202端子/汲极
[0031]203共同端子/共享端子/共同源极
[0032]205第二隔离区
[0033]300 基板
[0034]310 第一井
[0035]315经掺杂内埋层
[0036]1011第一本体区
[0037]1012 闸极层
[0038]2011第二本体区
[0039]2012 闸极层
[0040]SI 距离
[0041]S2 距离
[0042]S3 距离
[0043]S4 距离
[0044]wl 宽度[0045]w2 宽度
[0046]401-403 第二井
[0047]501-503 空乏区
【具体实施方式】
[0048]将根据所附图式来描述本发明。
[0049]在下文中参看随附图式更全面地描述本发明之实施例，随附图式形成实施例之部分且藉由说明而展示可实践本发明的特定例示性实施例。然而，本发明可以许多不同形式体现且不应被解释为限于本文中所阐述之实施例；实情为，提供此等实施例以使得本发明将为透彻且完整的，且将会将本发明之范畴完全地传达给熟习此项技术者。如本文中所使用，术语「或」或符号「/」为包括性「或」运算符，且等效于术语「及/或」，除非上下文另外清楚地指示。另外，遍及说明书，「一」及「所述」之含义包括复数引用。术语「耦接」暗示组件可直接连接在一起或可经由一或多个介入组件而耦接。
[0050]以下描述说明用于提供集成电路之电力关闭功能的实施例。每一实施例拥有经组态以具有高夹止电压连同低漏电流之特征。
[0051]图1为根据本发明之实施例之示意图。JFET结构10具有第一 JFET 100及第二JFET 200。每一 JFET具有闸极(101或201)及至少两个端子(例如，第一 JFET之102及103)。两个JFET部分重迭以共享端子(103或203)。JFET 100/200可为η信道抑或p信道JFET。对于η通道实施例，共同端子103/203为源极(共同源极组态)。对于ρ通道实施例，共同端子103/203 为汲极(共同汲极组态)。
[0052]图2说明如图1中所展示之JFET(接面场效晶体管)结构10的半导体结构。每一 JFET(100或200)之构造可与本图式中所描绘之构造相同，但不应被看作本发明中之限制。首先，提供具有第一导电型之基板300以收容JFET结构10。应注意，在说明书及申请专利范围中对比「第二导电型」使用「第一导电型」之目的在于区分每一实施例中之相反类型掺杂剂(η型抑或ρ型)。熟习此项技术者亦应了解，「第一导电型」或「第二导电型」不限于η或ρ。举例而言,若实施例中之第一导电型为η型(或供体)，则在彼实施例中,第二导电型为P型(或受体)。
[0053]JFET结构10可进一步具有形成于基板300中之具有第二导电型的第一井310。第一井310之形成可藉由离子植入及/或扩散程序(例如，井驱入)进行。在本实施例中，第一 JFET及第二 JFET皆为η通道JFET，且沿着X方向侧向地布置于第一井310中。因此，共享之端子103/203为每一 JFET之源极，且102及202分别为第一 JFET及第二 JFET之汲极。本发明中之另一特殊特征为共同源极103/203安置于每一 JFET之闸极101/201之间。汲极102/202可为具有高于第一井310之浓度的具有第二导电型之掺杂区。闸极101/201包含一第一导电型之本体区1011/2011。如图3所示,一旦将反向偏压(reversebias)施加于闸极101或201上，位于汲极102/202与源极区103/203之间的空乏区501与502将会加大，同样地，对于位在第一井310与基板300之间的空乏区503也会产生同样的效果。当反向偏压逐渐提升时，各空乏区将逐步扩大并实质上沿着X方向、y方向或其向量组合方向挤压电流信道，最终将阻断电子流由源极103/203到汲极102/202的通道形成夹止。。
[0054]在某些实施例中，可以如图4所示，分别在共同源极103/203与汲极102/202的周围形成一第二井401-403，其中所述的第二井与其所分别包围的端子具有相同的导电型，藉由第二井401-403的形成，可以进一步降低阻值。第二井401-403不一定需要同时存在于所述的实施例中，可以各种排列组合的方式搭配使用者的需要来加以设计。
[0055]图5说明本发明之另一实施例。共享之端子103/203与闸极101/201及本体区1011/2011分离。在本实施例中，共享之端子藉由第一井310围绕，所述端子分别具有距第一本体区1011之距离SI及距第二本体区2011之距离S2。距离SI或S2经设计以提供调谐旋钮以使得JFET夹止电压可调整。随着SI抑或S2之值增加，JFET结构10之夹止电压增加。
[0056]SI及S2之值可藉由仅修改用于图案化端子102、103、202及203之屏蔽来加以控制。不必产生另一光罩以得到调谐旋钮。在一实施例中，SI经设计以等于S2。借助于调谐旋钮，藉由调整SI或S2调谐夹止电压之可行性将更大设计空间提供给电路设计者。共同端子103/203与本体区1011/2011之间的空间/间隙亦可具有插入于其间的第一隔离区(此处未展示)。在图5中，以第一 JFET 100为例，在第一 JFET 100的闸极101进一步包含在第一井310上之闸极层1012及第一井中之本体区1011组成。第一井310具有第一导电型，且本体区1011掺杂有第二导电型。本体区1011耦接至闸极层1012，第一 JFET 100也有一第一端子103与一具有第一导电型的第二掺杂区位于第一井310中。而在端子102与闸极101之间具有一第二隔离区105。类似的结构同样见于第二 JFET 200，闸极201进一步包含在第一井310上之闸极层2012及第一井中之本体区2011组成。第一井310具有第一导电型，且本体区2011掺杂有第二导电型。本体区2011耦接至闸极层2012，而在端子202与闸极201之间具有一第二隔离区205。 [0057]图6说明本发明之另一实施例。如图4中所描绘之JFET结构10进一步包括经掺杂内埋层315。与本体区1011/2011相反，内埋层315掺杂有第二导电型，在本实施例中，第二导电型为η型。内埋层315置于第一井310下方，且较佳在第一 JFET 100及第二 JFET200的下方预定距离处，而内埋层315的掺杂浓度较第一井310为高。在共同源极103/203与汲极102/202的周围形成一第二井401-403，其中所述的第二井与其所分别包围的端子具有相同的导电型，藉由第二井401-403的形成，可以进一步降低阻值。第二井401-403不一定需要同时存在于所述的实施例中，可以各种排列组合的方式搭配使用者的需要来加以设计。在一实施例中，只有汲极102/202的周围才有设置第二井401与402。。
[0058]如图7所示，将一反向偏压施加于闸极101或201时，位于汲极102/202与源极区103/203之间的空乏区501与502将会加大，同时，位在内埋层315与基板300之间的空乏区503也会产生同样的效果。当反向偏压逐渐提升时，各空乏区将逐步扩大并实质上沿着X方向、y方向或其向量组合方向挤压电流信道，最终将阻断电子流由源极103/203到汲极102/202的通道形成夹止。在本实施例中，由于内埋层315具有较第一井310高的掺杂浓度，所以在与基板300接口之间产生的空乏区会较无内埋层315时来得大，因此夹止电压也会随之增加。
[0059]图8A为包括具有共同源极的两个JFET的一实施例的闸极电压与电流的关系图。在无内埋层315的情况下，夹止电压约为-7V。图8B为另外在JFET之下具有内埋层315的实施例的电压与电流的关系图。显而易见，与图8A中的-7V相比较，图8B具有较大夹止电压，其为-23V。[0060]亦可将内埋层315分割成复数个区段，如图9中所展示。在区段之间存在至少两个间隔空间。在本实施例中，存在三个不同区段，且在区段之间存在两个间隔空间。一个间隔空间为S3，且另一个为S4。将内埋层315划分成若干区段的目的在于提供旋钮以调整夹止电压的大小。藉由增加S3抑或S4，可将具有内埋层315但无分割的JFET结构10的夹止电压调小。举例而言，在内埋层未经分割的一实施例中，夹止电压可设计为大约-27V。藉由将内埋层315划分成不同区段，夹止电压可降低至所欲达成的夹止电压。内埋层315系藉由基板上的屏蔽的离子植入制程而形成于JFET之下的预定深度处。为了分割内埋层315，只需修改所述屏蔽以阻挡离子穿入空间区中而不会产生任何额外屏蔽或制程步骤。在一实施例中，S3可经设计以等于S4。在另一实施例中，将内埋层315分割成具有相等空间的复数个区段。
[0061]图10说明根据本发明的JFET结构10。JFET结构具有第一 JFET 100及第二 JFET200。每一 JFET的结构彼此相似，如图9中所示，以第一 JFET 100用于以下描述的实施例。第一 JFET 100包括闸极101，闸极101具有位于第一井310中的本体区1011。第一井310具有第一导电型，且本体区1011掺杂有第二导电型。JFET 100亦具有在第一井310中的具有第一导电型的第一端子103及第二掺杂区102。第一端子103可为与第二掺杂区102的导电型相同的掺杂区，且第二掺杂区102为JFET 100的另一端子(阴极或阳极)。若第一端子103为阴极，则第二掺杂区102为阳极，若第一端子103为阳极，则第二掺杂区102为阴极。第一端子103藉由第一 JFET 100与第二 JFET 200共享，因此第一 JFET 100及第二JFET 200 一起形成共同源极抑或共同汲极JFET结构。[0062]一空间大小为SI或S2形成于第一端子103与闸极(101或201)之间作为调谐旋钮可在对闸极101施加反向偏压时调整夹止电压。所述空间可视情况在本体区1011与第一端子103之间加入一第一隔离区(图未示)。且所述第一隔离区可为场氧化物、浅渠沟隔离(STI)、深渠沟隔离(DTI)或SOI基板等。
[0063]另外，JFET 100亦可具有在第二掺杂区102与闸极101之间的第二隔离区105。第二隔离区105可为场氧化物、浅渠沟隔离(STI)、深渠沟隔离(DTI)或SOI基板等。在如图10中所示的一实施例中，闸极层1011布置于第二隔离区105的部分上。第二隔离区105系设计用于调整JFET的崩溃电压的调谐旋钮。在隔离区105的宽度增加时，崩溃电压增加。图11描绘根据本发明的实施例，其展示崩溃电压(BVD value)如何连同第二隔离区105的宽度(X轴线)一起改变。
[0064]返回参看图10，熟习此项技术者应了解，本发明的目的为藉由配置共享共同端子103/203，其中所述共同端子103/203可为一源极抑或一汲极)。更甚。所述两个JFE T提供用于夹止电压的至少一调谐旋钮。每一 JFET可为标准MOS结构(诸如，LDMOS、EDMOS或BCDMOS结构)，且藉由在同时制成CMOS电路的同时仅添加/修改少数屏蔽来制造。藉由共同端子组态，可藉由改变共同端子与闸极(101/201)之间的空间/间隙来调整夹止电压。另一夹止电压调谐旋钮系藉由位于第一井310的下方所添加的可分割的内埋层(315)，来调整夹止电压。
[0065]本发明的另一特征为具有如图10所示，用于JFET结构10的崩溃电压的调谐旋钮。所述结构10具有场板设计(亦即，闸极层1012部分覆盖第二隔离区105)。可藉由调整第二隔离区105的宽度wl或第二隔离区205的《2来预判定JFET的崩溃电压。[0066]根据如上文所描述的实施例，在电路设计中可广泛地采用本发明中的JFET结构。更特定言之，可调整夹止及崩溃特征将更佳窗提供给IC架构而不会添加成本及设计面积。
[0067] 已在以上实例及描述中充分地描述本发明的方法及特征。应理解，在不脱离本发明的精神的情况下的任何修改或改变意欲涵盖于本发明的保护范畴中。
【权利要求】
1.一种JFET结构，其包含: 一第一 JFET,其具有一第一端子 '及 一第二 JFET，其与所 述第一 JFET相邻且与所述第一 JFET共享所述第一端子，且所述第一端子在每一 JFET的闸极之间。
2.如请求项I的JFET结构，其中所述共享的第一端子为所述等JFET的一源极或汲极。
3.如请求项I的JFET结构，其中所述第一端子与每一JFET的所述闸极相等地隔开。
4.如请求项I的JFET结构，其进一步包含在所述井中的具有所述第一导电型的一第二掺杂区及一第二隔离区，其中所述第二掺杂区藉由所述第二隔离区与所述闸极分离。
5.一种提供复数个夹止信道的JFET结构，所述结构包含: 具有一第一导电型的一基板； 一第一 JFET，其具有一第一端子； 在所述基板中/上的一第二 JFET，其中所述第一端子与所述第二 JFET共享，且所述第一端子在所述第一 JFET与所述第二 JFET之间；及 具有一第二导电型的一内埋层，所述内埋层位于所述基板中，且位于所述第一 JFET及所述第二 JFET之下。
6.如请求项5的JFET，其中所述内埋层经分割成复数个区段。
7.如请求项5的JFET结构，其中所述共享的第一端子为所述等JFET之一源极或汲极。
8.—种制造一 JFET结构的方法，所述方法包含: 提供具有一第一导电型的一基板； 在所述基板中形成一第一 JFET及一第二 JFET，其中所述第一 JFET与所述第二 JFET共享一第一端子，且所述第一端子在每一 JFET的闸极之间；及 在所述第一 JFET及所述第二 JFET之下形成具有第二导电型的一内埋层。
9.如请求项8的方法，其进一步将所述内埋层分割成复数个区段。
10.如请求项8的方法，其进一步在一第二端子与每一JFET的一闸极之间形成一隔离区。
【文档编号】H01L27/098GK103904078SQ201210587232
【公开日】2014年7月2日 申请日期:2012年12月28日 优先权日:2012年12月28日
【发明者】许维勋, 杜硕伦, 连士进, 吴锡垣 申请人:旺宏电子股份有限公司