超结半导体器件及制造方法

超结半导体器件及制造方法
【专利摘要】一种用于制造超结半导体器件的方法，包括在n掺杂半导体主体中形成沟槽，并形成加衬沟槽的底侧和侧壁的第一p掺杂半导体层。该方法还包括通过电化学蚀刻去除第一p掺杂半导体层在沟槽的底侧和侧壁的一部分，并且填充该沟槽。
【专利说明】超结半导体器件及制造方法

【背景技术】
[0001]诸如超结(SJ)半导体器件的半导体器件，例如SJ绝缘栅场效应晶体管(SJIGFET)，是基于半导体主体中的η-和P-掺杂区域的相互空间电荷补偿，这允许低特定于区域的导通状态电阻RmX A和诸如源极和漏极的负载终端之间的高击穿电压Vbr之间的改进的折衷。在SJ半导体器件中，诸如雪崩产生、电感性负载的开关或宇宙辐射的操作条件期间的鲁棒性，取决于电场分布和制造公差。
[0002]因此，需要改进超结半导体器件关于器件稳定性的制造方法，并提供一种具有改进的器件鲁棒性的超结半导体器件。


【发明内容】

[0003]根据一个实施例，一种用于制造超结半导体器件的方法包括在第一导电类型的半导体主体中形成沟槽。该方法还包括形成不同于第一导电类型的第二导电类型的加衬(lining)沟槽侧壁和底侧的第一半导体层，它。该方法还包括通过电化学蚀刻去除第一半导体层在沟槽侧壁和底侧的一部分，并且填充沟槽。
[0004]根据另一个实施例，超结半导体器件包括超结结构，其包括具有相对侧壁的第二导电类型的第一U形半导体层以及底侧。第一U形半导体层的每一个相对侧壁邻接互补的第一导电类型的补偿区域。第一U形半导体层的底侧邻接第一导电类型的半导体主体部分。超结半导体器件还包括填充材料，其填充第一U形半导体层的内部区域。
[0005]根据另一个实施例，超结半导体器件包括超结结构，其包括第二导电类型的第一 U形半导体层。该超结半导体器件还包括填充材料，其填充第一U形半导体层的内部区域。超结半导体器件还包括互补的第一导电类型的补偿区域。至少第一导电类型的半导体区域和第二导电类型的半导体区域的一对被设置在第一U形半导体层和补偿区域之间。
[0006]阅读以下详细说明书和查看附图之后，本领域的技术人员将认识到额外的特征和优点。

【专利附图】

【附图说明】
[0007]所包括的附图用于提供对本发明的进一步理解，并被并入且构成本说明书的一部分。附图示出了本发明的实施例，并与说明书一起用来解释本发明的原理。本发明的其它实施例和预期优点将会是明显的，它们通过参考以下详细说明书变得更好理解。
[0008]图1是半导体主体部分的示意性横截面图，用于展示根据一个实施例的制造半导体器件的方法。
[0009]图2示出了图1的半导体主体部分在η掺杂半导体主体中形成沟槽之后的实施例。
[0010]图3示出了图2的半导体主体部分在形成加衬沟槽底侧和侧壁的P掺杂半导体层之后的实施例。
[0011]图4示出了图3的半导体主体部分在通过电化学蚀刻去除第一半导体层在沟槽的底侧和侧壁处的P掺杂半导体层的一部分的实施例。
[0012]图5示出了图4的半导体主体部分在填充沟槽之后的示意性横截面图的实施例。
[0013]图6示出了超结半导体器件的一个实施例，其包括具有U形半导体补偿层的超结结构。
[0014]图7是半导体主体部分的示意性横截面图，用于展示从图3所示的半导体主体的顶侧和从沟槽底侧去除P掺杂半导体层之后的超结半导体器件的制造方法的另一实施例。
[0015]图8示出了图7的半导体主体部分在加衬沟槽底侧和侧壁之后以及利用第二 η掺杂半导体层来加衬半导体主体部分的顶侧的实施例。
[0016]图9示出了图8的半导体主体部分在形成加衬沟槽的底侧和侧壁的第三P掺杂半导体层之后的实施例。
[0017]图10示出了图9的半导体主体部分在通过电化学蚀刻去除沟槽的底侧和侧壁处的第三P掺杂半导体层的一部分的实施例。
[0018]图11示出了图10的半导体主体部分在填充沟槽之后的实施例。
[0019]图12示出了超结半导体器件的一个实施例，其包括具有U形半导体补偿层和具有不同宽度的隔开的漂移区的超结结构。
[0020]图13示出了超结半导体器件的一个实施例，其包括具有U形半导体补偿层和两种类型的漂移区的超结结构，其中两种类型的漂移区中所形成的栅极沟槽的数量不同。
[0021]图14示出了超结半导体器件的一个实施例，其包括具有U形半导体补偿层、具有不同宽度的隔开的漂移区以及等间距隔开的栅极沟槽的超结结构。
[0022]图15是半导体主体部分的示意性横截面图，用于展示在形成加衬图2所示的半导体主体部分的底侧和侧壁的第一 P掺杂子层之后的超结半导体器件的制造方法的另一实施例。
[0023]图16是图15的半导体主体部分在第一 P掺杂子层上形成第二 P掺杂子层之后的示意性横截面图。

【具体实施方式】
[0024]在以下详细说明书中，参考附图，这些附图形成了说明书的一部分，其中作为说明示出了可以实施本发明的具体实施例。应该理解，可以使用其他实施例并且可以进行结构或逻辑上的改变，而不偏离本发明的范围。例如，一个实施例中所说明或描述的特征可用于或与其它实施例结合以产生又一个实施例。本发明意图包括这些修改和变化。使用特定语言描述了这些示例，但不应该被理解为限制所附的权利要求的范围。附图不是成比例的，仅仅是为了说明的目的。为了清楚起见，如果没有另外说明的话，相同的元件在不同附图中被标以对应的标号。
[0025]术语“具有”、“含有”、“包括”、“包含”等是开放性的，这些术语表示存在所述的结构、元件或特征，但不排额外的元件或特征。冠词“一”、“一个”和“所述”意图包括复数以及单数，除非上下文另外清楚地指出。
[0026]术语“电连接”描述了一种电连接元件之间的永久低欧姆连接，例如相关元件之间的直接接触或者通过金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适配用于信号传输的一个或多个中间元件可以设置在电耦合元件之间，例如可被控制以临时提供第一状态的低欧姆连接和第二状态的高欧姆电解耦的元件。
[0027]附图中通过在掺杂类型“η”或“p”旁边指示和“ + ”示出了相对掺杂浓度。例如，“η—”表示掺杂浓度低于所述“η”掺杂区域的掺杂浓度，而“η+”表示掺杂区域高于“η”掺杂区域的掺杂浓度。相同的相对掺杂浓度的掺杂区域并不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0028]图1至5示出了根据一个实施例的在超结半导体器件制造期间处于不同过程阶段的半导体主体104的一部分的示意性横截面图。
[0029]参照图1的示意性横截面图，提供了半导体主体104作为基底材料，所述半导体主体104包括η+掺杂的半导体衬底140及在其上形成的η掺杂的半导体层142。所述η掺杂的半导体层142可以例如通过外延生长形成，并且可以包括具有不同掺杂浓度的一层或多层。例如，η掺杂的半导体层142可以包括邻接η.掺杂的半导体衬底140的底座的η掺杂半导体层，并且可以进一步包括邻接该底座层的η掺杂漂移层。
[0030]该η+掺杂的半导体衬底140可以是单晶半导体材料，例如硅(Si)、碳化硅(SiC)、锗(Ge)、锗化硅(SiGe)、氮化镓(GaN)或砷化镓(GaAs)。半导体主体104的第一和第二侧之间的距离范围可为例如20 μ m和300 μ m之间。垂直于所述第一和第二侧限定了竖直方向，并且正交于垂直方向的方向是横向方向。选择η掺杂半导体层142的厚度d时可以考虑在超结半导体器件的操作模式中吸收阻断电压的体积的目标厚度。η掺杂半导体层142中的掺杂剂浓度可以对应于超结半导体器件的η掺杂漂移区中的目标掺杂剂浓度。当在例如外延生长过程中设定掺杂剂浓度时，η掺杂半导体层142中的掺杂剂浓度可以例如由于有限的精度而受制于制造公差。
[0031 ] 根据其它实施例，半导体主体104可以不包括η+掺杂的半导体衬底140，例如由于半导体主体104从后侧变薄。参照图2的示意性横截面图，沟槽108形成在η掺杂半导体层142内部从第一侧106 (例如前侧)沿着竖直方向y延伸到半导体主体104的深度d处。沟槽108的底侧和n+掺杂的半导体衬底140之间的η掺杂的半导体层142的一部分可以包括可选的底座层，所述底座层包括与η掺杂的半导体层142的其余台面部分不同的掺杂水平。
[0032]沟槽108可以通过使用蚀刻掩膜144 (例如在该半导体主体104的第一侧106处的硬质掩膜)蚀刻入半导体主体104中。例如，诸如反应离子蚀刻(RIE)的各向异性蚀刻可以用于形成沟槽108。在图2所示的实施例中，沟槽的底侧保留在η掺杂的半导体层142内。相邻沟槽108之间的台面区域可以限定漂移区域。
[0033]参照图3所示的半导体主体104的示意性横截面图，P掺杂的半导体层115形成于半导体主体104的第一侧106处、沟槽108的底侧和侧壁处，例如通过低压化学汽相沉积(LPCVD) 0接触区域，例如ρ+掺杂区156可以形成在P掺杂半导体层115的处于台面区域的顶侧处的一部分中和沟槽108的底侧中。P+掺杂区156被示于图3，但为了清楚起见，在图4和5中省略。
[0034]参照图4所示的半导体主体104的示意性横截面图，P掺杂的半导体层115被电化学蚀刻，例如通过使用碱性溶液146进行碱性湿法蚀刻。例如，当对硅进行蚀刻时，碱性溶液146可以包括氢氧化钾(KOH)或四甲基氢氧化铵(TMAH)。碱性溶液146和η掺杂的半导体主体104之间的电压V分成η掺杂的半导体层142和碱性溶液146之间的电压V1和ρ掺杂的半导体层115和η掺杂的半导体主体104之间的电压V2。
[0035]碱性溶液146与P掺杂的半导体层115之间的结类似于肖特基势垒结。因此，肖特基耗尽区148聚集于该界面。所述电压V1可以将由P掺杂的半导体层115和碱性溶液146之间的结所形成的肖特基二极管短路或前向偏置。在台面区域的顶侧处的P掺杂半导体层115的一部分中形成例如P+掺杂区域的接触区域，可以在P掺杂的半导体层115和碱性溶液146之间提供低欧姆的电接触。
[0036]P掺杂的半导体层115和η掺杂的半导体主体104之间的电压V2使得这些区域之间的ρη结处于阻断模式，并且建立起包括半导体主体104内的第一耗尽层150和P掺杂的半导体层115内的第二耗尽层152的空间电荷区。V2的值可以被选择为使得沟槽108之间的半导体主体104的体积，即漂移区，耗尽自由电荷载流子。P掺杂的半导体层115的厚度可以选择为使得耗尽区148、152在施加电压\、V2之后不能相遇。换句话说，电压V1和V2可以为使得保留不构成空间电荷区的中性体积154。
[0037]参照图5所不的半导体主体104的不意性横截面图，一旦耗尽区152和148相遇，P掺杂的半导体层115的蚀刻终止。P掺杂的半导体层115的体积包括两个部分，即，第一个是肖特基耗尽层148，第二个是ρη耗尽层152。沟槽108 —侧处的ρη耗尽层152和相邻沟槽108之间的η掺杂半导体主体104的台面区域的一半之间的电荷补偿是精确的。该电荷补偿不受器件元件生产过程中的任何制造公差的影响，所述制造公差可能存在于电荷补偿取决于半导体主体104中引入的P和η的剂量变化的情况下，例如注入剂量的变化或原位掺杂的变化。
[0038]肖特基耗尽层148的电荷构成相对于理想电荷补偿的超量电荷，这是因为在去除碱性溶液146之后肖特基势垒不会保留。这些超量电荷可以被抵消、保持或部分保持以用于电场调节从而改善稳定性，或者甚至在后面的过程阶段被去除。例如，通过P掺杂半导体层115的相应部分的各向同性干法蚀刻或湿法蚀刻，可以部分或完全去除肖特基耗尽层148的电荷。进一步例如，通过P掺杂半导体层115的相应部分的热氧化并且继而通过蚀刻工艺来去除氧化层，也可以去除肖特基耗尽层148的电荷。此外例如，通过用具有不同于P掺杂半导体层115的导电类型的导电类型的外延半导体材料填充沟槽108，可以抵消肖特基耗尽层148的电荷。可以在去除碱性溶液146之后并且在填充沟槽108之前，通过上述过程来部分或完全地去除超量电荷。
[0039]不论肖特基耗尽层148是否部分还是完全被去除，P掺杂半导体层115的至少一部分保留在沟槽108的底侧处。因此，P掺杂半导体层115是U形的，而且在沟槽108的底侧处的P掺杂半导体层115允许调节在沟槽108的底侧处的电场峰值分布曲线。因此，能够改善超结半导体器件的鲁棒性。
[0040]参照图5所示的η掺杂半导体主体104的示意性横截面图，沟槽108被填充有材料118。根据一个实施例，沟槽108被填充有(一种或几种)固有的和/或轻掺杂的半导体材料。(一种或几种)轻掺杂的半导体材料的掺杂浓度可以为使得由于电化学蚀刻对精确电荷补偿的影响可以忽略不计或保持在可接受的范围内。根据另一实施例，沟槽108被填充有(一种或几种)电介质材料，举例来说，诸如S12的氧化物和/或诸如Si3N4的氮化物。沟槽还可以填充有(一种或几种)固有的和/或轻掺杂的半导体材料以及(一种或几种)电介质材料的混合物。此外，空穴109可以存在于填充沟槽108的(一种或几种)材料118中。例如，在(一种或几种)填充沟槽108的材料118中空穴的形成可能是由于工艺技术。
[0041]进一步的过程可以跟随或执行于图1至5所示的过程之前、之间或一起执行，以完成超结半导体器件。这些过程可以包括在半导体主体104中形成掺杂的半导体区域，例如经由η掺杂半导体主体的第一和/或第二侧形成(一个或多个)源极区、(一个或多个)漏极区、(一个或多个)主体区、(一个或多个)接触区，形成包括(一个或多个)栅极电极和(一个或多个)栅极介电层、(一个或多个)布线层和布线层、介电层之间的(一个或多个)绝缘层的栅极结构。
[0042]图6示出超结半导体器件的示意性横截面图的一个实施例。P掺杂主体区126位于在其间包括U形P掺杂半导体层115和η掺杂半导体主体104的超结结构之上，并邻接U形P掺杂半导体层115。P掺杂主体区126经由P+掺杂的主体接触区128电耦合到源极触点127。源极触点127的侧壁也电耦合到η+掺杂的源极区129。还可以应用不同于接触槽的其他接触方案，以用于将主体和源极区128、129电耦合到源极触点127。在相对的源极区129之间，栅极沟槽130延伸穿过P掺杂主体区126，进入η掺杂半导体主体104中。介电结构131将栅极沟槽130的上部中的栅极电极132与P掺杂的主体区126的环绕部电隔离，并且进一步将栅极沟槽130的下部中的场电极134与η掺杂的半导体主体104的环绕部电隔离。通过将电压施加到栅极电极132，沿着沟道区136的导电性可以由场效应进行控制。根据其他实施例，栅极沟槽130可以不包括场电极，或者可以包括多于一个场电极。在没有场电极位于栅极沟槽130中的情况下，栅极沟槽130可以终止于P掺杂主体区126的底侧邻接栅极沟槽130的位置的略微往下一点。根据其他实施例，超结半导体器件包括第一侧106的平面栅极结构。
[0043]图6所示的半导体器件是垂直超结IGFET，其包括第一负载端和第二负载端，第一负载端即包括η掺杂半导体主体104的第一侧106处的源极触点127的源极端子，第二负载端即包括η掺杂半导体主体104的与第一侧106相对的第二侧133处的漏极触点139的漏极端子。
[0044]该超结半导体器件可以是超结绝缘栅场效应晶体管(SJ IGFET)，例如SJ金属氧化物半导体场效应晶体管(SJ M0SFET)，或超结绝缘栅双极晶体管(SJ IGBT)。根据一个实施例，半导体器件的阻断电压范围为100V到5000V之间，或在200V到1000V之间。该SJ晶体管可以是垂直SJ晶体管，其包括一个负载端子和另一负载端子，一个负载端子例如是在第一侧的源极端子(例如在半导体主体100的前侧)，另一负载端子例如是在第二侧的漏极端子(例如在半导体主体100的后侧)。
[0045]图6的右部示出了电压阻断或电击穿模式中的电场的垂直分布。该U形P掺杂半导体层115的底侧在电压阻断或电击穿模式中引起尖峰形电场峰值。通过保持肖特基耗尽层148的超量电荷，能够调整电场的斜率α。当通过保持肖特基耗尽层148的更多的超量电荷而增加超结结构中的P负载时，角度α变得更大。通过改善对于正差分电阻的电流/电压特性，电场峰值可提高器件鲁棒性。保持肖特基耗尽层148的超量电荷及形成U形P掺杂半导体层115构成用于在电场分布中形成峰值的独立措施。这些措施可以组合应用或单独应用。
[0046]图7是半导体主体部分的示意性横截面图，以用于示出制造超结半导体器件的方法的另一实施例，在从图3所示的沟槽108的底侧和从半导体主体104的顶侧去除ρ掺杂半导体层115之后，产生第一 ρ掺杂半导体层115’。去除ρ掺杂半导体层115可以通过使用诸如RIE的适当工艺来各向异性蚀刻而进行。
[0047]图8示出了图7的半导体主体部分104在加衬沟槽108的底侧和侧壁之后以及使用第二 η掺杂半导体层116来加衬半导体主体104的顶侧的示意性横截面视图的实施例。第二 η掺杂半导体层116可以通过任何适当的工艺形成，例如通过LPCVD。
[0048]图9示出了图8的半导体主体104在形成加衬沟槽108的底侧和侧壁的第三P掺杂半导体层117之后的实施例。第三ρ掺杂半导体层117可以通过任何适当的工艺形成，例如通过LPCVD。根据图9所示的实施例，相邻的第一 ρ掺杂层115’之间的半导体主体104的一部分的第一宽度W1大于第二 η掺杂半导体层116的宽度w2。相邻的第一 ρ掺杂层115’和第二 η掺杂半导体层116之间的半导体主体104的每一个部分构成了超结半导体器件的漂移区，所述超结半导体器件是利用包括图1-5和7-10中所示的过程特征的方法制造的。根据一个实施例，相邻的第一 P掺杂层115’之间的半导体主体104的一部分的掺杂浓度N1小于第二 η掺杂半导体层116的掺杂浓度Ν2。掺杂浓度NpN2是在限制的ρη结之间关于相邻的第一 P掺杂层115’和第二 η掺杂半导体层116之间的半导体主体104的每一部分的沿着横向方向X的平均掺杂浓度。换句话说，掺杂浓度N1是沿着图9中箭头标记的W1的平均掺杂浓度，而掺杂浓度N2是沿着图9中箭头标记的W2的平均掺杂浓度。
[0049]参照图10中所示的半导体主体104的示意性截面图，第三P掺杂半导体层117被电化学蚀刻，例如通过使用碱性溶液146的碱性湿法蚀刻。第三ρ掺杂半导体层117的过程类似于参照图4所描述的ρ掺杂半导体层115的过程。因此，上面关于ρ掺杂半导体层115过程的信息同样适用于第三P掺杂半导体层117的过程。
[0050]参照图11中所示的η掺杂半导体主体104的示意性横截面图，沟槽108填充有材料118。类似于关于图5所述的沟槽的填充，沟槽108可以填充有(一种或几种)固有的和/或轻掺杂的半导体材料。(一种或几种)轻掺杂半导体材料的掺杂浓度可以为使得由于电化学蚀刻对精确电荷补偿的影响可以忽略不计或保持在可接受的范围内。根据另一实施例，沟槽108填充有(一种或几种)电介质材料，举例来说，诸如S12的氧化物，和/或诸如Si3N4的氮化物。沟槽还可以填充有(一种或几种)固有的和/或轻掺杂半导体材料和(一种或几种)电介质材料的组合物。此外，空穴可以存在于填充沟槽108的(一种或几种)材料118中。例如，填充沟槽108的(一种或几种)材料118中空穴的形成可以是由于工艺技术。
[0051]进一步的工艺可以跟随或执行于图1至3和图7至11所示的过程之前、之间或一起执行，以完成超结半导体器件。这些工艺可以包括在半导体主体104中形成掺杂的半导体区域，例如经由η掺杂半导体主体的第一和/或第二侧而形成(一个或几个)源极区、(一个或几个)漏极区、主(一个或几个)体区、(一个或几个)接触区，形成包括(一个或几个)栅极电极和(一个或几个)栅极介电层、(一个或几个)布线层、以及布线层、(一个或几个)介电层之间的(一个或几个)绝缘层的(一个或几个)栅极结构。
[0052]图12示出了由包括参照图1至3和图7至11描述的过程特征的过程制造的超结半导体器件的示意性截面图的一个实施例。
[0053]图12中所示的U形第三ρ掺杂半导体层117承担了图6中所示的UBp掺杂半导体层115的角色。然而图6所示的超结半导体器件包括横向于材料118和η掺杂半导体主体104之间的一个层，即U形P掺杂半导体层105，图12所示的超结半导体器件包括位于材料118和η掺杂半导体主体104之间的三层，即U形第三ρ掺杂半导体层117、第二 η掺杂半导体层116和第一 ρ掺杂半导体层115’。填充材料118和η掺杂半导体主体104之间的层的序列在P型和η型之间交替。根据其它实施例，该超结半导体器件在材料118和η掺杂半导体主体104之间可以包括5、或7、或9、或11层，一般是(η*2)+1层的交替掺杂类型，η是等于或大于O的整数。
[0054]在包括U形第三ρ掺杂半导体层117、第二 η掺杂半导体层116、第一 ρ掺杂半导体层115’和η掺杂半导体主体104的超结结构之上，ρ掺杂主体区126位于并邻接U形第三P掺杂半导体层117和第一 ρ掺杂半导体层115’。ρ掺杂主体区126经由ρ+掺杂主体接触区(参见图6的主体接触区128)电耦合到源极触点127。源极触点127的侧壁也电耦合到η+掺杂源极区129。还可以应用不同于接触槽的其他接触方案来将主体和源极区128、129电耦合到源极触点127。栅极沟槽130延伸穿过ρ掺杂主体区126，进入第二 η掺杂半导体层106，并穿过ρ掺杂主体区126，进入η掺杂半导体主体104中。介电结构131将栅极沟槽130的上部中的栅极电极132与ρ掺杂主体区126的环绕部电隔离，并且进一步将沟槽130的下部中的场电极134分别与η掺杂半导体主体104的环绕部、第二 η掺杂半导体区106的环绕部电隔离。通过将电压施加到栅极电极132，沿着沟槽区136的导电性能够由场效应进行控制。根据其他实施例，栅极沟槽130可以不包括场电极，或者可以包括多于一个场电极。在没有场电极位于栅极沟槽130中的情况下，栅极沟槽130可以终止于ρ掺杂主体区126的底侧邻接栅极沟槽130的位置的稍微往下一点。根据其他实施例，超结半导体器件包括在第一侧106处的平面栅极结构。
[0055]图12所示的半导体器件是垂直超结IGFET，其包括第一负载端和第二负载端，第一负载端即包括在η掺杂半导体主体104的第一侧106处的源极触点127的源极端子，第二负载端即包括在η掺杂半导体主体104的与第一侧106相对的第二侧133处的漏极触点139的漏极端子。
[0056]该超结半导体器件可以是超结绝缘栅场效应晶体管(SJ IGFET)，例如SJ金属氧化物半导体场效应晶体管(SJ M0SFET)，或超结绝缘栅双极晶体管(SJ IGBT)。根据一个实施例，半导体器件的阻断电压的范围为100V到5000V之间，或200V到1000V之间。该SJ晶体管可以是垂直SJ晶体管，其包括一个负载端子和另一负载端子，一个负载端子例如是在第一侧(例如半导体主体100的前侧)处的源极端子，另一负载端子例如是在第二侧(例如半导体主体100的后侧)处的漏极端子。
[0057]图12的右部示出了电场的垂直分布。该U形第三ρ掺杂半导体层117的底侧使得在电压阻断或电击穿模式中引起尖峰形的电场峰值。通过保持肖特基耗尽层148的超量电荷，能够调整电场的斜率α。当通过保持肖特基耗尽层148的更多的超量电荷而增加超结结构中的P负载，角度α变得更大。通过改善关于正差分电阻的电流/电压特性，电场峰值允许提高器件鲁棒性。保持肖特基耗尽层148的超量电荷及形成U形第三ρ掺杂半导体层117构成了用于在电场分布曲线中形成峰值的独立措施。这些措施可以组合应用或单独应用。
[0058]图13示出了超结半导体器件的一个实施例，其包括具有U形第三ρ掺杂半导体层117和两种类型的漂移区的超结结构。第一类型的漂移区对应于在相邻的第三P掺杂半导体层117之间的η掺杂半导体主体104的一部分。第一类型的漂移区在其中包括两个栅极沟槽130。第二类型的漂移区对应于第二 η掺杂半导体层116。在第三P掺杂半导体层117的相对侧壁部分中的栅极沟槽130位于距离Cl1处。分别终止于第二 η掺杂半导体层116和η掺杂半导体主体104的相邻栅极沟槽130位于距离d2处。终止于η掺杂半导体主体104的相邻栅极沟槽130位于距离屯处。在图13所示的实施例中，距离C^dyd3彼此不同。在图14所示的超结半导体器件的实施例中，超前相等间隔的栅极沟槽的距离屯、d2、d3相等。
[0059]图15是半导体主体部分的示意性横截面图，以用于展示在形成加衬图2所示的半导体主体部分的底侧和侧壁的第一 P掺杂子层115a之后的超结半导体器件的制造方法的另一实施例。
[0060]图16是图15的半导体主体部分在第一 P掺杂子层115a上形成第二 p掺杂子层115b之后的示意性横截面图。
[0061]第一 P掺杂子层115a的平均掺杂浓度高于第二 P掺杂子层115b的平均掺杂浓度。根据一个实施例，第一 P掺杂子层115a的平均掺杂浓度的范围在5X 115CnT3到5X 117CnT3之间，第二 P掺杂子层115b的平均掺杂浓度的范围在I X 115CnT3到5X 116CnT3之间。类似于参照图4所述的实施例的第二 P掺杂子层115b的电化学蚀刻产生了第一 P掺杂子层115a中的第二耗尽层152，并且产生了第二 P掺杂子层115b中的肖特基耗尽层148。形成具有上述不同平均掺杂浓度的第一和第二 P掺杂子层115a、115b，允许进一步改进电荷补偿的精度。
[0062]尽管这里示出和描述了特定实施例，但要理解，对于本领域的普通技术人员，各种可选的和/或等同的实施方式可以代替所示出和描述的特定实施例，而不背离本发明的范围。本申请旨在覆盖这里讨论的特定实施例的任何修改或变化。因此，旨在本发明仅受限于权利要求及其等同物。
【权利要求】
1.一种用于制造超结半导体器件的方法，所述方法包括: 在第一导电类型的半导体主体中形成沟槽； 形成不同于所述第一导电类型的第二导电类型的对所述沟槽的底侧和侧壁加衬的第一半导体层； 通过电化学蚀刻去除所述第一半导体层在所述沟槽的所述底侧和所述侧壁的一部分；以及 填充所述沟槽。
2.根据权利要求1所述的方法，其中去除所述第一半导体层的所述一部分包括:通过在与所述第一半导体层接触和与所述半导体主体接触的碱性溶液之间施加阻断电压，来对所述第一半导体层进行碱性湿法蚀刻。
3.根据权利要求1所述的方法，进一步包括:在电化学蚀刻之前， 通过在所述第一半导体层中弓I入所述第一导电类型的掺杂剂，在所述沟槽外侧的所述第一半导体层中形成所述第一导电类型的高掺杂区域，所述高掺杂区域被配置为在电化学蚀刻期间电耦合所述第一半导体层和碱性溶液。
4.根据权利要求1所述的方法，其中形成所述第一半导体层包括:形成所述第二导电类型的第一子层，并且然后形成所述第二导电类型的第二子层，其中所述第一子层的平均掺杂浓度高于所述第二子层的平均掺杂浓度。
5.根据权利要求4所述的方法，其中所述第一子层的所述平均掺杂浓度在5X115CnT3和5X 117CnT3之间，并且所述第二子层的所述平均掺杂浓度在I X 115CnT3至5X 116CnT3之间。
6.根据权利要求1所述的方法，进一步包括: 在所述半导体主体的第一侧处形成源极电极和栅极电极；以及 在所述半导体主体的相对于所述第一侧的第二侧处形成漏极电极。
7.根据权利要求1所述的方法，其中填充所述沟槽包括:在所述沟槽中形成固有的或轻掺杂的半导体材料和在所述沟槽中形成电介质材料中的至少一个。
8.根据权利要求1所述的方法，其中填充所述沟槽包括:用包括空穴的材料填充所述沟槽。
9.根据权利要求1所述的方法，其中在形成所述沟槽之后和形成所述第一半导体层之前，所述方法还包括: 形成所述第二导电类型的对所述沟槽的所述底侧和所述侧壁加衬的第三半导体层； 从所述沟槽的所述底侧去除所述第三半导体层；以及 形成所述第一导电类型的对所述沟槽的所述底侧和所述侧壁加衬的第四半导体层。
10.根据权利要求9所述的方法，其中形成所述第三半导体层、从所述沟槽的所述底侧去除所述第三半导体层、以及形成所述第四半导体层被执行多次。
11.一种超结半导体器件，包括: 超结结构，所述超结结构包括具有相对侧壁以及底侧的第二导电类型的第一U形半导体层，其中所述第一 U形半导体层的所述相对侧壁中的每一个侧壁邻接互补的第一导电类型的补偿区域，并且所述第一 U形半导体层的所述底侧邻接所述第一导电类型的半导体主体部分；以及 填充材料，所述填充材料填充所述第一 U形半导体层的内部区域。
12.根据权利要求11所述的超结半导体器件，其中所述填充材料是固有的或轻掺杂的半导体材料和电介质材料中的至少一种。
13.根据权利要求11所述的超结半导体器件，其中所述填充材料包括空穴。
14.根据权利要求11所述的超结半导体器件，其中所述超结半导体器件是垂直绝缘栅场效应晶体管(IGBT)，所述垂直绝缘栅场效应晶体管(IGBT)包括在半导体主体的第一侧处的第一负载端和控制端，以及在所述半导体主体的与所述第一侧相对的第二侧处的第二负载端。
15.一种超结半导体器件，包括: 超结结构，所述超结结构包括第二导电类型的第一U形半导体层； 填充材料，所述填充材料填充所述第一 U形半导体层的内部区域；以及 互补的第一导电类型的补偿区域，其中 至少一对的所述第一导电类型的半导体区域和所述第二导电类型的半导体区域被布置在所述第一 U形半导体层和所述补偿区域之间。
16.根据权利要求15所述的超结半导体器件，其中所述补偿区域的宽度大于所述第一导电类型的所述半导体区域的宽度。
17.根据权利要求15所述的超结半导体器件，其中所述补偿区域的平均掺杂浓度小于所述第一导电类型的所述半导体区域的平均掺杂浓度。
18.根据权利要求15所述的超结半导体器件，其中所述填充材料是固有的或轻掺杂的半导体材料和电介质材料中的至少一种。
19.根据权利要求15所述的超结半导体器件，其中所述填充材料包括空穴。
20.根据权利要求15所述的超结半导体器件，其中所述超结半导体器件是垂直绝缘栅场效应晶体管(IGBT)，所述垂直绝缘栅场效应晶体管(IGBT)包括在半导体主体的第一侧处的第一负载端和控制端、以及在所述半导体主体的与所述第一侧相对的第二侧处的第二负载端。
【文档编号】H01L29/06GK104347351SQ201410370295
【公开日】2015年2月11日 申请日期:2014年7月30日 优先权日:2013年7月31日
【发明者】H·韦伯 申请人:英飞凌科技奥地利有限公司