半导体器件及其制造方法
半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，提高具有存储元件的半导体器件的性能。在半导体衬底(SB)上形成存储元件用的栅极绝缘膜即绝缘膜(MZ)，在绝缘膜(MZ)上形成存储元件用的栅极(MG)。绝缘膜(MZ)具有第一绝缘膜、第一绝缘膜之上的第二绝缘膜和第二绝缘膜之上的第三绝缘膜，第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧。第一绝缘膜及第三绝缘膜的各自的带隙比第二绝缘膜的带隙大。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体器件及其制造方法，能够良好地利用于例如具有存储元件的半导体器件及其制造方法。
【背景技术】
[0002]作为能够电气地写入、删除的非易失性半导体存储装置，广泛使用EEPROM(ElectricalIy Erasable and Programmable Read Only Memory,电可擦可编程只读存储器)。以现在广泛使用的闪存为代表的这些存储装置是如下结构，在MISFET的栅极的下方，具有由氧化膜包围的导电性的浮置栅极或陷阱绝缘膜，将浮栅或陷阱绝缘膜中的电荷累积状态作为存储信息，将其作为晶体管的阈值读取。该陷阱绝缘膜是指能够进行电荷的累积的绝缘膜，作为一例可以列举氮化硅膜等。通过电荷向这样的电荷累积区域的注入、放出，使MISFET(Metal Insulator Semiconductor Field Effect Transistor)的阈值转变，作为存储元件工作。作为电荷累积区域使用氮化硅膜等陷阱绝缘膜的情况下，与作为电荷累积区域使用导电性的浮栅膜的情况相比，由于离散地累积电荷，所以数据保持的可靠性优良，另外，由于数据保持的可靠性优良，所以具有能够使氮化硅膜的上下的氧化膜薄膜化、和能够实现写入、删除工作的低电压化等的优点。
[0003]日本特开2008-244163号公报(专利文献I)公开了如下与非易失性存储器的存储器单元相关的技术，在通道区域上，按顺序配置有由氮氧化娃(Silicon oxynitride)膜构成的通道绝缘膜102、由氮氧化铪膜构成的电荷累积层103、由氧化铝膜构成的阻挡绝缘膜104(block insulating film),在阻挡绝缘膜104上配置有控制栅极105。
[0004]日本特开2004-336044号公报(专利文献2)公开了如下技术，在图2等中，在通道区域上设置栅极层叠物，该栅极层叠物是依次层叠由硅氧化膜构成的通道氧化膜42、由HfO2等构成的第一陷阱材料膜44、由铝的氧化物构成的第一绝缘膜46、和栅极48而形成的。另外，在图3等中，在通道氧化膜42和第一陷阱材料膜44之间，设置有铝的氧化膜即第一氧化膜50，在第一陷阱材料膜44和第一绝缘膜46之间，设置有铝的氧化膜即第二氧化膜52，第一绝缘膜46由HfO2等形成。
[0005]日本特开2010-10566号公报(专利文献3)公开了如下技术，在图6等中，在硅衬底23上按顺序形成硅氧化膜25、氧化铝膜27、LaHfO膜28、氧化铝膜29和栅极用的po Iy-Si膜30，然后通过使用光刻技术及RIE技术加工这些层叠膜来形成栅极。
[0006]【专利文献I】日本特开2008-244163号公报
[0007]【专利文献2】日本特开2004-336044号公报
[0008]【专利文献3】日本特开2010-10566号公报
【发明内容】
[0009]在具有存储元件的半导体器件中，还优选尽可能提高性能。
[0010]由本说明书的描述和附图明确其他课题和新的特征。
[0011]根据一实施方式，半导体器件包含存储元件，所述存储元件用的栅极绝缘膜具有第一绝缘膜、所述第一绝缘膜上的第二绝缘膜和所述第二绝缘膜上的第三绝缘膜。所述第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧。所述第一绝缘膜及所述第三绝缘膜的各自的带隙比所述第二绝缘膜的带隙大。
[0012]另外，根据一实施方式，包含存储元件的半导体器件的制造方法具有:在半导体衬底上形成所述存储元件的栅极绝缘膜用的层叠膜的工序；在所述层叠膜上形成所述存储元件用的栅极的工序。所述层叠膜是第一绝缘膜、所述第一绝缘膜上的第二绝缘膜和所述第二绝缘膜上的第三绝缘膜的层叠膜。所述第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧。所述第一绝缘膜及所述第三绝缘膜的各自的带隙比所述第二绝缘膜的带隙大。
[0013]发明的效果
[0014]根据一实施方式，能够提高半导体器件的性能。
【专利附图】
【附图说明】
[0015]图1是一实施方式的半导体器件的关键部位剖视图。
[0016]图2是图1的半导体器件的局部放大剖视图。
[0017]图3是表示一实施方式的半导体器件的制造工序的一部分的流程图。
[0018]图4是表示一实施方式的半导体器件的制造工序的一部分的流程图。
[0019]图5是一实施方式的半导体器件的制造工序中的关键部位剖视图。
[0020]图6是接着图5的半导体器件的制造工序中的关键部位剖视图。
[0021]图7是接着图6的半导体器件的制造工序中的关键部位剖视图。
[0022]图8是接着图7的半导体器件的制造工序中的关键部位剖视图。
[0023]图9是接着图8的半导体器件的制造工序中的关键部位剖视图。
[0024]图10是接着图9的半导体器件的制造工序中的关键部位剖视图。
[0025]图11是接着图10的半导体器件的制造工序中的关键部位剖视图。
[0026]图12是接着图11的半导体器件的制造工序中的关键部位剖视图。
[0027]图13是接着图12的半导体器件的制造工序中的关键部位剖视图。
[0028]图13是接着图12的半导体器件的制造工序中的关键部位剖视图。
[0029]图14是接着图13的半导体器件的制造工序中的关键部位剖视图。
[0030]图15是接着图14的半导体器件的制造工序中的关键部位剖视图。
[0031]图16是接着图15的半导体器件的制造工序中的关键部位剖视图。
[0032]图17是表示硅酸铪膜中的Hf浓度和陷阱电荷密度的相关性的曲线图。
[0033]图18是表示在Si衬底上形成有栅极绝缘膜(该栅极绝缘膜由层叠氧化铝膜、硅酸铪膜和氧化铝膜而成的层叠膜构成)、并在该栅极绝缘膜上形成有多晶硅栅极的情况下的截面TEM照片的说明图。
[0034]图19是表示X射线衍射的结果的说明图。
[0035]图20是表示X射线衍射的结果的说明图。
[0036]图21是其他实施方式的半导体器件的关键部位剖视图。
[0037]图22是存储器单元的等效电路图。
[0038]图23是表示“写入”、“删除”及“读取”时向选择存储器单元的各部位施加电压的条件的一例的表格。
[0039]图24是其他实施方式的半导体器件的制造工序中的关键部位剖视图。
[0040]图25是接着图24的半导体器件的制造工序中的关键部位剖视图。
[0041]图26是接着图25的半导体器件的制造工序中的关键部位剖视图。
[0042]图27是接着图26的半导体器件的制造工序中的关键部位剖视图。
[0043]图28是接着图27的半导体器件的制造工序中的关键部位剖视图。
[0044]图29是接着图28的半导体器件的制造工序中的关键部位剖视图。
[0045]图30是接着图29的半导体器件的制造工序中的关键部位剖视图。
[0046]图31是接着图30的半导体器件的制造工序中的关键部位剖视图。
[0047]图32是接着图31的半导体器件的制造工序中的关键部位剖视图。
[0048]图33是接着图32的半导体器件的制造工序中的关键部位剖视图。
[0049]图34是接着图33的半导体器件的制造工序中的关键部位剖视图。
[0050]附图标记的说明
[0051]A0X1、A0X2 氧化铝膜
[0052]CG控制栅极
[0053]CT接触孔
[0054]EX、EX1、EX2 rT型半导体区域
[0055]GI绝缘膜
[0056]HSO硅酸铪膜
[0057]IL1、IL2 绝缘膜
[0058]MG 栅极
[0059]MGl存储器栅极
[0060]MZ绝缘膜
[0061]0X1界面层
[0062]OXla 绝缘膜
[0063]PG 栓塞
[0064]PS、PS1、PS2 硅膜
[0065]PS2a硅间隔物
[0066]Pff, Pffl P 型阱
[0067]Ml 布线
[0068]MC, MCl存储元件
[0069]MD半导体区域
[0070]MS半导体区域
[0071]SB半导体衬底
[0072]SD、SD1、SD2 n+型半导体区域
[0073]SL金属硅化物层
[0074]Sff侧壁间隔物
[0075]ZF绝缘膜
【具体实施方式】
[0076]在以下的实施方式中，为了方便在需要时，分割成多个章节或实施方式来说明，但除了特别明示的情况以外，它们并不是相互没有关系的结构，具有一方是另一方的一部分或全部的变形例、详细情况、补充说明等的关系。另外，在以下的实施方式中，提到要件的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况及在原理上明确限定成特定的数量的情况等，都不限于该特定的数量，也可以是特定的数量以上或以下。而且，在以下的实施方式中，其构成要件(还包括要件步骤等)除了特别明示的情况及认为原理上明确是必须的情况等，当然不一定是必须的。同样地，在以下的实施方式中，提到构成要件等的形状、位置关系等时，除了特别明示的情况及认为原理上明确不成立的情况等，包括实质上与该形状等近似或类似的形状、位置关系等。关于上述数值及范围也是同样的。
[0077]以下，基于附图详细说明实施方式。此外，在用于说明实施方式的全部附图中，具有同一功能的部件标注相同的附图标记，并省略其重复说明。另外，在以下的实施方式中，除了特别需要时以外，原则上不重复相同或同样的部分的说明。
[0078]另外，在实施方式中所使用的附图中，为了即使为剖视图也容易观察附图，有时省略剖面线。另外，为了即使为俯视图也能够容易观察附图，有时标注剖面线。
[0079](实施方式I)
[0080]<关于半导体器件的构造>
[0081]参照【专利附图】
【附图说明】本实施方式的半导体器件。图1是本实施方式的半导体器件的关键部位剖视图。图2是放大表示图1的半导体器件的一部分的局部放大剖视图。
[0082]本实施方式的半导体器件是具有非易失性存储器(非易失性存储元件、闪存、非易失性半导体存储装置)的半导体器件。在图1中，示出了形成有构成非易失性存储器的存储元件(存储元件)MC的区域即存储元件形成区域的关键部位剖视图。此外，图1表示与构成存储元件MC的栅极MG的延伸方向(图1的与纸面垂直的方向)垂直的截面。另外，图2放大表示图1中的半导体衬底SB、栅极MG和它们之间的绝缘膜MZ、0X1。
[0083]在存储元件MC中，电荷累积部使用了陷阱绝缘膜(能够累积电荷的绝缘膜)。另夕卜，存储元件MC采用η通道型的晶体管(即η通道型的MISFET)进行说明，但还能够使导电类型相反，采用P通道型的晶体管(即P通道型的MISFET)。
[0084]如图1所示，在由具有例如I?10 Qcm左右的电阻率的P型的单晶硅等构成的半导体衬底(半导体晶圆)SB中，形成有用于分离元件的元件分离区域(未图示)，在该元件分离区域中被分离(限定)的活性区域中形成有P型阱PW。P型阱是被导入P型杂质的P型的半导体区域。P型阱PW主要形成在存储元件形成区域的半导体衬底SB上。在存储元件形成区域的P型阱PW中，形成有图1所示的存储元件MC。
[0085]以下，具体说明形成在存储元件形成区域中的存储元件MC的构成。
[0086]如图1所示,存储元件MC具有形成在半导体衬底SB上(即P型阱PW上)的绝缘膜MZ、形成在绝缘膜MZ上的栅极MG、形成在栅极MG的侧壁上的侧壁间隔物(side wallspacer) SW、和形成在半导体衬底SB的p型讲PW中的源极或漏极用的η型的半导体区域(EX、SD)。S卩，在P型阱PW的表面上，隔着绝缘膜MZ形成有栅极MG，所述绝缘膜MZ具有电荷累积部、作为栅极绝缘膜发挥功能。
[0087]绝缘膜MZ夹设在半导体衬底SB (P型阱PW)和栅极MG之间，是作为栅极绝缘膜发挥功能的膜，也是内部具有电荷累积部的绝缘膜。该绝缘膜MZ是层叠多个绝缘膜而成的层叠绝缘膜。具体来说，绝缘膜MZ由氧化铝膜AOXl (第一绝缘膜、底部绝缘膜)、形成在氧化铝膜AOXl上的硅酸铪膜HSO (第二绝缘膜)、形成在硅酸铪膜HSO上的氧化铝膜A0X2 (第三绝缘膜、顶部绝缘膜)的层叠膜构成。氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2都是绝缘膜。
[0088]在由氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的层叠膜构成的绝缘膜MZ中，氧化铝膜AOXl能够被视为底部绝缘膜，氧化铝膜A0X2能够被视为顶部绝缘膜。由此，绝缘膜MZ具有在底部绝缘膜即氧化铝膜AOXl和顶部绝缘膜即氧化铝膜A0X2之间夹设有硅酸铪膜HSO的构造。
[0089]绝缘膜MZ还能够直接形成在半导体衬底SB (P型阱PW)的表面(硅面)上(即省略界面层0X1)。但是，更优选在绝缘膜MZ和半导体衬底SB (P型阱PW)之间的界面，即，氧化铝膜AOXl和半导体衬底SB (P型阱PW)之间的界面上，设置由薄的氧化硅膜或氮氧化硅膜构成的绝缘性的界面层(绝缘层、绝缘膜)0X1。即，更优选在绝缘膜MZ和半导体衬底SB(p型阱PW)之间，夹设有由薄的氧化硅膜或氮氧化硅膜构成的界面层0X1。通过设置由氧化硅或氮氧化硅构成的界面层0X1，栅极绝缘膜和半导体衬底(的硅面)之间的界面成为Si02/Si或S1N/Si构造，能够减少该界面中的陷阱能级等的缺陷数量，能够提高驱动能力和可靠性。
[0090]此外，为容易观察附图，在图1中，将由氧化铝膜A0X1、硅酸铪膜HS0、氧化铝膜A0X2的层叠膜构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上,如图2的放大图所示,绝缘膜MZ由氧化铝膜A0X1、硅酸铪膜HSO和氧化铝膜A0X2的层叠膜构成。
[0091]绝缘膜MZ中的硅酸铪膜HSO是具有电荷累积功能的绝缘膜。即，绝缘膜MZ中的硅酸铪膜HSO是用于累积电荷的绝缘膜，作为电荷累积层(电荷累积部)发挥功能。也就是说，硅酸铪膜HSO是形成在绝缘膜MZ中的陷阱绝缘膜。像这样，在本实施方式中，作为具有陷阱能级的绝缘膜(电荷累积层)采用硅酸铪膜HS0。由此，绝缘膜MZ能够被视为内部具有电荷累积部(这里是硅酸铪膜HS0)的绝缘膜。
[0092]绝缘膜MZ中的位于硅酸铪膜HSO的上下的氧化铝膜A0X2和氧化铝膜AOXl能够作为电荷阻挡层或电荷遏制层发挥功能。在栅极MG和半导体衬底SB (P型阱PW)之间的绝缘膜MZ中，通过采用氧化铝膜A0X2和氧化铝膜AOXl夹着硅酸铪膜HSO的构造，能够实现电荷向硅酸铪膜HSO的累积。
[0093]形成在存储元件形成区域的绝缘膜MZ作为存储元件MC的栅极绝缘膜发挥功能，具有电荷保持(电荷累积)功能。因此，绝缘膜MZ为能够作为存储器晶体管的具有电荷保持功能的栅极绝缘膜发挥功能，至少具有3层的层叠构造，与作为电荷阻挡层发挥功能的外侧的层(这里是氧化铝膜A0X1、A0X2)的势垒高度相比，作为电荷累积部发挥功能的内侧的层(这里是硅酸铪膜HS0)的势垒高度更低。这能够如本实施方式这样地通过使绝缘膜MZ采用具有氧化铝膜AOXl、氧化铝膜AOXl上的硅酸铪膜HSO和硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜而实现。
[0094]绝缘膜MZ具有利用顶部绝缘膜和底部绝缘膜夹着电荷累积层(这里是硅酸铪膜HS0)的层叠构造，这里，作为顶部绝缘膜使用氧化铝膜A0X2，作为底部绝缘膜使用氧化铝膜A0X1。还能够代替氧化铝膜AOX2，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的顶部绝缘膜使用。另夕卜,还能够代替氧化铝膜AOXl，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的底部绝缘膜使用。
[0095]绝缘膜MZ的顶部绝缘膜和底部绝缘膜的各自的带隙(band gap)需要比位于顶部绝缘膜和底部绝缘膜之间的电荷累积层(这里是硅酸铪膜HS0)的带隙大。由此，顶部绝缘膜和底部绝缘膜能够分别作为电荷阻挡层(或电荷遏制层)发挥功能。氧化铝膜、氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)及铝酸铪膜(HfAlO膜)具有比硅酸铪膜的带隙大的带隙，从而能够作为绝缘膜MZ的顶部绝缘膜或底部绝缘膜使用。
[0096]但是，作为绝缘膜MZ的底部绝缘膜最优选氧化铝膜AOXl，作为绝缘膜MZ的顶部绝缘膜最优选氧化铝膜A0X2。若作为绝缘膜MZ的底部绝缘膜及顶部绝缘膜使用氧化铝膜AOXl及氧化铝膜A0X2，则底部绝缘膜及顶部绝缘膜作为电荷阻挡层(或电荷遏制层)，能够更可靠地发挥功能，并且能够更可靠地提高底部绝缘膜及顶部绝缘膜的介电常数。
[0097]氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2分别是介电常数(比介电常数)比氧化硅高的绝缘材料膜，所谓的High-k膜(高介电常数膜、高介电常数绝缘膜)。此外，在本申请中，提及High-k膜、高介电常数膜、高介电常数绝缘膜或者高介电常数栅极绝缘膜时，是指介电常数(比介电常数)比氧化硅(S1x，代表性的是S12)高的膜。
[0098]另外，氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2都是高介电常数绝缘膜，介电常数(比介电常数)比氧化硅高，而且，介电常数(比介电常数)还比氮化硅高。即，氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的介电常数(比介电常数)都比氮化硅高。
[0099]硅酸铪膜HSO由含有Hf (铪)、Si(Silicon，硅)和0(氧)作为主要成分的绝缘材料构成。即，硅酸铪膜HSO是由铪(Hf)、硅(Si)和氧(O)构成的绝缘材料膜，还能够记作HfS1 膜。
[0100]而且，硅酸铪膜HSO的组成如下所述。在硅酸铪膜HSO中，Hf (铪)的原子数占Hf(铪)和Si(硅)的总原子数的比例处于77?91原子％的范围内。即，在硅酸铪膜HSO中，Hf (铪)的原子数除以Hf (铪)的原子数和Si (硅)的原子数之和得到的值处于0.77?0.91的范围内。也就是说，在硅酸铪膜HSO中，设Hf(铪)的原子数为NHf、Si(硅)的原子数为Nsi时，0.77 ^ NHf/(NHf+NSi) ^ 0.91成立。换言之，将硅酸铪膜HSO的组成(组成比)记作HfxSiyOz时，0.77兰x/(x+y)兰0.91成立。也就是说，硅酸铪膜HSO中的Hf (铪)、Si (娃)和0(氧)的原子比(原子数之比)为X:y:z时,0.77兰x/(x+y) ^ 0.91成立。因此，硅酸铪膜HSO中的Hf (铪)和Si (硅)的原子比为X:y时，0.77 ^ x/(x+y)兰0.91成立。需要说明的是，x、y和z可以是整数，也可以不是整数。将硅酸铪膜HSO的组成设定成这样的范围是为使陷阱绝缘膜成为高介电常数绝缘膜，并提高陷阱电荷密度，关于该情况，在后面进行详细说明。
[0101]关于这样的绝缘膜MZ，总结如下。
[0102]在本实施方式中，在半导体衬底SB和栅极MG之间，夹设有作为栅极绝缘膜发挥功能的绝缘膜MZ，该绝缘膜MZ是层叠绝缘膜，具有第一绝缘膜(底部绝缘膜)、该第一绝缘膜上的第二绝缘膜和该第二绝缘膜上的第三绝缘膜(顶部绝缘膜)。氧化铝膜AOXl与第一绝缘膜对应，硅酸铪膜HSO与第二绝缘膜对应，氧化铝膜A0X2与第三绝缘膜对应。中间层即第二绝缘膜是高介电常数绝缘膜，但更优选第一绝缘膜和第三绝缘膜也是高介电常数绝缘膜。中间层即第二绝缘膜(这里是硅酸铪膜HS0)是具有电荷累积功能的绝缘膜，是所谓的陷阱绝缘膜。这里，陷阱绝缘膜是指能够进行电荷的累积的绝缘膜。优选陷阱绝缘膜即第二绝缘膜在本实施方式中作为构成元素含有铪(Hf)、硅(Si)和氧(O)，且铪(Hf)和硅(Si)的原子比(原子数的比)为X:y时，0.77 ^ X/(x+y) ^ 0.91成立。此外，x和y可以是整数，也可以不是整数。
[0103]位于陷阱绝缘膜即第二绝缘膜的上下的第三绝缘膜和第一绝缘膜能够作为用于将电荷局限于陷阱绝缘膜中的电荷阻挡层或电荷遏制层发挥功能。由此，第一绝缘膜和第三绝缘膜的各自的带隙优选比陷阱绝缘膜即第二绝缘膜的带隙大。考虑到使带隙比作为构成元素含有铪(Hf)、硅(Si)和氧(O)的第二绝缘膜大时，第一绝缘膜和第三绝缘膜能够使用氧化铝膜、氧化硅膜、氮氧化硅膜、氮氧化铝膜、硅酸铝膜或铝酸铪膜等。其中，最优选将氧化铝膜作为第一绝缘膜及第三绝缘膜。即，作为第一绝缘膜优选氧化铝膜A0X1，作为第三绝缘膜优选氧化铝膜A0X2。另外，陷阱绝缘膜即第二绝缘膜作为构成元素含有铪(Hf)、硅(Si)和氧(O)，但更优选硅酸铪膜(即HfS1膜)。由此，作为第二绝缘膜优选硅酸铪膜HSO。
[0104]栅极MG由导电膜构成，但这里由硅膜形成，该硅膜优选是多晶硅(多晶硅)膜。构成栅极MG的娃膜优选米用被导入η型杂质的掺杂多晶娃膜。
[0105]作为其他方式，栅极MG还能够采用金属栅极。该情况下，栅极MG由金属膜构成。作为构成栅极MG的金属膜，能够使用例如氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或铝(Al)膜等。此外，构成栅极MG的金属膜是显示金属传导的导电膜，不限于单体的金属膜(纯金属膜)或合金膜，也可以是显示金属传导的金属化合物膜(氮化金属膜或碳化金属膜等)。另外，栅极MG采用金属栅极的情况下，还能够通过层叠膜形成栅极MG，但该层叠膜的最下层采用金属膜(显示金属传导的导电膜)。另外，该层叠膜还能够采用多个金属膜(显示金属传导的导电膜)的层叠膜、或者金属膜(显示金属传导的导电膜)和该金属膜上的硅膜(多晶硅膜)的层叠膜。即，栅极MG也能够由金属膜(显示金属传导的导电膜)和该金属膜上的硅膜(多晶硅膜)的层叠膜形成。
[0106]栅极MG采用金属栅极的情况下，能够获得如下优点，抑制栅极MG的耗尽现象，并能够使寄生电容消失。另外，还能够获得实现存储元件MC的小型化(栅极绝缘膜的薄膜化)这样的优点。
[0107]在栅极MG的侧壁上，作为侧壁绝缘膜形成有侧壁间隔物(侧壁绝缘膜、侧壁)SW。侧壁间隔物SW由绝缘膜形成，例如由氧化硅膜或氮化硅膜或者它们的层叠膜形成。
[0108]在存储元件形成区域的P型讲PW中，作为存储元件MC用的LDD(Lightly dopedDrain,轻掺杂漏极)构造的源极.漏极区域(源极或漏极用的半导体区域)，形成有n_型半导体区域(延展区域、LDD区域)EX和杂质浓度比其高的n+型半导体区域(源极?漏极区域)SD。与n_型半导体区域EX相比，n+型半导体区域SD的杂质浓度较高，并且接合深度较深。
[0109]n_型半导体区域EX自对准地形成在栅极MG处，n+型半导体区域SD自对准地形成在设置于栅极MG的侧壁上的侧壁间隔物SW处。由此，低浓度的n_型半导体区域EX形成在栅极MG的侧壁上的侧壁间隔物SW的下方，高浓度的n+型半导体区域SD形成在低浓度的n_型半导体区域EX的外侧。S卩，n_型半导体区域EX位于形成在栅极MG的侧壁上的侧壁间隔物SW的下方，并夹设在通道形成区域和n+型半导体区域SD之间。
[0110]半导体衬底SB (P型阱PW)中的栅极MG下方的区域成为形成通道的区域，即通道形成区域。在栅极MG下的绝缘膜MZ之下的通道形成区域中，根据需要形成阈值电压调整用的半导体区域(P型半导体区域或η型半导体区域)。
[0111]在存储元件形成区域的半导体衬底SB (P型阱PW)中，在隔着通道形成区域而彼此分离的区域中，形成有η—型半导体区域ΕΧ，在η—型半导体区域EX的外侧(从通道形成区域远离的一侧)，形成有η+型半导体区域SD。也就是说，η_型半导体区域EX与通道形成区域相邻，η+型半导体区域SD从通道形成区域分离η_型半导体区域EX的量(沿通道长度方向分离)，并且形成在与η_型半导体区域EX接触的位置。
[0112]更优选在η+型半导体区域SD及栅极MG的表面(上表面)上，使用自对准硅化物(Salicide:Self Aligned Silicide)技术,形成金属娃化物层SL。金属娃化物层SL能够采用硅化钴层、硅化镍层或添加钼的镍硅化物层等。
[0113]作为其他方式，在栅极MG采用金属栅极的情况下，存在于栅极MG上能够形成和不能形成金属硅化物层SL的情况。例如，栅极MG采用金属膜(显示金属传导的导电膜)和该金属膜上的硅膜(多晶硅膜)的层叠膜的情况下，能够使用自对准硅化物技术在该硅膜上形成金属硅化物层SL。另一方面，栅极MG整体由金属膜(显示金属传导的导电膜)的单层膜或层叠膜形成的情况下，即使使用自对准硅化物技术在栅极MG上也不会形成金属硅化物层SL。
[0114]以下，关于比存储元件MC更靠上层的构造进行说明。
[0115]在半导体衬底SB上，以覆盖栅极MG及侧壁间隔物SW的方式，作为层间绝缘膜形成有绝缘膜IL1。绝缘膜ILl由氧化硅膜的单体膜、或者氮化硅膜和比该氮化硅膜厚地形成在该氮化硅膜上的氧化硅膜的层叠膜等构成。绝缘膜ILl的上表面被平坦化。
[0116]在绝缘膜ILl上形成有接触孔(开口部、通孔)CT，在接触孔CT内，作为导电体部(连接用导体部)埋入导电性的栓塞PG。
[0117]栓塞PG由形成在接触孔CT的底部及侧壁(侧面)上的薄的壁垒导体膜、和以埋入接触孔CT的方式形成在该壁垒导体膜上的主导体膜形成，但为简化附图，在图1中，一体地示出了构成栓塞PG的壁垒导体膜和主导体膜(钨膜)。此外，构成栓塞PG的壁垒导体膜能够采用例如钛膜、氮化钛膜或它们的层叠膜，构成栓塞PG的主导体膜能够采用钨膜。
[0118]接触孔CT及埋入其中的栓塞PG形成在n+型半导体区域SD的上部或栅极MG的上部等。在接触孔CT的底部，半导体衬底SB的主面的一部分，例如n+型半导体区域SD(的表面上的金属硅化物层SL)的一部分或栅极MG(的表面上的金属硅化物层SL)的一部分等露出。而且，在该露出部(接触孔CT的底部的露出部)连接有栓塞PG。此外，在图1中，示出了 n+型半导体区域SD (的表面上的金属硅化物层SL)的一部分在接触孔CT的底部露出并与填埋该接触孔CT的栓塞PG电连接的截面。
[0119]在埋入有栓塞PG的绝缘膜ILl上形成有布线(布线层)Ml。布线Ml是例如镶嵌布线(damascene interconnect)(埋入布线)，被埋入布线槽中,所述布线槽设置在形成于绝缘膜ILl上的绝缘膜IL2中。布线Ml通过栓塞PG与n+型半导体区域SD或栅极MG等电连接。此外，在图1中，作为布线Ml的例子，示出了通过栓塞PG与n+型半导体区域SD电连接的布线Ml。而且，还形成有上层的布线及绝缘膜，但这里省略了其图示及说明。另外，布线Ml及比其更靠上层的布线不限于镶嵌布线(埋入布线)，还能够将布线用的导电体膜进行图案化而形成，还能够采用例如钨布线或铝布线等。
[0120]存储元件MC是设置有内部具有电荷累积部的栅极绝缘膜(这里是绝缘膜MZ)的场效应晶体管。存储元件MC通过将电荷累积或保持在绝缘膜MZ中的电荷累积层(电荷累积部)即硅酸铪膜HSO中，而能够进行信息的存储。
[0121]例如，在存储元件MC的写入工作时，通过向绝缘膜MZ中的硅酸铪膜HSO注入电子，使存储元件MC成为写入状态。另外，在存储元件MC的删除工作时，从绝缘膜MZ中的硅酸铪膜HSO排出电子，或者将空穴(Hole)注入到绝缘膜MZ中的硅酸铪膜HSO中，由此使存储元件MC成为删除状态。在存储元件MC的读取工作时，能够利用存储元件MC的阈值电压在写入状态和删除状态下不同的特性，判别存储元件MC是写入状态还是删除状态。
[0122]<关于半导体器件的制造工序>
[0123]以下，关于本实施方式的半导体器件的制造方法进行说明。
[0124]图3及图4是表示本实施方式的半导体器件的制造工序的一部分的流程图。图5?图16是本实施方式的半导体器件的制造工序中的关键部位剖视图，示出了与上述图1相当的区域的剖视图。
[0125]制造半导体器件时，如图5所示，首先，准备例如由电阻率为I?1Qcm左右的P型的单晶硅等构成的半导体衬底(半导体晶圆)SB(图3的步骤SI)。然后，在半导体衬底SB的主面上，形成限定(划分)活性区域的元件分离区域(未图示)。该元件分离区域由氧化娃等的绝缘膜构成，能够使用例如STI (Shallow Trench Isolat1n)法等形成。例如，在半导体衬底SB的主面上形成了元件分离用的槽之后，在该元件分离用的槽内，埋入由例如氧化硅等构成的绝缘膜，由此能够形成元件分离区域。
[0126]然后，如图6所示，在存储元件形成区域的半导体衬底SB上形成P型阱PW(图3的步骤S2)。
[0127]P型阱PW能够通过例如向半导体衬底SB中离子注入硼(B)等p型的杂质等而形成。P型阱PW形成在从半导体衬底SB的主面到规定深度的范围内。
[0128]然后，通过例如使用了氢氟酸(HF)水溶液的湿式蚀刻等来除去半导体衬底SB的表面的自然氧化膜，由此清洗半导体衬底SB的表面来进行清洁。由此，半导体衬底SB (P型阱PW)的表面(硅面)露出。
[0129]然后，在半导体衬底SB的表面上，即在P型阱PW的表面上，作为绝缘层，形成由氧化硅膜或氮氧化硅膜构成的界面层(绝缘层、绝缘膜)0X1 (图3的步骤S3)。
[0130]界面层0X1的膜厚薄，优选为0.5?2nm，例如能够为Inm左右。界面层0X1为氧化硅膜的情况下，能够使用例如热氧化法等形成界面层0X1。另外，界面层0X1采用氮氧化硅膜的情况下，例如，通过使用了 N20、02和H2的高温短时间氧化法、或者在形成了氧化硅膜之后在等离子体中进行氮化处理(等离子体氮化)的方法等，能够形成界面层0X1。
[0131]在步骤S3中形成界面层0X1之后，通过在该界面层0X1上形成绝缘膜MZ，使栅极绝缘膜和半导体衬底(的硅面)的界面成为Si02/Si或S1N/Si构造，减少该界面中的陷阱能级等的缺陷数量，能够提高驱动能力和可靠性。
[0132]然后，如图7所示，在半导体衬底SB的主面上，即在界面层0X1上，形成绝缘膜MZ (图3的步骤S4)。绝缘膜MZ是存储元件MC的栅极绝缘膜用的绝缘膜，是内部具有电荷累积部的绝缘膜。
[0133]此外，为了容易观察附图，在图7中，由氧化铝膜A0X1、硅酸铪膜HSO和氧化铝膜A0X2构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上，如图7中由虚线的圆包围的区域的放大图所示，绝缘膜MZ由氧化铝膜A0X1、氧化铝膜AOXl上的硅酸铪膜HS0、硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜构成。
[0134]由此，步骤S4的绝缘膜MZ形成工序包括:氧化铝膜AOXl形成工序、硅酸铪膜HSO形成工序和氧化铝膜A0X2形成工序。在步骤S4中，在氧化铝膜AOXl形成工序之后，进行硅酸铪膜HSO形成工序，然后进行氧化铝膜A0X2形成工序。具体来说，步骤S4能够如下地进行。
[0135]即，在步骤S4中，首先，在半导体衬底SB的主面(主面整个面)上，即在界面层0X1上，作为第一绝缘膜形成氧化铝膜AOXl。氧化铝膜AOXl能够使用例如ALD (Atomic LayerDeposit1n:原子层堆积)法或CVD (Chemical Vapor Deposit1n:化学气相沉积)法等形成。氧化铝膜AOXl的膜厚优选为I?6nm，能够采用例如4nm左右。氧化铝膜AOXl代表性的是Al2O3膜，但也包括Al (铝)和0(氧)的原子比为2:3以外的情况。
[0136]然后，在步骤S4中，在半导体衬底SB的主面(主面全面)上，即在氧化铝膜AOXl上，作为第二绝缘膜形成硅酸铪膜HS0。硅酸铪膜HSO能够使用例如ALD法或CVD法等形成。硅酸铪膜HSO的膜厚优选为2?15nm，能采用例如1nm左右。
[0137]硅酸铪膜HSO膜是由铪(Hf)、硅(silicon, Si)和氧(0)构成的绝缘材料膜(即HfS1膜)。另外，硅酸铪膜HSO膜还能够记作HfS1膜，但在Hf、Si和O的原子比不是1:1:1，当硅酸铪膜HSO中的Hf(铪)和Si (硅)的原子比为X:y时，0.77 ^ x/(x+y) ^ 0.91成立。
[0138]然后，在步骤S4中，在半导体衬底SB的主面(主面整个面)上，即在硅酸铪膜HSO上，作为第三绝缘膜形成氧化铝膜A0X2。氧化铝膜A0X2能够使用例如ALD法或CVD法等形成。氧化铝膜A0X2的膜厚优选为4?12nm，能够采用例如8nm左右。氧化铝膜A0X2代表性的是Al2O3膜，但也包括Al (铝)和0(氧)的原子比为2:3以外的情况。
[0139]像这样实施步骤S4，在存储元件形成区域中，在半导体衬底SB (P型阱PW)上，成为界面层0X1、氧化铝膜A0X1、硅酸铪膜HSO及氧化铝膜A0X2从下方开始按顺序被层叠的状态。氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2都是高介电常数绝缘膜，介电常数(比介电常数)比氧化硅高，另外，介电常数(比介电常数)也比氮化硅高。
[0140]硅酸铪膜HSO的组成如下所述。即，在硅酸铪膜HSO中，Hf (铪)的原子数占Hf (铪)和Si(硅)的总原子数的比例处于77?91原子％的范围内。也就是说，在硅酸铪膜HSO中，设Hf (铪)的原子数为NHf'Si (硅)的原子数为Nsi时，0.77兰Naf/(NHf+NSi) ^ 0.91成立。换言之，将硅酸铪膜HSO的组成(组成比)记作HfxSiyOz时，0.77兰x/ (x+y) ^ 0.91成立。也就是说，硅酸铪膜HSO中的Hf (铪)、Si(硅)和0(氧)的原子比为x:y:z时，0.77 ^ x/(x+y)兰0.91成立。因此，硅酸铪膜HSO中的Hf (铪)和Si (硅)的原子比为X:y时，0.77 = x/ (x+y) = 0.91成立。此外，x、y和z可以是整数,也可以不是整数。
[0141]硅酸铪膜HSO的组成能够通过调整在形成硅酸铪膜HSO时的气体的种类或流量等等来控制。
[0142]此外，如上所述，在步骤S4中，还能够代替氧化铝膜A0X1，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的底部绝缘膜形成。另外，还能够代替氧化铝膜A0X2，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的顶部绝缘膜形成。
[0143]然后，进行热处理(退火处理)(图3的步骤S5)。该步骤S5的热处理是为了构成绝缘膜MZ的各膜(氧化铝膜A0X1、硅酸铪膜HS0、氧化铝膜A0X2)的结晶化、尤其是为了硅酸铪膜HSO的结晶化而进行的。即，步骤S5是用于结晶化的热处理，还能够视为结晶化退火处理。能够通过步骤S5的热处理使硅酸铪膜HSO结晶化。
[0144]步骤S5的热处理的热处理温度优选为800?1050°C的范围内，能够采用例如950°C左右，热处理时间能够采用例如5秒左右。
[0145]另外，在步骤S5中，对半导体衬底SB进行热处理，作为热处理装置能够使用例如灯照退火装置等。
[0146]作为其他方式，还能够在其他的工序阶段，例如，后述的硅膜PS形成之后立即(即，后述的硅膜PS形成后且硅膜PS的形成图案工序前)进行步骤S5的热处理(用于结晶化的热处理)，另外，还能够兼用作下述的源极.漏极区域形成后的活性化退火。
[0147]但是，步骤S5的热处理(用于结晶化的热处理)更优选在氧化铝膜A0X2形成之后立即(即在氧化铝膜A0X2形成后且后述的硅膜PS形成前)进行，或者在硅酸铪膜HSO形成之后立即(即在硅酸铪膜HSO形成后且氧化铝膜A0X2形成前)进行。由此，能够进一步增大硅酸铪膜HSO的陷阱电荷密度的增大效果。
[0148]此外，步骤S5的热处理是为了构成绝缘膜MZ的各膜的结晶化、尤其是硅酸铪膜HSO的结晶化而进行的，因此至少需要在形成了硅酸铪膜HSO之后进行。
[0149]然后，如图8所示，在半导体衬底SB的主面(主面整个面)上，即在绝缘膜MZ上，作为栅极MG形成用的导电膜形成硅膜PS (图3的步骤S6)。
[0150]硅膜PS由多晶硅膜构成，能够使用CVD法等形成。硅膜PS的膜厚优选为30?200nm,能够采用例如10nm左右。还能够是,在成膜时将娃膜PS作为无定形娃膜形成之后，在之后的热处理中使无定形娃膜成为多晶娃膜。
[0151]另外，硅膜PS通过在成膜时导入杂质或者在成膜后离子注入杂质等，被导入杂质并成为低电阻的半导体膜(掺杂多晶硅膜)。存储元件形成区域中的硅膜PS优选为导入了磷(P)或砷(As)等η型杂质的η型的硅膜。在硅膜PS的成膜时导入η型杂质的情况下，使硅膜PS的成膜用的气体含有掺杂气体(η型杂质添加用的气体)，由此能够成膜为导入了η型杂质的硅膜PS。另外，在硅膜PS成膜之后以离子注入方式向硅膜PS导入杂质的情况下，能够对硅膜PS整体进行离子注入，或者在硅膜PS上形成作为离子注入阻止掩膜的光致抗蚀层之后，对存储元件形成区域的硅膜PS进行离子注入。无论采用哪种方式，存储元件形成区域的硅膜PS均被导入杂质并成为低电阻的半导体膜。
[0152]然后，如图9所示，使用光刻技术及蚀刻技术使硅膜PS形成图案，由此形成栅极MG(图3的步骤S7)。该步骤S7的形成图案工序能够如下所述地进行。
[0153]S卩，首先，使用光刻法在硅膜PS上形成光刻胶图案(未图示)。该光刻胶图案形成在存储元件形成区域中的栅极MG形成预定区域。然后，将该光刻胶图案作为蚀刻掩膜使用，蚀刻(优选干式蚀刻)硅膜PS并形成图案。然后，除去该光刻胶图案，图9示出了该状态。
[0154]像这样，在步骤S7中硅膜PS形成图案，如图9所示，形成由硅膜PS (形成有图案)构成的栅极MG。也就是说，在存储元件形成区域中，通过蚀刻除去成为栅极MG的部分以外的硅膜PS，由此形成栅极MG。栅极MG形成在绝缘膜MZ上。即，由硅膜PS(形成有图案)构成的栅极MG隔着绝缘膜MZ (界面层0X1及绝缘膜MZ)形成在P型阱PW的表面上。
[0155]另外，作为其他方式，栅极MG采用金属栅极的情况下，代替硅膜PS，使用金属膜，或者使用金属膜和该金属膜上的硅膜的层叠膜等即可。该情况下，栅极MG成为在金属膜中形成图案的结构、或者在金属膜和该金属膜上的硅膜的层叠膜中形成图案的结构。此外，这里所谓的金属膜是显示金属传导的导电膜，不限于单体的金属膜(纯金属膜)或合金膜，也可以是显示金属传导的金属化合物膜(氮化金属膜或碳化金属膜等)。
[0156]然后，如图10所示，通过蚀刻除去绝缘膜MZ中的未被栅极MG覆盖而露出的部分(图3的步骤S8)。在该步骤S8中，优选使用湿式蚀刻。作为蚀刻液能够示意例如氢氟酸溶液等。
[0157]在步骤S8中，位于栅极MG下方的绝缘膜MZ未被除去而残留，成为存储元件MC的高介电常数栅极绝缘膜。即，残留在栅极MG下方的绝缘膜MZ成为存储元件MC的栅极绝缘膜(具有电荷累积部的栅极绝缘膜)，作为高介电常数栅极绝缘膜发挥功能。也就是说，在步骤S8中，残留在栅极MG下方并夹设在栅极MG和半导体衬底SB (P型阱PW)之间的绝缘膜MZ成为存储元件MC的栅极绝缘膜(具有电荷累积部的栅极绝缘膜)，作为高介电常数栅极绝缘膜发挥功能。此外，形成了界面层0X1的情况下，在残留在栅极MG下方的绝缘膜MZ和半导体衬底SB (P型阱PW)之间夹设有界面层0X1，该界面层0X1和绝缘膜MZ的层叠膜作为存储元件MC的栅极绝缘膜发挥功能。
[0158]另外，还能够通过步骤S7中对硅膜PS形成图案时的干式蚀刻来蚀刻未被栅极MG覆盖的部分的绝缘膜MZ的一部分。即，还能够通过步骤S7中对硅膜PS形成图案时的干式蚀刻和步骤S8的蚀刻(优选湿式蚀刻)，除去未被栅极MG覆盖的部分的绝缘膜MZ。
[0159]此外，为容易观察附图，在图10中，由氧化铝膜A0X1、硅酸铪膜HSO和氧化铝膜A0X2构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上，如图10中被虚线的圆包围的区域的放大图所示，绝缘膜MZ由氧化铝膜A0X1、氧化铝膜AOXl上的硅酸铪膜HSO和硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜构成。
[0160]然后，如图11所示，通过离子注入法等，在存储元件形成区域的半导体衬底SB(p型阱PW)上形成n_型半导体区域EX (图3的步骤S9)。
[0161]S卩，在步骤S9中，在存储元件形成区域中的P型阱PW的栅极MG的两侧的区域中，通过离子注入磷(P)或砷(As)等η型杂质，形成η—型半导体区域EX。在为了形成该η_型半导体区域EX而进行离子注入时，栅极MG能够作为掩膜(离子注入阻止掩膜)发挥功能，从而η_型半导体区域EX自对准地形成在栅极MG的侧壁处。因此，在存储元件形成区域的半导体衬底SB (P型阱PW)中，在栅极MG的两侧(栅极长度方向的两侧)形成η—型半导体区域ΕΧ。
[0162]然后，如图12所示，在栅极MG的侧壁上，作为侧壁绝缘膜形成由绝缘膜构成的侧壁间隔物SW(图4的步骤S10)。
[0163]步骤SlO的侧壁间隔物SW形成工序例如能够如下所述地进行。S卩，在半导体衬底SB的主面整个面上，以覆盖栅极MG的方式形成侧壁间隔物SW形成用的绝缘膜。该侧壁间隔物SW形成用的绝缘膜例如由氧化硅膜或氮化硅膜或者它们的层叠膜等构成，能够使用CVD法等形成。然后，通过各向异性蚀刻技术回蚀(蚀刻、干式蚀刻、各向异性蚀刻)该侧壁间隔物SW形成用的绝缘膜。由此，如图12所示，侧壁间隔物SW形成用的绝缘膜有选择地残留在栅极MG的侧壁上，形成侧壁间隔物SW。
[0164]然后，通过离子注入法等，在存储元件形成区域的半导体衬底SB (P型阱PW)上形成η.型半导体区域SD (图4的步骤SI I)。
[0165]即，在步骤SI I中，在存储元件形成区域中的P型阱PW的栅极MG及侧壁间隔物SW的两侧的区域，通过离子注入磷(P)或砷(As)等η型杂质，形成η+型半导体区域SD。在用于形成该η+型半导体区域SD的离子注入时，栅极MG和其侧壁上的侧壁间隔物SW能够作为掩膜(离子注入阻止掩膜)发挥功能，从而η+型半导体区域SD自对准地形成在栅极MG的侧壁上的侧壁间隔物SW的侧面。因此，在存储元件形成区域的半导体衬底SB (P型阱PW)中，在由栅极MG和其侧壁上的侧壁间隔物SW构成的结构体的两侧(栅极长度方向的两侧)形成有η+型半导体区域SD。与η_型半导体区域EX相比，η+型半导体区域SD的杂质浓度较高且接合深度更深。
[0166]像这样，通过η_型半导体区域EX和杂质浓度比其高的η.型半导体区域SD，在存储元件形成区域的半导体衬底SB (P型阱PW)上，形成作为存储元件MC的源极或漏极用的半导体区域(源极.漏极区域)发挥功能的η型的半导体区域。与η—型半导体区域EX相t匕，n+型半导体区域SD的杂质浓度较高且接合深度更深。
[0167]另外，构成栅极MG的硅膜能够在n_型半导体区域EX形成用的离子注入工序或n+型半导体区域SD形成用的离子注入工序中被导入η型的杂质。
[0168]然后，进行热处理即活性化退火，用于使被导入源极或漏极用的半导体区域(η_型半导体区域EX及η+型半导体区域SD)等的杂质活性化(图4的步骤S12)。步骤S12的热处理能够在例如900°C?1100°C的热处理温度下，在惰性气体环境中，更优选在氮气环境中进行。
[0169]像这样，形成存储元件MC。栅极MG作为存储元件MC的栅极发挥功能，栅极MG下方的绝缘膜MZ (及其下的界面层0X1)作为存储元件MC的栅极绝缘膜发挥功能。而且，作为存储元件MC的源极或漏极发挥功能的η型的半导体区域(杂质扩散层)由η+型半导体区域SD及η_型半导体区域EX形成。
[0170]然后,通过自对准娃化物(Salicide:Self Aligned Silicide)工艺,形成金属娃化物层SL(图4的步骤S13)。金属硅化物层SL能够如下地形成。
[0171]首先，根据需要进行蚀刻(例如使用了稀氢氟酸等的湿式蚀刻)。由此，使n+型半导体区域SD的上表面(表面)和栅极MG的上表面清洁(露出)。此时的蚀刻能够采用除去自然氧化膜的程度的轻的蚀刻。然后，如图13所示，在包含n+型半导体区域SD及栅极MG的各上表面(表面)在内的半导体衬底SB的主面整个面上，以覆盖栅极MG及侧壁间隔物SW的方式形成(堆积)金属膜ME。金属膜ME能够采用单体的金属膜(纯金属膜)或合金膜，例如由钴(Co)膜、镍(Ni)膜或镍钼合金膜等构成。金属膜ME能够使用溅射法等形成。
[0172]然后，对半导体衬底SB实施热处理，由此使n+型半导体区域SD及栅极MG的各上层部分(表层部分)与金属膜ME反应。由此，如图14所示，在n+型半导体区域SD及栅极MG的各上部(上表面、表面、上层部)，分别形成娃和金属的反应层即金属娃化物层SL。金属硅化物层SL能够采用例如硅化钴层(金属膜ME为钴膜的情况)、硅化镍层(金属膜ME为镍膜的情况)或添加钼的镍硅化物层(金属膜ME为镍钼合金膜的情况)。这里，添加钼的镍硅化物与含有钼的硅化镍，即镍钼硅化物对应。然后，除去未反应的金属膜ME。在图14中，示出了该阶段的剖视图。除去了未反应的金属膜ME之后，还能够再进行热处理。
[0173]像这样，通过进行所谓的自对准硅化物工艺，能够形成金属硅化物层SL。通过在n+型半导体区域SD及栅极MG的上部形成金属硅化物层SL，能够使源极、漏极或栅极的电阻(扩散电阻或接触电阻等)降低。
[0174]另外，在栅极MG采用金属栅极，并且栅极MG整体由金属(显示金属传导的导体)形成的情况下，在栅极MG上没有形成金属硅化物层SL。
[0175]然后，如图15所示，在半导体衬底SB的主面整个面上，以覆盖栅极MG及侧壁间隔物SW的方式，作为层间绝缘膜形成(堆积)绝缘膜(层间绝缘膜)ILl (图4的步骤S14)。
[0176]绝缘膜ILl由氧化硅膜的单体膜、或者氮化硅膜和比该氮化硅膜厚地形成在该氮化硅膜上的氧化硅膜的层叠膜等构成，能够使用例如CVD法等形成。在形成绝缘膜ILl后，根据需要使用CMP (Chemical Mechanical Polishing:化学机械研磨)法等使绝缘膜ILl的上表面平坦。
[0177]然后，将使用光刻法在绝缘膜ILl上形成的光刻胶图案(未图示)作为蚀刻掩膜，干式蚀刻绝缘膜IL1，由此在绝缘膜ILl上形成接触孔(开口部、通孔)CT(图4的步骤S15)。接触孔CT以贯穿绝缘膜ILl的方式形成。
[0178]然后，在接触孔CT内，作为连接用的导电体部，形成由钨(W)等构成的导电性的栓塞PG (图4的步骤S16)。
[0179]为了形成栓塞PG，例如，在包含接触孔CT的内部(底部及侧壁上)在内的绝缘膜ILl上，形成壁垒导体膜。该壁垒导体膜例如由钛膜、氮化钛膜或它们的层叠膜构成。然后，在该壁垒导体膜上以填埋接触孔CT的方式形成由钨膜等构成的主导体膜之后，通过CMP法或蚀刻法等除去绝缘膜ILl上的不需要的主导体膜及壁垒导体膜，由此能够形成栓塞PG。此外，为简化附图，在图15中，一体地示出了构成栓塞PG的壁垒导体膜及主导体膜(钨膜)。
[0180]接触孔CT及被埋入其中的栓塞PG形成在n+型半导体区域SD及栅极MG的上部等。在接触孔CT的底部，半导体衬底SB的主面的一部分露出。例如，n+型半导体区域SD(的表面上的金属硅化物层SL)的一部分、和栅极MG (的表面上的金属硅化物层SL)的一部分等露出。此外，在图15中，示出了 n+型半导体区域SD(的表面上的金属硅化物层SL)的一部分在接触孔CT的底部露出、并与填埋该接触孔CT的栓塞PG电连接的截面。
[0181]然后，在埋入了栓塞PG的绝缘膜ILl上形成第一层布线即布线(布线层)M1 (图4的步骤S17)。关于使用镶嵌技术(这里是单镶嵌技术)形成该布线Ml的情况进行说明。
[0182]首先，如图16所示，在埋入了栓塞PG的绝缘膜ILl上形成绝缘膜IL2。绝缘膜IL2还能够由多个绝缘膜的层叠膜形成。然后，通过将光刻胶图案(未图示)作为蚀刻掩膜的干式蚀刻，在绝缘膜IL2的规定的区域形成了布线槽(布线用的槽)之后，在包含布线槽的底部及侧壁在内的绝缘膜IL2上形成壁垒导体膜。该壁垒导体膜由例如氮化钛膜、钽膜或氮化钽膜等构成。然后，通过CVD法或溅射法等在壁垒导体膜上形成铜的屏蔽层，再使用电解电镀法等在屏蔽层上形成铜镀膜，通过铜镀膜埋入布线槽的内部。然后，通过CMP法除去布线槽以外的区域的主导体膜(铜镀膜及屏蔽层)和壁垒导体膜，形成以被埋入布线槽的铜为主导电材料的第一层布线Ml。在图16中，为简化附图，将壁垒导体膜、屏蔽层及铜镀膜一体地表不为布线Ml。
[0183]布线Ml通过栓塞PG与存储元件MC的源极?漏极区域(n+型半导体区域SD)或存储元件MC的栅极MG等电连接。
[0184]然后，通过双镶嵌法等形成第二层以后的布线，但这里省略图示及其说明。另外，布线Ml及其上层的布线不限于镶嵌布线，还能够对布线用的导电体膜形成图案来形成，还能够采用例如钨布线或铝布线等。
[0185]如上所述地制造了本实施方式的半导体器件。
[0186]<关于主要特征和效果>
[0187]本实施方式的半导体器件具有:半导体衬底SB ;形成在半导体衬底SB上的、存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ);和形成在该栅极绝缘膜上的、存储元件MC用的栅极MG。该存储元件MC的栅极绝缘膜(这里是绝缘膜MZ)具有:第一绝缘膜(这里是氧化铝膜A0X1);该第一绝缘膜上的第二绝缘膜(这里是硅酸铪膜HS0);该第二绝缘膜上的第三绝缘膜(这里是氧化铝膜A0X2)。该第二绝缘膜(这里是硅酸铪膜HS0)是具有电荷累积功能的高介电常数绝缘膜(即由高介电常数膜构成的陷阱绝缘膜)，并含有铪、硅和氧。第一绝缘膜(这里是氧化铝膜A0X1)及第三绝缘膜(这里是氧化铝膜A0X2)的各自的带隙比第二绝缘膜(这里是硅酸铪膜HS0)的带隙大。第二绝缘膜(这里是硅酸铪膜HS0)中的铪和硅的原子比(原子数之比)为X:y时,0.77兰x/(x+y)兰0.91成立。此外，x和y可以是整数，也可以不是整数。
[0188]本实施方式的半导体器件是具有非易失性存储器的半导体器件。即，本实施方式的半导体器件具有存储元件MC，该存储元件MC的栅极绝缘膜(这里是绝缘膜MZ)包括具有电荷累积功能的绝缘膜(这里是硅酸铪膜HS0)。通过将电荷累积或保持在该具有电荷累积功能的绝缘膜上，能够进行信息的存储。
[0189]本实施方式的半导体器件的主要特征之一在于，存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)中的具有电荷累积功能的绝缘膜(陷阱绝缘膜)是高介电常数绝缘膜，并含有铪、硅和氧。
[0190]存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)中的陷阱绝缘膜(这里是硅酸铪膜HS0)采用含有铪、硅和氧的高介电常数绝缘膜，由此，能够抑制陷阱绝缘膜(这里是硅酸铪膜HS0)的EOT(氧化膜换算膜厚)的同时，能够增大(增厚)陷阱绝缘膜的物理膜厚。含有铪、硅和氧的高介电常数绝缘膜(这里是硅酸铪膜HS0)的介电常数(比介电常数)比氮化硅高。存储元件用的栅极绝缘膜中的陷阱绝缘膜从提高电荷保持特性的观点出发，优选增厚物理膜厚。
[0191]电荷被陷阱绝缘膜中的陷阱能级离散地捕捉(捕获)，但在将电子或空穴注入陷阱绝缘膜来控制存储元件的阈值电压的期间，电荷在陷阱绝缘膜的内部移动。但是，陷阱绝缘膜中的被捕捉的位置越远离陷阱绝缘膜的表面(上表面及下表面)，陷阱绝缘膜中被捕捉的电荷越难从陷阱绝缘膜脱离。即，陷阱绝缘膜越厚，在陷阱绝缘膜中，越能够在远离陷阱绝缘膜的表面的位置捕捉电荷，从而被陷阱绝缘膜捕捉的电荷难以从陷阱绝缘膜脱离。电荷难以从陷阱绝缘膜脱离时，存储元件(存储器单元)的电荷保持特性提高。因此，优选增厚陷阱绝缘膜的物理膜厚。
[0192]因此，在本实施方式中，存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)中的陷阱绝缘膜(这里是硅酸铪膜HS0)采用含有铪、硅和氧的高介电常数绝缘膜，由此，能够抑制陷阱绝缘膜的EOT的同时，增大(增厚)陷阱绝缘膜的物理膜厚。由此，能够提高存储元件的电荷保持特性。因此，能够提高半导体器件的性能。
[0193]另外，能够抑制陷阱绝缘膜的Ε0Τ，由此能够抑制存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)的Ε0Τ，从而能够实现工作电压(写入电压或删除电压)的降低等。另外，能够实现存储元件的工作速度的提高。另外，能够减少消耗电力。另外，即使在低的驱动电压下，也能够缩短数据的写入时间或删除时间，从而能够提高数据处理速度。因此，能够提高半导体器件的性能。
[0194]另外，在本实施方式中，存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)更优选采用高介电常数栅极绝缘膜。即，存储元件的栅极绝缘膜(这里是绝缘膜MZ)具有第一绝缘膜(这里是氧化铝膜A0X1)、该第一绝缘膜上的第二绝缘膜(这里是硅酸铪膜HS0)、和该第二绝缘膜上的第三绝缘膜(这里是氧化铝膜A0X2)，但这些第一绝缘膜、第二绝缘膜及第三绝缘膜分别优选采用高介电常数绝缘膜。也就是说，存储元件MC的栅极绝缘膜(这里是绝缘膜MZ)优选具有利用第三高介电常数绝缘膜(这里是氧化铝膜A0X2)和第一高介电常数绝缘膜(这里是氧化铝膜A0X1)夹着具有电荷累积功能的第二高介电常数绝缘膜(这里是硅酸铪膜HS0)而成的层叠构造。这些第一高介电常数绝缘膜、第二高介电常数绝缘膜和第三高介电常数绝缘膜都是介电常数比氧化硅高的高介电常数绝缘膜。
[0195]假设将与本实施方式不同地作为存储元件用的栅极绝缘膜不采用高介电常数栅极绝缘膜而采用氧化硅膜、氮化硅膜和氧化硅膜的层叠膜(即ONO膜)作为存储元件用的栅极绝缘膜的情况作为比较例。这里，将氧化硅膜、氮化硅膜和氧化硅膜依次层叠而成的层叠膜称为ONO(Oxide-Nitride-Oxide)膜。ONO膜也能够被视为利用氧化硅膜夹着氮化硅膜而成的层叠膜。
[0196]作为存储元件用的栅极绝缘膜采用ONO膜的情况下，由于介电常数较低，所以栅极绝缘膜的EOT (Equivalent Oxide Thickness:氧化膜换算膜厚)变大。由此,可能由于栅极绝缘膜的EOT变大而导致工作电压变高。另外，为减小栅极绝缘膜的EOT而使物理膜厚变薄时，可能发生由泄漏导致的保持特性(保持特性)的劣化。这些情况会使半导体器件的性能降低。
[0197]在本实施方式中，作为存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)采用高介电常数栅极绝缘膜，由此与不采用高介电常数栅极绝缘膜的情况(即采用ONO膜的情况)相比，能够使栅极绝缘膜的EOT与介电常数高的量相应地减少。由此，能够抑制存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)的各膜的EOT的同时使物理膜厚增加，从而能够防止由泄漏导致的保持特性(保持特性)的劣化，能够实现保持特性的提高。另外，能够确保存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)的各膜的物理膜厚的同时，降低EOT，从而能够防止由泄漏导致的保持特性(保持特性)的劣化，并且能够实现工作电压(写入电压或删除电压)的降低等。另外，能够实现存储元件的工作速度的提高。另外，能够降低消耗电力。另外，即使在低的驱动电压下，也能够缩短数据的写入时间或删除时间，从而能够提高数据处理速度。因此，能够提高半导体器件的性能。
[0198]如上所述，位于陷阱绝缘膜即第二绝缘膜(这里是硅酸铪膜HS0)的上下的第三绝缘膜和第一绝缘膜分别需要具有比陷阱绝缘膜即第二绝缘膜的带隙大的带隙，以能够作为用于将电荷遏制于陷阱绝缘膜中的电荷阻挡层(或电荷遏制层)发挥功能。从该观点出发，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜优选使用氧化铝膜、氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪薄膜(HfAlO膜)。
[0199]而且，如上所述，关于作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜，也优选介电常数高。由此，能够抑制作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜的EOT的同时，能够使第一绝缘膜及第三绝缘膜的物理膜厚增加，从而能够如上所述地防止由泄漏导致的保持特性(保持特性)的劣化，并实现保持特性的提高。另外，能够确保第一绝缘膜及第三绝缘膜的物理膜厚的同时，能够降低Ε0Τ，从而能够如上所述地实现存储元件的工作电压的降低和工作速度的提高等。从该观点出发，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜更优选使用氧化铝膜、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪薄膜(HfAlO膜)，由此，能够可靠地提高第一绝缘膜及第三绝缘膜的介电常数。氧化铝膜、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)及铝酸铪薄膜(HfAlO膜)都是高介电常数绝缘膜，介电常数(比介电常数)比氧化硅高，与氮化硅相比，介电常数也高。
[0200]而且，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜最优选氧化铝膜。即，作为第一绝缘膜最优选氧化铝膜A0X1，作为第三绝缘膜最优选氧化铝膜A0X2。若作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜使用氧化铝膜AOXl及氧化铝膜A0X2，则第一绝缘膜及第三绝缘膜分别作为电荷阻挡层(或电荷遏制层)，能够更可靠地发挥功能，另外，能够更可靠地提高第一绝缘膜及第三绝缘膜的介电常数。即，在具有电荷累积功能的第二绝缘膜中，使用含有铪、硅和氧的高介电常数绝缘膜(优选为硅酸铪膜)的情况下，从作为电荷阻挡层(或电荷遏制层)发挥功能的观点和提高介电常数这样的观点出发，第一绝缘膜及第三绝缘膜分别最优选使用氧化铝膜。
[0201]本实施方式的半导体器件的另一主要特征在于，具有电荷累积功能的第二绝缘膜(这里是硅酸铪膜HS0)含有铪、硅和氧，该第二绝缘膜中的铪和硅的原子比为X:y时，0.77 ^ x/ (x+y) ^ 0.91成立。此外，x和y可以是整数，也可以不是整数。
[0202]含有Hf的绝缘膜即Hf系绝缘膜优选采用具有电荷累积功能的高介电常数绝缘膜。由此，能够将氧化铝膜、氧化铪膜和氧化铝膜按顺序层叠而成的层叠膜(即AHA膜)作为存储元件用的栅极绝缘膜使用，能够使氧化铪膜作为具有电荷累积功能的绝缘膜，即陷阱绝缘膜发挥功能。但是，陷阱绝缘膜中的陷阱电荷密度(能够捕捉的电荷的面密度)优选尽可能地大。这里，将氧化铝膜、氧化铪膜和氧化铝膜按顺序层叠而成的层叠膜称为AHA (Aluminium oxide-Hafnium oxide-Aluminium oxide)膜。AHA 膜也能够被视为利用氧化铝膜夹着氧化铪膜而成的层叠膜。
[0203]根据本发明人的研究，了解到如下情况。关于将ONO膜作为存储元件用的栅极绝缘膜使用的情况，评估了陷阱绝缘膜(这里是ONO膜中的氮化硅膜)中的陷阱电荷密度，为2.1 X 10_6C/cm2左右。而关于将具有与该ONO膜同等的物理膜厚的AHA膜作为存储元件用的栅极绝缘膜使用的情况，评估了陷阱绝缘膜(这里是AHA膜中的氧化铪膜)中的陷阱电荷密度，为3.2X 10_6C/cm2左右。由此，通过作为存储元件用的栅极绝缘膜采用AHA膜，与采用ONO膜的情况相比，能够使陷阱电荷密度增加到1.5倍左右。但是，陷阱绝缘膜中的陷阱电荷密度优选尽可能大。
[0204]另外，将具有与ONO膜同等的物理膜厚的AHA膜作为存储元件用的栅极绝缘膜使用的情况下，与ONO膜的EOT相比，AHA膜的EOT变小(例如一半程度)。由此，作为存储元件用的栅极绝缘膜使用AHA膜等高介电常数栅极绝缘膜的情况下，与采用了 ONO膜的情况相比，若栅极绝缘膜中的累积电荷量相同，则存储元件的写入时和删除时的阈值电压之差变小。为提高具有存储元件的半导体器件的性能，存储元件的写入时和删除时的阈值电压之差优选大，以便正确且容易地读取存储在存储元件中的信息。为增大存储元件的写入时和删除时的阈值电压之差，在存储元件用的栅极绝缘膜中，增大陷阱绝缘膜中的陷阱电荷密度来增大写入时累积在栅极绝缘膜中的电荷量是有效的。由此，作为存储元件用的栅极绝缘膜使用AHA膜等高介电常数栅极绝缘膜的情况下，在实现提高具有存储元件的半导体器件的性能方面，尽可能增大陷阱绝缘膜中的陷阱电荷密度是重要的。例如，作为存储元件用的栅极绝缘膜使用AHA膜等高介电常数栅极绝缘膜的情况下，为使存储元件的写入时和删除时的阈值电压之差与栅极绝缘膜使用ONO膜的情况成为相同程度，高介电常数栅极绝缘膜的陷阱电荷密度优选为ONO膜的陷阱电荷密度的2倍左右以上。
[0205]因此，在本实施方式中，作为存储元件MC的栅极绝缘膜中的陷阱绝缘膜(这里是硅酸铪膜HS0)使用含有Hf (铪)的Hf类绝缘膜，但含有规定浓度的Si (硅)。S卩，在存储元件MC的栅极绝缘膜中，陷阱绝缘膜即第二绝缘膜(这里是硅酸铪膜HS0)含有铪(Hf)、硅(Si)和氧(O)。而且，该第二绝缘膜(这里是硅酸铪膜HS0)中的铪(Hf)和硅(Si)的原子比为X:y时,0.77兰x/ (x+y) ^ 0.91成立。此夕卜，x和y可以是整数，也可以不是整数。像这样，参照图17等如下所述地能够提高陷阱绝缘膜即第二绝缘膜(这里是硅酸铪膜HS0)的陷阱电荷密度。
[0206]图17是在氧化铝膜、硅酸铪膜和氧化铝膜按顺序层叠而成的层叠膜作为存储元件的栅极绝缘膜使用的情况下，表示硅酸铪膜中的Hf (铪)浓度CHf/(Hf+Si)和硅酸铪膜中的陷阱电荷密度Qtrap的相关性的曲线图。图17的曲线图的横轴与硅酸铪膜中的Hf浓度CHf/(Hf+Si)对应，图17的曲线图的纵轴与硅酸铪膜中的陷阱电荷密度Qtrap对应。此外，Hf浓度^Hf/(Hf+Si) 的单位用％表示，其表示原子％。
[0207]这里，陷阱电荷密度Qtrap与能够捕捉的电荷的面密度对应，例如Qtrap = 3X 10_6C/cm2的情况，是指每Icm2能够捕捉(捕获)3X10_6C(库仑)电荷。在图17中，分别关于硅酸铪膜中的 Hf 浓度 CHf/(Hf+Si)为 36.3%、53.9%、65.0%、70.9%、76.7%、79.5%、81.7%、82.7%、87.1%、91.3%、100%的情况，调查了陷阱电荷密度队_，其结果用黑圈(.)标注。在图17的曲线图中，对于各黑圈(.)附加了 ％表示的数值与该黑圈(.)中的Hf浓度CHf/(Hf+Si)对应。
[0208]Hf浓度的测定能够使用例如能量分散型X射线分析(EDX:Energy dispersiveX-ray spectrometry)进行。
[0209]另外，图17的曲线图的横轴与Hf浓度
^Hf/(Hf+Si) 对应，该Hf浓度
^Hf/(Hf+Si) 是用原子％表示硅酸铪膜中的Hf (铪)的原子数占Hf (铪)和Si(硅)的总原子数的比例的值。即，Hf浓度CHf/(Hf+Si)为下述值:在硅酸铪膜中，用％ (原子％)表示Hf (铪)的原子数除以Hf (铪)的原子数和Si (硅)的原子数之和得到的值。换言之，将硅酸铪膜的组成(组成比)记作HfxSiyOz时，用％表示x/(x+y)的值时，为Hf浓度CHf/(Hf+Si)。因此，CHf/(Hf+Si)=79.5%的情况，与将硅酸铪膜的组成(组成比)记作HfxSiyOz时x/ (x+y) = 0.795对应。
[0210]此外，Hf浓度CHf/(Hf+Si)为100 %的情况与HfxSiyOz中的y为零的情况，即不含Si(硅)的情况对应，从而陷阱绝缘膜不是硅酸铪膜，而成为氧化铪。即，cHf/(Hf+Si) = 100%与不含Si (硅)的氧化铪对应。
[0211]另外，在图17的曲线图中，作为参考，用白圈(〇)表示将ONO膜作为存储元件的栅极绝缘膜使用的情况下的ONO膜中的氮化硅膜中的陷阱电荷密度QtMp，并且对该白圈(O)标注“0N0膜”。
[0212]从图17的曲线图还可知，为提高硅酸铪膜中的陷阱电荷密度Qtrap，将硅酸铪膜中的Hf浓度CHf/(Hf+Si)设定在77?91原子％的范围内(即77原子％ =
^Hf/ (Hf+Si)—
91原子％ )
是极有效的。
[0213]即，如图17的曲线图所示，Hf浓度
^Hf/(Hf+Si)
比77原子％小时，陷阱电荷密度Qtrap
相对于Hf浓度
^Hf/(Hf+Si) 来说的依赖性不那么大，随着Hf浓度
^Hf/(Hf+Si) 的增加，陷阱电荷密度Qtrap比较平缓地增加。但是，Hf浓度
^Hf/(Hf+Si) 成为77原子％以上时，陷阱电荷密度Qtrap急剧增加，Hf浓度CHf/(Hf+Si)为约82原子％时，陷阱电荷密度Qtrap示出了峰值(最大值)。该峰值的陷阱电荷密度Qtrap为5.5X 10_6C/Cm2，与Hf浓度
^Hf/(Hf+Si)
为100原子％的情况(即不是硅酸铪膜而是氧化铪膜的情况)下的陷阱电荷密度Qfeap为3.2X 10_6C/cm2的情况相t匕，陷阱电荷密度Qtrap大幅增大。另外，该峰值的陷阱电荷密度Qtrap与在采用ONO膜的情况下的陷阱电荷密度Qfeap即2.1X 10_6C/cm2相比充分大，成为2倍以上。
[0214]而且，Hf浓度CHf/(Hf+Si)为约82原子％时，陷阱电荷密度Qtrap示出了峰值(最大值)之后，使Hf浓度
^Hf/(Hf+Si) 进一步增加时，陷阱电荷密度Qtrap减少。Hf浓度
^Hf/(Hf+Si)变得比91原子％大时，陷阱电荷密度Qtrap成为低的值，与Hf浓度
^Hf/(Hf+Si)
为小于77原子％
时的陷阱电荷密度Qtaap的值相比几乎不变。也就是说，如图17的曲线图所示，Hf浓度CHf/(Hf+Si)的值为77?91原子％的范围，与该范围以外的范围相比，陷阱电荷密度Qtrap显著增力口。即，如图17的曲线图所示，陷阱电荷密度Qtrap在Hf浓度CHf/(Hf+Si)成为77?91原子％的范围内显著增加，在79?87原子％的范围内，陷阱电荷密度Qtrap变得最高。
[0215]因此，为提高陷阱电荷密度Qtrap,使硅酸铪膜(HSO)中的Hf浓度
^Hf/(Hf+Si)
为77?
91原子％的范围内(即77原子％ =
^Hf/ (Hf+Si)—
91原子％)是极有效的，在该范围内，尤其采用79?87原子％ (即79原子％含
^Hf/ (Hf+Si)—
87原子％ )是最有效的。
[0216]因此，在本实施方式中，作为存储元件MC的栅极绝缘膜中的陷阱绝缘膜(这里是硅酸铪膜HS0)，使用含有铪(Hf)、硅(Si)和氧(O)的绝缘膜，该绝缘膜中的Hf浓度CHf/(Hf+Si)处于77?91原子％的范围内。这与如下情况同义，即，在该绝缘膜中，Hf(铪)和Si(硅)的原子比为X:y时0.77 ^ x/ (x+y) ^ 0.91成立。此夕卜，x和y可以是整数，也可以不是整数。另外，更优选该Hf浓度CHf/(Hf+Si)处于79?87原子％的范围内，这与如下情况对应，即，在含有铪(Hf)、硅(Si)和氧(O)的陷阱绝缘膜(这里是硅酸铪膜HSO)中，Hf (铪)和Si (娃)的原子比为X:y时0.79 = x/(x+y) = 0.87成立。
[0217]由此，关于存储元件MC的栅极绝缘膜中的陷阱绝缘膜(这里是硅酸铪膜HS0)，能够提高陷阱电荷密度(Qtep)，由此，能够提高具有存储元件的半导体器件的性能。例如，能够增大能够累积在存储元件的栅极绝缘膜中的电荷量，从而能够增大存储元件的写入时和删除时的阈值电压之差。由此，能够更准确且容易地读取存储在存储元件中的信息。另外，若提高面密度即陷阱电荷密度(Qtep)，则即使减小存储元件的尺寸，也能够确保累积在存储元件的栅极绝缘膜中的电荷量。由此，对于半导体器件的小型化也变得有利。
[0218]另外，作为存储元件用的栅极绝缘膜采用高介电常数栅极绝缘膜的情况下，存储元件的写入时和删除时的阈值电压之差容易变小。而在本实施方式中，如上所述地能够提高存储元件的栅极绝缘膜中的陷阱绝缘膜(这里是硅酸铪膜HS0)的陷阱电荷密度(Qtrap),从而即使作为存储元件用的栅极绝缘膜采用高介电常数栅极绝缘膜，也能够充分地确保存储元件的写入时和删除时的阈值电压之差。由此，能够享有作为存储元件用的栅极绝缘膜使用高介电常数栅极绝缘膜所带来的效果的同时，还能够获得提高该高介电常数栅极绝缘膜中的陷阱绝缘膜的陷阱电荷密度所带来的效果。
[0219]图18是表示在Si衬底(由单晶硅构成的半导体衬底)上，形成由从下方开始按顺序层叠氧化铝膜、硅酸铪膜和氧化铝膜而成的层叠膜构成的栅极绝缘膜，并在该栅极绝缘膜上形成有多晶硅栅极的情况下的截面TEM照片的说明图。这里，多晶硅栅极是指由多晶娃构成的栅极。另外，TEM(Transmiss1n Electron Microscope)是指透射型电子显微镜。
[0220]图18的(a)与陷阱绝缘膜即硅酸铪膜中的Hf浓度CHf/(Hf+Si)为54原子％的情况对应，图18的(b)与陷阱绝缘膜即硅酸铪膜中的Hf浓度CHf/(Hf+Si)为80原子％的情况对应。图18的(c)与硅酸铪膜中的Hf浓度CHf/(Hf+Si)为100原子％的情况，S卩，陷阱绝缘膜不是硅酸铪膜而是氧化铪膜的情况对应。
[0221]在图18的(a)、(b)和(C)中，上侧的TEM照片都是表示Si衬底、下层侧的氧化铝膜(Al2O3膜)、陷阱绝缘膜、上层侧的氧化铝膜(Al2O3膜)和多晶硅栅极(多晶硅膜)的层叠构造的截面的TEM照片。另外，在图18的(a)、(b)和(c)中，下侧的TEM照片都是放大地表示陷阱绝缘膜的截面的一部分的TEM照片。这里，图18的(a)的情况和(b)的情况下，陷阱绝缘膜与硅酸铪膜对应，图18的(c)的情况下，陷阱绝缘膜与氧化铪膜对应。
[0222]图18的(a)的情况下，陷阱绝缘膜是Hf浓度CHf/(Hf+Si)为54原子％的硅酸铪膜，但该陷阱绝缘膜是无定形状态。另一方面，图18的(b)的情况下，陷阱绝缘膜是Hf浓度CHf/(Hf+Si)为80原子％的硅酸铪膜，但该陷阱绝缘膜的一部分(在图18的(b)的下侧的TEM照片中被虚线的椭圆包围的部分)结晶。而且，图18的(c)的情况下，陷阱绝缘膜是氧化铪膜，但该陷阱绝缘膜的整体结晶。
[0223]图19是表示改变了陷阱绝缘膜即硅酸铪膜中的Hf浓度CHf/(Hf+Si)的情况下的X射线衍射的结果的说明图。图19的横轴与X射线衍射中的X射线的入射角对应，图19的纵轴与衍射强度对应。在图19中，关于硅酸铪膜中的Hf浓度CHf/(Hf+Si)为65.4%的情况、72.5%的情况、76.7%的情况、81.7%的情况、87.1 %的情况、91.3%的情况和100%的情况，分别示出了 X射线衍射的结果，但为了容易观察附图，沿纵轴方向偏移而使衍射图案彼此不重合。在图19中，各衍射图案的横向被标记的％符号的数值是调查了该衍射图案的膜中的Hf浓度CHf/(Hf+Si)的值。此外，用％表示Hf浓度CHf/(Hf+Si)的单位，但其表示原子％。另外，Hf浓度CHf/(Hf+Si)为100%的情况下，与不含有Si的情况对应，从而陷阱绝缘膜不是硅酸铪膜而是氧化铪。
[0224]从图19还可知，Hf浓度CHf/(Hf+Si)为65.4%的情况、72.5%的情况和76.7%的情况下，不能观察到X射线衍射的峰，示出了硅酸铪膜处于无定形状态的情况。另一方面，Hf浓度CHf/(Hf+Si)为81.7%的情况、87.1 %的情况、91.3%的情况和100%的情况下，能够观察到X射线衍射的峰，示出了硅酸铪膜(其中，Hf浓度CHf/(Hf+Si)为100%的情况下是氧化铪膜)结晶的情况。
[0225]另外，Hf浓度CHf/(Hf+Si)为81.7%的情况和87.1 %的情况下，X射线衍射图案的峰位置大致相同。由此，Hf浓度CHf/(Hf+Si)为81.7%的情况和87.1%的情况下，可以认为硅酸铪膜的结晶构造(结晶相)大致相同，并认为与如下所述的斜方晶(orthorhombic)的HfO2的结晶构造大致相同。
[0226]但是，Hf浓度CHf/(Hf+Si)为100%的情况，即氧化铪膜的情况下，X射线衍射图案的峰位置与Hf浓度CHf/(Hf+Si)为81.7%的情况及87.1%的情况不同。由此，认为Hf浓度CHf/(Hf+Si)为100%的情况下的结晶构造(结晶相)与Hf浓度
^Hf/(Hf+Si)
为81.7%的情况及87.1%的情况下的结晶构造(结晶相)不同，并认为与如下所述的单斜晶(monoclinic)的HfO2的结晶构造大致相同。
[0227]另外，Hf浓度CHf/(Hf+Si)为91.3 %的情况下的衍射图案成为Hf浓度CHf/(Hf+Si)为100%的情况下的衍射图案(即单斜晶的衍射图案)混合于Hf浓度CHf/(Hf+Si)为81.7%的情况及87.1%的情况下的衍射图案(即斜方晶的衍射图案)而成的衍射图案。由此，Hf浓度
^Hf/(Hf+Si)
为91.3%的情况下，硅酸铪膜可以认为是Hf浓度
^Hf/(Hf+Si) 为100%的情况下的结晶相(即单斜晶的结晶相)混合于与Hf浓度CHf/(Hf+Si)为81.7%的情况及87.1 %的情况同样的结晶相(即斜方晶的结晶相)而形成。
[0228]图20是表示改变了陷阱绝缘膜即硅酸铪膜中的Hf浓度CHf/(Hf+Si)的情况下的X射线衍射的结果的说明图。图20的横轴与X射线衍射中的X射线的入射角对应，图20的纵轴与衍射强度对应。在图20中，抽出图19中的Hf浓度CHf/(Hf+Si)为65.4%的情况、81.7%的情况和100%的情况这三个衍射图案进行表示，并且将斜方晶(orthorhombic)的HfO2的情况的衍射峰位置表示在三个衍射图案的下侧，并将单斜晶(monoclinic)的HfO2的情况的衍射峰位置表示在三个衍射图案的上侧。
[0229]从图20还可知，Hf浓度CHf/(Hf+Si)为65.4%的情况下，没有观察到X射线衍射的峰，硅酸铪膜处于无定形状态。另一方面，Hf浓度CHf/(Hf+Si)为81.7%的情况下，成为在与斜方晶(orthorhombic)的HfO2的衍射峰位置相当的位置具有峰的衍射图案，硅酸铪膜的结晶构造与斜方晶(orthorhombic)的HfO2的结晶构造大致相同。Hf浓度CHf/(Hf+Si)为100%的情况下，即氧化铪膜的情况下，成为在与单斜晶(monoclinic)的HfO2的衍射峰位置相当的位置具有峰的衍射图案，氧化铪膜的结晶构造与单斜晶(monoclinic)的HfO2的结晶构造大致相同。
[0230]结合这些图18、图19和图20来看，Hf浓度CHf/(Hf+Si)处于77?91%的范围内的情况下，可以认为在硅酸铪膜中几乎没有生成单斜晶(monoclinic)的氧化铪结晶，而生成了斜方晶(orthorhombic)的氧化铪结晶。另一方面，可以认为，Hf浓度CHf/(Hf+Si)小于77%的情况下，硅酸铪膜成为无定形状态，另外，Hf浓度CHf/(Hf+Si)变得比91%大时，生成了单斜晶(monoclinic)的氧化铪结晶。由此，陷阱电荷密度Qtrap变高的Hf浓度CHf/(Hf+Si)的范围和生成斜方晶(orthorhombic)的氧化铪结晶的Hf浓度CHf/(Hf+Si)的范围大致一致,都是77%—CHf/ (Hf+Si) ^ 91%的范围。由此，Hf浓度CHf/(Hf+Si)处于77?91%的范围内的情况下，能够推测出生成斜方晶(orthorhombic)的氧化铪结晶，其有助于陷阱电荷密度Qtrap的增加。
[0231]像这样，在本实施方式中，存储元件的栅极绝缘膜中的陷阱绝缘膜含有铪(Hf)、硅(Si)和氧(O)，该陷阱绝缘膜中的铪(Hf)和硅(Si)的原子比为X:y时，0.77 ^ x/(x+y) = 0.91成立，由此能够提高陷阱绝缘膜的陷阱电荷密度。由此，能够提高具有存储元件的半导体器件的性能。
[0232]另外，通过使硅酸铪膜HSO结晶，硅酸铪膜HSO的陷阱电荷密度Qtrap增加，从而优选以某程度提高上述步骤S5的热处理的热处理温度来促进硅酸铪膜HSO的结晶生长。从该观点出发，上述步骤S5的热处理的热处理温度优选为800°C以上，由此，能够更可靠地提高硅酸铪膜HSO的陷阱电荷密度。另一方面，提高上述步骤S5的热处理的热处理温度时，能够增大陷阱电荷密度的提高效果，但热处理温度过高时，半导体衬底SB和栅极绝缘膜的界面的特性可能劣化。从该观点出发，上述步骤S5的热处理的热处理温度更优选为1050°C以下，由此，能够可靠地防止半导体衬底SB和栅极绝缘膜的界面的特性劣化。因此，上述步骤S5的热处理的热处理温度更优选设定在800?1050°C的范围内。
[0233](实施方式2)
[0234]上述实施方式I关于适用于单栅极型的存储元件的情况进行了说明。本实施方式2关于适用于分裂栅极式的存储元件的情况进行说明。
[0235]图21是本实施方式2的半导体器件的关键部位剖视图，示出了非易失性存储器的存储器单元区域的关键部位剖视图。图22是存储元件MCl的等效电路图。此外，在图21中，关于绝缘膜ILl、IL2、接触孔CT、栓塞PG及布线Ml，省略图示。
[0236]如图21所示，在半导体衬底SB上，形成有由存储器晶体管及控制晶体管构成的非易失性存储器的存储元件(存储器单元)MCI。实际上，在半导体衬底SB上，多个存储元件MCl以阵列状形成。
[0237]如图21及图22所示，本实施方式2的半导体器件中的非易失性存储器的存储元件(存储器单元)MC1是分裂栅极式的存储元件(存储器单元)，连接具有控制栅极CG的控制晶体管和具有存储器栅极MGl的存储器晶体管这两个MISFET。
[0238]这里，将具有包含电荷累积部(电荷累积层)的栅极绝缘膜及存储器栅极MGl的MISFET称为存储器晶体管，另外，将具有栅极绝缘膜及控制栅极CG的MISFET称为控制晶体管。此外，控制晶体管是存储器单元选择用晶体管，从而还能够视为选择晶体管。存储器晶体管是存储用晶体管。
[0239]以下，具体说明存储元件MCl的结构。
[0240]如图21所示，非易失性存储器的存储元件MCl具有:形成在半导体衬底SB的P型阱PWl中的源极及漏极用的η型的半导体区域MS、MD ;形成在半导体衬底SB(p型阱PWl)的上部的控制栅极CG ;形成在半导体衬底SB (P型阱PWl)的上部并与控制栅极CG相邻的存储器栅极MG1。而且，非易失性存储器的存储元件MCl还具有:形成在控制栅极CG及半导体衬底SB (P型阱PWl)之间的绝缘膜(栅极绝缘膜)GI ;形成在存储器栅极MGl和半导体衬底SB (P型阱PWl)之间以及存储器栅极MGl和控制栅极CG之间的绝缘膜ZF。
[0241]控制栅极CG及存储器栅极MGl是在它们的相对侧面之间夹设有绝缘膜ZF的状态下，沿着半导体衬底SB的主面延伸，并列地配置。控制栅极CG及存储器栅极MGl隔着绝缘膜GI或绝缘膜ZF形成在半导体区域MD及半导体区域MS间的半导体衬底SB (p型阱PWl)的上部，存储器栅极MGl位于半导体区域MS这一侧，控制栅极CG位于半导体区域MD这一侦U。但是，控制栅极CG隔着绝缘膜GI形成在半导体衬底SB上，存储器栅极MGl隔着绝缘膜ZF形成在半导体衬底SB上。
[0242]控制栅极CG和存储器栅极MGl在它们中间隔着绝缘膜ZF地彼此相邻。绝缘膜ZF在存储器栅极MGl和半导体衬底SB (P型阱PWl)之间的区域、以及存储器栅极MGl和控制栅极CG之间的区域这两个区域范围内延伸。
[0243]形成在控制栅极CG和半导体衬底SB (P型阱PWl)之间的绝缘膜GI，即控制栅极CG下方的绝缘膜GI作为控制晶体管的栅极绝缘膜发挥功能。绝缘膜GI能够由例如氧化硅膜或氮氧化硅膜等形成。
[0244]另外，存储器栅极MGl和半导体衬底SB(p型阱PWl)之间的绝缘膜ZF，即存储器栅极MGl下方的绝缘膜ZF作为存储器晶体管的栅极绝缘膜(内部具有电荷累积部的栅极绝缘膜)发挥功能。绝缘膜ZF(尤其绝缘膜MZ)能够视为内部具有电荷累积部(这里是硅酸铪膜HS0)的绝缘膜。此外，存储器栅极MGl和半导体衬底SB (P型阱PWl)之间的绝缘膜ZF作为存储器晶体管的栅极绝缘膜发挥功能，但存储器栅极MGl和控制栅极CG之间的绝缘膜MZ作为使存储器栅极MGl和控制栅极CG之间绝缘(电分离)的绝缘膜发挥功能。
[0245]绝缘膜ZF是与上述实施方式I的上述界面层0X1相当的绝缘膜OXla和具有与上述实施方式I同样的结构的绝缘膜MZ的层叠膜。即，绝缘膜ZF由绝缘膜OXla和绝缘膜OXla上的绝缘膜MZ的层叠膜构成。也就是说，使上述实施方式I的上述界面层0X1和上述绝缘膜MZ合在一起而成的结构与绝缘膜ZF对应。
[0246]也就是说，在上述实施方式I中，界面层0X1和绝缘膜MZ的层叠膜夹设在半导体衬底SB(p型阱PW)和栅极MG之间。另一方面，在本实施方式2中，与界面层0X1相当的绝缘膜OXla和绝缘膜MZ的层叠膜即绝缘膜ZF夹设在存储器栅极MGl和半导体衬底SB (p型阱PWl)之间、以及存储器栅极MGl和控制栅极CG之间。
[0247]关于绝缘膜MZ的结构，在本实施方式2中，也与上述实施方式I相同，从而这里省略其重复说明。简单来说，绝缘膜MZ由氧化铝膜A0X1、形成在氧化铝膜AOXl上的硅酸铪膜HSO和形成在硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜构成。关于氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的各自的组成、介电常数及功能等，与上述实施方式I相同。简单来说，硅酸铪膜HSO是具有电荷累积功能的绝缘膜，即陷阱绝缘膜，氧化铝膜A0X2和氧化铝膜AOXl是作为电荷阻挡层或电荷遏制层发挥功能的绝缘膜。
[0248]此外，为了容易观察附图，在图21中，由氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的层叠膜构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上，如图21中由虚线的圆包围的区域的放大图所示，绝缘膜MZ由氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的层叠膜构成。
[0249]另外，还如上述实施方式I所述的那样，在本实施方式2中，也可以代替氧化铝膜AOXl，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)、或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的底部绝缘膜使用。另外，能够代替氧化铝膜A0X2，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的顶部绝缘膜使用。
[0250]但是，与上述实施方式I同样地，在本实施方式2中，作为绝缘膜MZ的底部绝缘膜也最优选氧化铝膜A0X1，作为绝缘膜MZ的顶部绝缘膜最优选氧化铝膜A0X2。
[0251]与上述界面层0X1同样地，绝缘膜OXla由氧化硅膜或氮氧化硅膜构成。在本实施方式2中，还能够省略绝缘膜OXla，但更优选形成有绝缘膜OXla。通过设置由氧化硅或氮氧化硅构成的绝缘膜OXla，使存储器晶体管的栅极绝缘膜和半导体衬底(的硅面)的界面成为Si02/Si或S1N/Si构造，能够减少该界面中的陷阱能级等的缺陷数量，并提高驱动能力和可靠性。
[0252]另外，在制造工序上，绝缘膜OXla形成在半导体衬底SB (p型阱PWl)和存储器栅极MGl之间、以及存储器栅极MGl和控制栅极CG之间。但是，也能够允许绝缘膜OXla形成在半导体衬底SB (P型阱PWl)和存储器栅极MGl之间，但没有形成在存储器栅极MGl和控制栅极CG之间的情况。
[0253]半导体区域MS及半导体区域MD是源极或漏极用的半导体区域。即，半导体区域MS是作为源极区域或漏极区域的一方发挥功能的半导体区域，半导体区域MD是作为源极区域或漏极区域的另一方发挥功能的半导体区域。这里，半导体区域MS是作为源极区域发挥功能的半导体区域，半导体区域MD是作为漏极区域发挥功能的半导体区域。半导体区域MS、MD由被导入η型的杂质的半导体区域构成，分别具有LDD构造。即，源极用的半导体区域MS具有η_型半导体区域EXl (延展区域)和杂质浓度比η_型半导体区域EXl高的η+型半导体区域SDl (源极区域)。另外，漏极用的半导体区域MD具有η_型半导体区域ΕΧ2 (延展区域)和杂质浓度比η_型半导体区域ΕΧ2高的η+型半导体区域SD2 (漏极区域)。
[0254]半导体区域MS是源极或漏极用的半导体区域，形成在沿栅极长度方向(存储器栅极MGl的栅极长度方向)与存储器栅极MGl相邻的位置的半导体衬底SB上。另外，半导体区域MD是源极或漏极用的半导体区域，形成在沿栅极长度方向(控制栅极CG的栅极长度方向)与控制栅极CG相邻的位置的半导体衬底SB上。
[0255]在存储器栅极MGl及控制栅极CG的彼此不相邻的一侧的侧壁上，形成有由绝缘体(绝缘膜)构成的侧壁间隔物SW。
[0256]源极部的η_型半导体区域EXl相对于存储器栅极MGl自对准地形成，η+型半导体区域SDl相对于存储器栅极MGl的侧壁上的侧壁间隔物SW自对准地形成。由此，在所制造的半导体器件中，低浓度的η—型半导体区域EXl形成在存储器栅极MGl的侧壁上的侧壁间隔物SW的下方，高浓度的η+型半导体区域SDl形成在低浓度的η_型半导体区域EXl的外侦U。因此，低浓度的η—型半导体区域EXl与存储器晶体管的通道区域相邻地形成，高浓度的η+型半导体区域SDl与低浓度的η—型半导体区域EXl相邻，并以从存储器晶体管的通道区域远离η—型半导体区域EXl的量的方式形成。
[0257]漏极部的η_型半导体区域ΕΧ2相对于控制栅极CG自对准地形成，η+型半导体区域SD2相对于控制栅极CG的侧壁上的侧壁间隔物SW自对准地形成。由此，在所制造的半导体器件中，低浓度的n_型半导体区域EX2形成在控制栅极CG的侧壁上的侧壁间隔物SW的下方，高浓度的η+型半导体区域SD2形成在低浓度的n_型半导体区域EX2的外侧。因此，低浓度的η—型半导体区域ΕΧ2与控制晶体管的通道区域相邻地形成，高浓度的η+型半导体区域SD2与低浓度的η—型半导体区域ΕΧ2相邻，并以从控制晶体管的通道区域远离η—型半导体区域ΕΧ2的量的方式形成。
[0258]在存储器栅极MGl下的绝缘膜MZ的下方形成有存储器晶体管的通道区域，在控制栅极CG下的绝缘膜GI的下方形成有控制晶体管的通道区域。
[0259]在η+型半导体区域SD1、SD2的上部、存储器栅极MGl的上部和控制栅极CG的上部，通过自对准硅化物技术等形成有金属硅化物层SL。
[0260]另外，虽然在图21中省略了图示，但如下述图34所示，在半导体衬底SB上，以覆盖控制栅极CG、存储器栅极MGl及侧壁间隔物SW的方式，作为层间绝缘膜形成有绝缘膜ILl0而且，在绝缘膜ILl上形成有接触孔CT，栓塞PG被埋入接触孔CT内。在埋入了栓塞PG的绝缘膜ILl上形成有绝缘膜IL2及布线Ml。
[0261]以下，参照图23说明本实施方式2中的非易失性存储器的工作例。
[0262]图23是表示本实施方式的“写入”、“删除”及“读取”时的向选择存储器单元的各部位施加电压的条件的一例的表格。在图23的表格中，在“写入”、“删除”、“读取”时，分别记载了图21和图22所示的向存储器单元(选择存储器单元)的存储器栅极MGl施加的电压Vmg、向源极区域(半导体区域MS)施加的电压Vs、向控制栅极CG施加的电压Vcg、向漏极区域(半导体区域MD)施加的电压Vd及向P型阱PWl施加的电压Vb。此外，图23的表格所示的内容是电压的施加条件的优选的一例，但不限于此，根据需要能够进行各种变更。另外，在本实施方式2中，将电子向存储器晶体管的绝缘膜ZF中的电荷累积层(电荷累积部)即硅酸铪膜HSO的注入定义为“写入”，并将空穴(hole:空穴)的注入定义为“删除”。
[0263]写入方式能够使用被称为所谓的SSI (Source Side Inject1n:源极侧注入)方式的、利用通过源极侧注入实施的热电子注入进行写入的写入方式(热电子注入写入方式)。例如将图23的“写入”栏所示的电压施加到进行写入的选择存储器单元的各部位，将电子注入到选择存储器单元的绝缘膜ZF中的硅酸铪膜HSO中，由此进行写入。此时，热电子是在2个栅极(存储器栅极MGl及控制栅极CG)之间的下方的通道区域(源极、漏极之间)中产生的，热电子被注入存储器栅极MGl下方的绝缘膜ZF中的电荷累积层(电荷累积部)即硅酸铪膜HS0。被注入的热电子(电子)被绝缘膜ZF中的硅酸铪膜HSO中的陷阱能级捕获，其结果，存储器晶体管的阈值电压上升。即，存储器晶体管成为写入状态。
[0264]删除方法能够使用被称为所谓的BTBT方式的、利用通过BTBT (Band-To-BandTunneling:带带隧穿现象)实施的热空穴注入来进行删除的删除方式(热空穴注入删除方式)。即，通过将由BTBT (带带隧穿现象)产生的空穴(hole)注入电荷累积部(绝缘膜ZF中的硅酸铪膜HS0)而进行删除。例如将图23的“删除”栏所示的电压施加到进行删除的选择存储器单元的各部位，通过BTBT现象产生空穴(hole)来进行电场加速，由此将空穴注入选择存储器单元的绝缘膜ZF中的硅酸铪膜HSO中，由此，使存储器晶体管的阈值电压降低。即，存储器晶体管成为删除状态。
[0265]读取时，例如将图23的“读取”栏所示的电压施加到进行读取的选择存储器单元的各部位。使读取时的施加到存储器栅极MGl的电压Vmg成为写入状态下的存储器晶体管的阈值电压和删除状态下的存储器晶体管的阈值电压之间的值，由此能够判别写入状态和删除状态。
[0266]以下，关于本实施方式2的半导体器件的制造方法进行说明。
[0267]图24?图34是本实施方式的半导体器件的制造工序中的关键部位剖视图。
[0268]如图24所示，首先，准备与上述实施方式I相同的半导体衬底SB。然后，在半导体衬底SB的主面上，形成限定活性区域的元件分离区域(未图示)。
[0269]然后，如图25所示，在存储器单元形成区域的半导体衬底SB上形成p型阱PWl。P型阱PWl能够通过离子注入法形成，并形成在从半导体衬底SB的主面到规定深度的范围内。
[0270]然后，通过稀释氢氟酸清洗等清洁了半导体衬底SB(p型阱PWl)的表面之后，在半导体衬底SB的主面(P型阱PWl的表面)上形成控制晶体管的栅极绝缘膜用的绝缘膜GI。然后，在半导体衬底SB的主面(主面整个面)上，即在绝缘膜GI上，作为控制栅极CG形成用的导电体膜形成(堆积)硅膜PSl之后，使用光刻法及干式蚀刻法对该硅膜PSl形成图案，由此形成由形成图案后的硅膜PSl构成的控制栅极CG。
[0271]硅膜PSl由多晶硅膜(多晶硅膜)构成，能够使用CVD法等形成，但还能够是，在成膜时将娃膜PSl作为无定形娃膜形成之后,在之后的热处理中使无定形娃膜成为多晶娃膜。娃膜PSl被导入η型杂质而成为低电阻率。娃膜PSl在成膜时的阶段中米用非掺杂的硅膜，在成膜后，能够利用离子注入导入杂质。由此，由η型的掺杂多晶硅膜形成控制栅极CG0
[0272]在形成存储器单元的区域中，被控制栅极CG覆盖的部分以外的绝缘膜GI (即成为栅极绝缘膜的部分以外的绝缘膜GI)能够通过在硅膜PSl的形成图案工序中进行的干式蚀刻或者通过在该干式蚀刻后进行湿式蚀刻被除去。
[0273]然后，进行清洗处理，对半导体衬底SB的主面进行清洁处理之后，如图24所示，在半导体衬底SB的主面整个面上，S卩，在半导体衬底SB的主面(表面)上和控制栅极CG的表面(上表面及侧面)上，形成存储器晶体管的栅极绝缘膜用的绝缘膜ZF。
[0274]该绝缘膜ZF由层叠膜构成，所述层叠膜是由氧化硅膜或氮氧化硅膜构成的绝缘膜OXla和绝缘膜OXla上的绝缘膜MZ的层叠膜。
[0275]此外，为容易观察附图，在图26中，由氧化铝膜Α0Χ1、硅酸铪膜HSO和氧化铝膜Α0Χ2构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上，如图26中由虚线的圆包围的区域的放大图所示，绝缘膜MZ由氧化铝膜Α0Χ1、氧化铝膜AOXl上的硅酸铪膜HSO和硅酸铪膜HSO上的氧化铝膜Α0Χ2的层叠膜构成。因此，绝缘膜ZF由绝缘膜OXla、绝缘膜OXla上的氧化铝膜AOXl、氧化铝膜AOXl上的硅酸铪膜HSO和硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜构成。
[0276]由此，绝缘膜ZF形成工序包括绝缘膜OXla形成工序、氧化铝膜AOXl形成工序、硅酸铪膜HSO形成工序和氧化铝膜A0X2形成工序。在绝缘膜GI形成工序之后，进行氧化铝膜AOXl形成工序，然后，进行硅酸铪膜HSO形成工序，再然后，进行氧化铝膜A0X2形成工序。关于氧化铝膜AOXl形成工序、硅酸铪膜HSO形成工序和氧化铝膜A0X2形成工序，本实施方式2也与上述实施方式I相同，从而这里省略其重复说明。在本实施方式2中，也优选进行与上述步骤S5的热处理相同的热处理(用于结晶化的热处理)。另外，关于绝缘膜OXla形成工序，也能够使用例如与上述实施方式I的界面层0X1形成工序同样的方法。此外，如上所述，还能够省略绝缘膜OXla的形成，但更优选形成绝缘膜OXla。
[0277]因此，在本实施方式2中，作为绝缘膜ZF形成工序，进行与上述实施方式I的上述步骤S3、S4、S5相同的工序，但不仅在半导体衬底SB的主面(表面)上，还在控制栅极CG的表面(上表面及侧面)上，形成绝缘膜ZF，这点与上述实施方式I不同。
[0278]另外，还如上述实施方式I所述的那样，在本实施方式2中，也能够代替氧化铝膜AOXl，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的底部绝缘膜形成。另外，能够代替氧化铝膜A0X2，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的顶部绝缘膜形成。
[0279]然后，如图27所示，在半导体衬底SB的主面(主面整个面)上，即在绝缘膜ZF上，以覆盖控制栅极CG的方式，作为存储器栅极MGl形成用的导电体膜形成(堆积)硅膜PS2。
[0280]硅膜PS2由多晶硅膜构成，能够使用CVD法等形成。还能够是，在成膜时将硅膜PS2作为无定形娃膜形成之后,在之后的热处理中使无定形娃膜成为多晶娃膜。娃膜PS2被导入η型杂质而成为低电阻率。还能够通过硅膜PS2的成膜后的离子注入将η型杂质导入硅膜PS2，但也能够在硅膜PS2的成膜时，将η型杂质导入硅膜PS2。
[0281]然后，通过各向异性蚀刻技术，回蚀(蚀刻、干式蚀刻、各向异性蚀刻)硅膜PS2。在该回蚀工序中，通过各向异性蚀刻以硅膜PS2的堆积膜厚的量回蚀硅膜PS2，由此，在控制栅极CG的两个侧壁上(隔着绝缘膜ZF)以侧壁间隔物状残留硅膜PS2，并除去其他区域的硅膜PS2。由此，如图28所示，通过在控制栅极CG的两个侧壁中的一方的侧壁上隔着绝缘膜ZF地以侧壁间隔物状残留的硅膜PS2，形成存储器栅极MG1，另外，通过在另一方的侧壁上隔着绝缘膜ZF以侧壁间隔物状残留的硅膜PS2，形成硅间隔物PS2a。存储器栅极MGl隔着绝缘膜ZF而与控制栅极CG相邻地形成在绝缘膜ZF上。进行硅膜PS2的回蚀工序来形成存储器栅极MGl及硅间隔物PS2a时，未被存储器栅极MGl和硅间隔物PS2a覆盖的区域的绝缘膜ZF露出。
[0282]然后，使用光刻技术，使存储器栅极MGl被覆盖且硅间隔物PS2a露出这样的光刻胶图案(未图示)形成在半导体衬底SB上之后，通过以该光刻胶图案为蚀刻掩膜的干式蚀亥IJ，除去硅间隔物PS2a。然后，除去该光刻胶图案，图29表示该阶段。通过该蚀刻工序，如图29所示，除去硅间隔物PS2a，但存储器栅极MGl由于被光刻胶图案覆盖，所以未被蚀刻而残留。
[0283]然后，如图30所示，通过蚀刻(例如湿式蚀刻)除去绝缘膜ZF中的未被存储器栅极MGl覆盖而露出的部分。此时，位于存储器栅极MGl下方、以及存储器栅极MGl和控制栅极CG之间的绝缘膜ZF未被除去而残留，其他区域的绝缘膜ZF被除去。从图30还可知，在存储器栅极MGl和半导体衬底SB (P型阱PWl)之间的区域、以及存储器栅极MGl和控制栅极CG之间的区域这两区域中，绝缘膜ZF连续地延伸。
[0284]然后，使用离子注入法等，以控制栅极CG及存储器栅极MGl为掩膜(离子注入阻止掩膜)而将η型的杂质导入半导体衬底SB (P型阱PWl)，由此，如图31所示地形成η_型半导体区域(杂质扩散层)ΕΧ1、ΕΧ2。
[0285]此时，η_型半导体区域EXl自对准地形成在存储器栅极MGl的侧壁(隔着绝缘膜ZF与控制栅极CG相邻的一侧的相反侧的侧壁)处。另外，n_型半导体区域EX2自对准地形成在控制栅极CG的侧壁(隔着绝缘膜ZF与存储器栅极MGl相邻的一侧的相反侧的侧壁)处。n_型半导体区域EXl和n_型半导体区域EX2能够以相同的离子注入工序形成，但还能够在不同的离子注入工序中形成。
[0286]然后，如图32所示，在控制栅极CG及存储器栅极MGl的侧壁(隔着绝缘膜ZF彼此相邻的一侧的相反侧的侧壁)上，作为侧壁绝缘膜形成由绝缘膜构成的侧壁间隔物SW。侧壁间隔物SW例如能够如下地形成:在半导体衬底SB的主面整个面上以覆盖控制栅极CG及存储器栅极MGl的方式形成侧壁间隔物SW形成用的绝缘膜之后，通过各向异性蚀刻技术回蚀该绝缘膜。侧壁间隔物SW形成于:控制栅极CG的侧壁中的、隔着绝缘膜ZF与存储器栅极MGl相邻的一侧的侧壁的相反侧的侧壁上；和存储器栅极MGl的侧壁中的、隔着绝缘膜ZF与控制栅极CG相邻的一侧的侧壁的相反侧的侧壁上。
[0287]然后，使用离子注入法等，以控制栅极CG、存储器栅极MGl和它们的侧壁上的侧壁间隔物SW为掩膜(离子注入阻止掩膜)将η型的杂质导入半导体衬底SB (P型阱PWl)，由此形成η.型半导体区域SD1、SD2。
[0288]此时，η+型半导体区域SDl自对准地形成在存储器栅极MGl的侧壁上的侧壁间隔物SW处，η+型半导体区域SD2自对准地形成在控制栅极CG的侧壁上的侧壁间隔物SW处。由此，形成LDD构造。η.型半导体区域SDl和η.型半导体区域SD2能够在相同的离子注入工序中形成，但也能够在不同的离子注入工序中形成。
[0289]像这样，通过η_型半导体区域EXl和杂质浓度比其高的η+型半导体区域SDl，形成作为存储器晶体管的源极区域发挥功能的η型的半导体区域MS，通过η_型半导体区域ΕΧ2和杂质浓度比其高的η+型半导体区域SD2，形成作为控制晶体管的漏极区域发挥功能的η型的半导体区域MD。
[0290]然后，进行热处理即活性化退火，用于使被导入了源极及漏极用的半导体区域(η_型半导体区域ΕΧ1、ΕΧ2及η+型半导体区域SDl、SD2)等的杂质活化。
[0291]像这样，形成非易失性存储器的存储元件MCI。
[0292]然后，通过进行上述实施方式I中说明的自对准硅化物工艺，如图33所示地形成金属硅化物层SL。金属硅化物层SL能够形成在n+型半导体区域SD1、SD2、控制栅极CG及存储器栅极MGl的上部，由此，能够使源极、漏极或各栅极(CG、MG1)的电阻降低。
[0293]以后的工序在本实施方式2中与上述实施方式2基本相同。
[0294]S卩，如图34所示，在半导体衬底SB的主面整个面上，以覆盖控制栅极CG、存储器栅极MGl及侧壁间隔物SW的方式，作为层间绝缘膜形成绝缘膜IL1。形成绝缘膜ILl之后，根据需要使用CMP法等使绝缘膜ILl的上表面平坦。然后，使用光刻技术及干式蚀刻技术，在绝缘膜ILl上形成接触孔CT之后，与上述实施方式I同样地在接触孔CT内形成导电性的栓塞PG。然后，与上述实施方式I同样地，在埋入了栓塞PG的绝缘膜ILl上形成绝缘膜IL2之后，在该绝缘膜IL2上形成布线槽，然后，在布线槽内形成布线Ml。
[0295]然后，通过双镶嵌法等形成第二层以后的布线，但这里省略了图示及其说明。另夕卜，布线Ml及比其更靠上层的布线不限于镶嵌布线，还能够对布线用的导电体膜形成图案而形成，还能够采用例如钨布线或铝布线等。
[0296]如上所述地制造了本实施方式2的半导体器件。
[0297]本实施方式2的半导体器件的主要特征之一在于，存储器晶体管的栅极绝缘膜(这里是绝缘膜ZF或绝缘膜MZ)中的具有电荷累积功能的绝缘膜(陷阱绝缘膜)是高介电常数绝缘膜，并含有铪、硅和氧。即，存储器晶体管的栅极绝缘膜(这里是绝缘膜ZF或绝缘膜MZ)具有第一绝缘膜(这里是氧化铝膜A0X1)、该第一绝缘膜上的第二绝缘膜(这里是硅酸铪膜HS0)和该第二绝缘膜上的第三绝缘膜(这里是氧化铝膜A0X2)。而且，该第二绝缘膜(这里是硅酸铪膜HS0)是具有电荷累积功能的高介电常数绝缘膜(即由高介电常数膜构成的陷阱绝缘膜)，并含有铪、硅和氧。此外，第一绝缘膜(这里是氧化铝膜A0X1)及第三绝缘膜(这里是氧化铝膜A0X2)的各自的带隙都比第二绝缘膜(这里是硅酸铪膜HS0)的带隙大。
[0298]在本实施方式2中，存储器晶体管的栅极绝缘膜(这里是绝缘膜ZF或绝缘膜MZ)中的陷阱绝缘膜(这里是硅酸铪膜HS0)采用含有铪、硅和氧的高介电常数绝缘膜，由此，能够抑制陷阱绝缘膜的EOT的同时，能够增大(增厚)陷阱绝缘膜的物理膜厚。由此，如上述实施方式I中说明的那样，能够提高存储元件的电荷保持特性。因此，能够提高半导体器件的性能。此外，含有铪、硅和氧的高介电常数绝缘膜(这里是硅酸铪膜HS0)的介电常数(比介电常数)比氮化硅高。
[0299]另外，由于能够抑制陷阱绝缘膜的Ε0Τ，所以能够抑制存储器晶体管的栅极绝缘膜(这里是绝缘膜ZF或绝缘膜MZ)的Ε0Τ，从而能够实现工作电压(写入电压或删除电压)的降低等。另外，能够实现存储元件的工作速度的提高。另外，能够减少消耗电力。另外，在低的驱动电压下，也能够缩短数据的写入时间或删除时间，从而能够提高数据处理速度。因此，能够提高半导体器件的性能。
[0300]另外，在本实施方式2中，存储器晶体管的栅极绝缘膜更优选采用高介电常数栅极绝缘膜。即，存储器晶体管的栅极绝缘膜具有第一绝缘膜(这里是氧化铝膜A0X1)、该第一绝缘膜上的第二绝缘膜(这里是硅酸铪膜HS0)和该第二绝缘膜上的第三绝缘膜(这里是氧化铝膜A0X2)，但这些第一绝缘膜、第二绝缘膜及第三绝缘膜优选分别采用高介电常数绝缘膜。也就是说，存储器晶体管的栅极绝缘膜优选具有利用第三高介电常数绝缘膜(这里是氧化铝膜A0X2)和第一高介电常数绝缘膜(这里是氧化铝膜A0X1)夹着具有电荷累积功能的第二高介电常数绝缘膜(这里是硅酸铪膜HS0)而成的层叠构造。这些第一高介电常数绝缘膜、第二高介电常数绝缘膜和第三高介电常数绝缘膜都是介电常数比氧化硅高的高介电常数绝缘膜。
[0301]与本实施方式2不同，作为存储器晶体管的栅极绝缘膜采用ONO膜的情况下，介电常数较低，从而栅极绝缘膜的EOT变大。
[0302]在本实施方式2中，作为存储器晶体管的栅极绝缘膜采用高介电常数栅极绝缘膜，由此，与不采用高介电常数栅极绝缘膜的情况(即采用ONO膜的情况)相比，能够与介电常数提高的量相应地减小栅极绝缘膜的EOT。由此，能够抑制存储器晶体管的栅极绝缘膜的各膜的EOT的同时，增加物理膜厚。由此，能够防止由泄漏导致的保持特性(保持特性)的劣化，并能够实现保持特性的提高。另外，能够确保存储器晶体管的栅极绝缘膜的各膜的物理膜厚的同时，能够减少EOT。由此，能够防止由泄漏导致的保持特性(保持特性)的劣化的同时，能够实现工作电压的降低等。另外，能够实现工作速度的提高。另外，能够降低消耗电力。另外，由于即使在低的驱动电压下也能够缩短数据的写入时间或删除时间，所以能够提高数据处理速度。因此，能够提高半导体器件的性能。
[0303]另外，在本实施方式2的存储元件MCl中，绝缘膜MZ不仅在半导体衬底SB (P型阱PWl)和存储器栅极MGl之间延伸，还在控制栅极CG和存储器栅极MGl之间延伸。由此，通过使绝缘膜MZ采用高介电常数绝缘膜，能够抑制夹设在控制栅极CG和存储器栅极MGl之间的绝缘膜的Ε0Τ，同时使物理膜厚增加，从而能够提高控制栅极CG和存储器栅极MGl之间的耐压。
[0304]即，假设栅极绝缘膜的EOT相同，对本实施方式2和存储器晶体管的栅极绝缘膜没有采用高介电常数栅极绝缘膜的情况(即采用了 ONO膜的情况)进行比较时，由于本实施方式2的栅极绝缘膜的物理膜厚更厚，所以夹设在控制栅极CG和存储器栅极MGl之间的绝缘膜的厚度也是本实施方式2的更厚。夹设在控制栅极CG和存储器栅极MGl之间的绝缘膜的物理膜厚变厚的情况，会使控制栅极CG和存储器栅极MGl之间的耐压变高。由此，在本实施方式2中，由于绝缘膜MZ采用高介电常数绝缘膜，所以能够抑制夹设在控制栅极CG和存储器栅极MGl之间的绝缘膜的EOT的同时，能够使物理膜厚增加，从而能够提高控制栅极CG和存储器栅极MGl之间的耐压。
[0305]另外，在本实施方式2中，由于绝缘膜MZ采用高介电常数绝缘膜，所以能够抑制夹设在半导体衬底SB (P型阱PWl)和存储器栅极MGl之间的绝缘膜的EOT的同时，能够使物理膜厚增加，从而能够提高存储器栅极MGl和源极区域(半导体区域MS)之间的耐压。
[0306]在存储器晶体管的栅极绝缘膜中，位于具有电荷累积功能的第二绝缘膜(这里是硅酸铪膜HS0)的上下的第三绝缘膜(这里是氧化铝膜A0X2)和第一绝缘膜(这里是氧化铝膜A0X1)分别需要具有比第二绝缘膜的带隙大的带隙，以能够作为电荷阻挡层发挥功能。这在本实施方式2中，也与上述实施方式I相同。由此，与上述实施方式I同样地，在本实施方式2中，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜也优选使用氧化铝膜、氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)。
[0307]而且，在本实施方式2中，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜也优选介电常数高的，由此，能够抑制第一绝缘膜及第三绝缘膜的EOT的同时，能够使第一绝缘膜及第三绝缘膜的物理膜厚增加，从而能够可靠地得到上述效果。从该观点出发，在本实施方式2中，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜更优选使用氧化铝膜、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)，由此，能够可靠地提高第一绝缘膜及第三绝缘膜的介电常数。
[0308]而且，在本实施方式2中，也与上述实施方式I同样地，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜最优选氧化铝膜。即，作为第一绝缘膜最优选氧化铝膜AOXl，作为第三绝缘膜最优选氧化铝膜A0X2。由此，第一绝缘膜及第三绝缘膜能够分别作为电荷阻挡层(或电荷遏制层)更可靠地发挥功能，另外，能够更可靠地提高第一绝缘膜及第三绝缘膜的介电常数。
[0309]另外，本实施方式2的半导体器件的另一主要特征在于具有电荷累积功能的第二绝缘膜(这里是硅酸铪膜HS0)的组成，对此，与上述实施方式I相同，由此，能够得到与上述实施方式I大致相同的效果。
[0310]S卩，在本实施方式2中，通过使存储器晶体管中的陷阱绝缘膜(这里是硅酸铪膜HSO)的组成与上述实施方式I相同，也能够提高陷阱绝缘膜的陷阱电荷密度。由此，能够提高具有非易失性存储器的半导体器件的性能。
[0311]以上，基于实施方式具体说明了本发明人研发的发明，但本发明不限于所述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
【权利要求】
1.一种半导体器件，其特征在于，具有: 半导体衬底； 形成在所述半导体衬底上的、存储元件用的栅极绝缘膜；和 形成在所述栅极绝缘膜上的、所述存储元件用的栅极， 所述栅极绝缘膜具有第一绝缘膜、所述第一绝缘膜上的第二绝缘膜和所述第二绝缘膜上的第三绝缘膜， 所述第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧， 所述第一绝缘膜及所述第三绝缘膜的各自的带隙比所述第二绝缘膜的带隙大。
2.如权利要求1所述的半导体器件，其中，所述第二绝缘膜中的铪和硅的原子比为X:y 时，0.77 ^ x/ (x+y) ^ 0.91 成立。
3.如权利要求2所述的半导体器件，其中，所述第一绝缘膜和所述第三绝缘膜分别是高介电常数膜。
4.如权利要求3所述的半导体器件，其中，所述第一绝缘膜和所述第三绝缘膜分别是氧化铝膜。
5.如权利要求4所述的半导体器件，其中，还具有形成在所述栅极绝缘膜和所述半导体衬底的界面上的、由氧化硅或氮氧化硅构成的界面层。
6.如权利要求2所述的半导体器件，其中，所述第二绝缘膜是硅酸铪膜。
7.如权利要求2所述的半导体器件，其中，具有形成在所述半导体衬底上的、所述存储元件用的源极或漏极用的半导体区域。
8.一种半导体器件的制造方法，是具有存储元件的半导体器件的制造方法，具有如下工序: (a)工序:准备半导体衬底； (b)工序:在所述半导体衬底上，形成所述存储元件的栅极绝缘膜用的层叠膜，该层叠膜是第一绝缘膜、所述第一绝缘膜上的第二绝缘膜和所述第二绝缘膜上的第三绝缘膜的层叠膜； (c)工序:在所述层叠膜上形成所述存储元件用的栅极， 所述第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧， 所述第一绝缘膜及所述第三绝缘膜的各自的带隙比所述第二绝缘膜的带隙大。
9.如权利要求8所述的半导体器件的制造方法，其中， 所述第二绝缘膜中的铪和硅的原子比为X:y时，0.77 ^ x/(x+y) ^ 0.91成立。
10.如权利要求9所述的半导体器件的制造方法，其中，所述第一绝缘膜和所述第三绝缘膜分别是高介电常数膜。
11.如权利要求9所述的半导体器件的制造方法，其中，所述第一绝缘膜和所述第三绝缘膜分别是氧化铝膜。
12.如权利要求11所述的半导体器件的制造方法，其中， 在所述(a)工序后且在所述(b)工序前，还具有(bl)工序， 所述(bl)工序为:在所述半导体衬底上形成由氧化硅或氮氧化硅构成的绝缘层， 在所述(b)工序中，在所述绝缘层上形成所述层叠膜。
13.如权利要求9所述的半导体器件的制造方法，其中，所述第二绝缘膜是硅酸铪膜。
14.如权利要求9所述的半导体器件的制造方法，其中， 在所述(b)工序中， 在形成所述第二绝缘膜之后且在形成所述第三绝缘膜之前，或者在形成所述第三绝缘膜之后，进行热处理。
15.如权利要求14所述的半导体器件的制造方法，其中，通过所述热处理使所述第二绝缘膜结晶。
16.如权利要求15所述的半导体器件的制造方法，其中，所述热处理的热处理温度为800°C以上。
17.如权利要求16所述的半导体器件的制造方法，其中，所述热处理的热处理温度为1050°C 以下。
【文档编号】H01L29/792GK104425576SQ201410371208
【公开日】2015年3月18日 申请日期:2014年7月30日 优先权日:2013年9月5日
【发明者】水谷齐治, 井上真雄, 梅田浩司, 门岛胜 申请人:瑞萨电子株式会社
【专利摘要】本发明提供一种半导体器件及其制造方法，提高具有存储元件的半导体器件的性能。在半导体衬底(SB)上形成存储元件用的栅极绝缘膜即绝缘膜(MZ)，在绝缘膜(MZ)上形成存储元件用的栅极(MG)。绝缘膜(MZ)具有第一绝缘膜、第一绝缘膜之上的第二绝缘膜和第二绝缘膜之上的第三绝缘膜，第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧。第一绝缘膜及第三绝缘膜的各自的带隙比第二绝缘膜的带隙大。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体器件及其制造方法，能够良好地利用于例如具有存储元件的半导体器件及其制造方法。
【背景技术】
[0002]作为能够电气地写入、删除的非易失性半导体存储装置，广泛使用EEPROM(ElectricalIy Erasable and Programmable Read Only Memory,电可擦可编程只读存储器)。以现在广泛使用的闪存为代表的这些存储装置是如下结构，在MISFET的栅极的下方，具有由氧化膜包围的导电性的浮置栅极或陷阱绝缘膜，将浮栅或陷阱绝缘膜中的电荷累积状态作为存储信息，将其作为晶体管的阈值读取。该陷阱绝缘膜是指能够进行电荷的累积的绝缘膜，作为一例可以列举氮化硅膜等。通过电荷向这样的电荷累积区域的注入、放出，使MISFET(Metal Insulator Semiconductor Field Effect Transistor)的阈值转变，作为存储元件工作。作为电荷累积区域使用氮化硅膜等陷阱绝缘膜的情况下，与作为电荷累积区域使用导电性的浮栅膜的情况相比，由于离散地累积电荷，所以数据保持的可靠性优良，另外，由于数据保持的可靠性优良，所以具有能够使氮化硅膜的上下的氧化膜薄膜化、和能够实现写入、删除工作的低电压化等的优点。
[0003]日本特开2008-244163号公报(专利文献I)公开了如下与非易失性存储器的存储器单元相关的技术，在通道区域上，按顺序配置有由氮氧化娃(Silicon oxynitride)膜构成的通道绝缘膜102、由氮氧化铪膜构成的电荷累积层103、由氧化铝膜构成的阻挡绝缘膜104(block insulating film),在阻挡绝缘膜104上配置有控制栅极105。
[0004]日本特开2004-336044号公报(专利文献2)公开了如下技术，在图2等中，在通道区域上设置栅极层叠物，该栅极层叠物是依次层叠由硅氧化膜构成的通道氧化膜42、由HfO2等构成的第一陷阱材料膜44、由铝的氧化物构成的第一绝缘膜46、和栅极48而形成的。另外，在图3等中，在通道氧化膜42和第一陷阱材料膜44之间，设置有铝的氧化膜即第一氧化膜50，在第一陷阱材料膜44和第一绝缘膜46之间，设置有铝的氧化膜即第二氧化膜52，第一绝缘膜46由HfO2等形成。
[0005]日本特开2010-10566号公报(专利文献3)公开了如下技术，在图6等中，在硅衬底23上按顺序形成硅氧化膜25、氧化铝膜27、LaHfO膜28、氧化铝膜29和栅极用的po Iy-Si膜30，然后通过使用光刻技术及RIE技术加工这些层叠膜来形成栅极。
[0006]【专利文献I】日本特开2008-244163号公报
[0007]【专利文献2】日本特开2004-336044号公报
[0008]【专利文献3】日本特开2010-10566号公报
【发明内容】
[0009]在具有存储元件的半导体器件中，还优选尽可能提高性能。
[0010]由本说明书的描述和附图明确其他课题和新的特征。
[0011]根据一实施方式，半导体器件包含存储元件，所述存储元件用的栅极绝缘膜具有第一绝缘膜、所述第一绝缘膜上的第二绝缘膜和所述第二绝缘膜上的第三绝缘膜。所述第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧。所述第一绝缘膜及所述第三绝缘膜的各自的带隙比所述第二绝缘膜的带隙大。
[0012]另外，根据一实施方式，包含存储元件的半导体器件的制造方法具有:在半导体衬底上形成所述存储元件的栅极绝缘膜用的层叠膜的工序；在所述层叠膜上形成所述存储元件用的栅极的工序。所述层叠膜是第一绝缘膜、所述第一绝缘膜上的第二绝缘膜和所述第二绝缘膜上的第三绝缘膜的层叠膜。所述第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧。所述第一绝缘膜及所述第三绝缘膜的各自的带隙比所述第二绝缘膜的带隙大。
[0013]发明的效果
[0014]根据一实施方式，能够提高半导体器件的性能。
【专利附图】
【附图说明】
[0015]图1是一实施方式的半导体器件的关键部位剖视图。
[0016]图2是图1的半导体器件的局部放大剖视图。
[0017]图3是表示一实施方式的半导体器件的制造工序的一部分的流程图。
[0018]图4是表示一实施方式的半导体器件的制造工序的一部分的流程图。
[0019]图5是一实施方式的半导体器件的制造工序中的关键部位剖视图。
[0020]图6是接着图5的半导体器件的制造工序中的关键部位剖视图。
[0021]图7是接着图6的半导体器件的制造工序中的关键部位剖视图。
[0022]图8是接着图7的半导体器件的制造工序中的关键部位剖视图。
[0023]图9是接着图8的半导体器件的制造工序中的关键部位剖视图。
[0024]图10是接着图9的半导体器件的制造工序中的关键部位剖视图。
[0025]图11是接着图10的半导体器件的制造工序中的关键部位剖视图。
[0026]图12是接着图11的半导体器件的制造工序中的关键部位剖视图。
[0027]图13是接着图12的半导体器件的制造工序中的关键部位剖视图。
[0028]图13是接着图12的半导体器件的制造工序中的关键部位剖视图。
[0029]图14是接着图13的半导体器件的制造工序中的关键部位剖视图。
[0030]图15是接着图14的半导体器件的制造工序中的关键部位剖视图。
[0031]图16是接着图15的半导体器件的制造工序中的关键部位剖视图。
[0032]图17是表示硅酸铪膜中的Hf浓度和陷阱电荷密度的相关性的曲线图。
[0033]图18是表示在Si衬底上形成有栅极绝缘膜(该栅极绝缘膜由层叠氧化铝膜、硅酸铪膜和氧化铝膜而成的层叠膜构成)、并在该栅极绝缘膜上形成有多晶硅栅极的情况下的截面TEM照片的说明图。
[0034]图19是表示X射线衍射的结果的说明图。
[0035]图20是表示X射线衍射的结果的说明图。
[0036]图21是其他实施方式的半导体器件的关键部位剖视图。
[0037]图22是存储器单元的等效电路图。
[0038]图23是表示“写入”、“删除”及“读取”时向选择存储器单元的各部位施加电压的条件的一例的表格。
[0039]图24是其他实施方式的半导体器件的制造工序中的关键部位剖视图。
[0040]图25是接着图24的半导体器件的制造工序中的关键部位剖视图。
[0041]图26是接着图25的半导体器件的制造工序中的关键部位剖视图。
[0042]图27是接着图26的半导体器件的制造工序中的关键部位剖视图。
[0043]图28是接着图27的半导体器件的制造工序中的关键部位剖视图。
[0044]图29是接着图28的半导体器件的制造工序中的关键部位剖视图。
[0045]图30是接着图29的半导体器件的制造工序中的关键部位剖视图。
[0046]图31是接着图30的半导体器件的制造工序中的关键部位剖视图。
[0047]图32是接着图31的半导体器件的制造工序中的关键部位剖视图。
[0048]图33是接着图32的半导体器件的制造工序中的关键部位剖视图。
[0049]图34是接着图33的半导体器件的制造工序中的关键部位剖视图。
[0050]附图标记的说明
[0051]A0X1、A0X2 氧化铝膜
[0052]CG控制栅极
[0053]CT接触孔
[0054]EX、EX1、EX2 rT型半导体区域
[0055]GI绝缘膜
[0056]HSO硅酸铪膜
[0057]IL1、IL2 绝缘膜
[0058]MG 栅极
[0059]MGl存储器栅极
[0060]MZ绝缘膜
[0061]0X1界面层
[0062]OXla 绝缘膜
[0063]PG 栓塞
[0064]PS、PS1、PS2 硅膜
[0065]PS2a硅间隔物
[0066]Pff, Pffl P 型阱
[0067]Ml 布线
[0068]MC, MCl存储元件
[0069]MD半导体区域
[0070]MS半导体区域
[0071]SB半导体衬底
[0072]SD、SD1、SD2 n+型半导体区域
[0073]SL金属硅化物层
[0074]Sff侧壁间隔物
[0075]ZF绝缘膜
【具体实施方式】
[0076]在以下的实施方式中，为了方便在需要时，分割成多个章节或实施方式来说明，但除了特别明示的情况以外，它们并不是相互没有关系的结构，具有一方是另一方的一部分或全部的变形例、详细情况、补充说明等的关系。另外，在以下的实施方式中，提到要件的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况及在原理上明确限定成特定的数量的情况等，都不限于该特定的数量，也可以是特定的数量以上或以下。而且，在以下的实施方式中，其构成要件(还包括要件步骤等)除了特别明示的情况及认为原理上明确是必须的情况等，当然不一定是必须的。同样地，在以下的实施方式中，提到构成要件等的形状、位置关系等时，除了特别明示的情况及认为原理上明确不成立的情况等，包括实质上与该形状等近似或类似的形状、位置关系等。关于上述数值及范围也是同样的。
[0077]以下，基于附图详细说明实施方式。此外，在用于说明实施方式的全部附图中，具有同一功能的部件标注相同的附图标记，并省略其重复说明。另外，在以下的实施方式中，除了特别需要时以外，原则上不重复相同或同样的部分的说明。
[0078]另外，在实施方式中所使用的附图中，为了即使为剖视图也容易观察附图，有时省略剖面线。另外，为了即使为俯视图也能够容易观察附图，有时标注剖面线。
[0079](实施方式I)
[0080]<关于半导体器件的构造>
[0081]参照【专利附图】
【附图说明】本实施方式的半导体器件。图1是本实施方式的半导体器件的关键部位剖视图。图2是放大表示图1的半导体器件的一部分的局部放大剖视图。
[0082]本实施方式的半导体器件是具有非易失性存储器(非易失性存储元件、闪存、非易失性半导体存储装置)的半导体器件。在图1中，示出了形成有构成非易失性存储器的存储元件(存储元件)MC的区域即存储元件形成区域的关键部位剖视图。此外，图1表示与构成存储元件MC的栅极MG的延伸方向(图1的与纸面垂直的方向)垂直的截面。另外，图2放大表示图1中的半导体衬底SB、栅极MG和它们之间的绝缘膜MZ、0X1。
[0083]在存储元件MC中，电荷累积部使用了陷阱绝缘膜(能够累积电荷的绝缘膜)。另夕卜，存储元件MC采用η通道型的晶体管(即η通道型的MISFET)进行说明，但还能够使导电类型相反，采用P通道型的晶体管(即P通道型的MISFET)。
[0084]如图1所示，在由具有例如I?10 Qcm左右的电阻率的P型的单晶硅等构成的半导体衬底(半导体晶圆)SB中，形成有用于分离元件的元件分离区域(未图示)，在该元件分离区域中被分离(限定)的活性区域中形成有P型阱PW。P型阱是被导入P型杂质的P型的半导体区域。P型阱PW主要形成在存储元件形成区域的半导体衬底SB上。在存储元件形成区域的P型阱PW中，形成有图1所示的存储元件MC。
[0085]以下，具体说明形成在存储元件形成区域中的存储元件MC的构成。
[0086]如图1所示,存储元件MC具有形成在半导体衬底SB上(即P型阱PW上)的绝缘膜MZ、形成在绝缘膜MZ上的栅极MG、形成在栅极MG的侧壁上的侧壁间隔物(side wallspacer) SW、和形成在半导体衬底SB的p型讲PW中的源极或漏极用的η型的半导体区域(EX、SD)。S卩，在P型阱PW的表面上，隔着绝缘膜MZ形成有栅极MG，所述绝缘膜MZ具有电荷累积部、作为栅极绝缘膜发挥功能。
[0087]绝缘膜MZ夹设在半导体衬底SB (P型阱PW)和栅极MG之间，是作为栅极绝缘膜发挥功能的膜，也是内部具有电荷累积部的绝缘膜。该绝缘膜MZ是层叠多个绝缘膜而成的层叠绝缘膜。具体来说，绝缘膜MZ由氧化铝膜AOXl (第一绝缘膜、底部绝缘膜)、形成在氧化铝膜AOXl上的硅酸铪膜HSO (第二绝缘膜)、形成在硅酸铪膜HSO上的氧化铝膜A0X2 (第三绝缘膜、顶部绝缘膜)的层叠膜构成。氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2都是绝缘膜。
[0088]在由氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的层叠膜构成的绝缘膜MZ中，氧化铝膜AOXl能够被视为底部绝缘膜，氧化铝膜A0X2能够被视为顶部绝缘膜。由此，绝缘膜MZ具有在底部绝缘膜即氧化铝膜AOXl和顶部绝缘膜即氧化铝膜A0X2之间夹设有硅酸铪膜HSO的构造。
[0089]绝缘膜MZ还能够直接形成在半导体衬底SB (P型阱PW)的表面(硅面)上(即省略界面层0X1)。但是，更优选在绝缘膜MZ和半导体衬底SB (P型阱PW)之间的界面，即，氧化铝膜AOXl和半导体衬底SB (P型阱PW)之间的界面上，设置由薄的氧化硅膜或氮氧化硅膜构成的绝缘性的界面层(绝缘层、绝缘膜)0X1。即，更优选在绝缘膜MZ和半导体衬底SB(p型阱PW)之间，夹设有由薄的氧化硅膜或氮氧化硅膜构成的界面层0X1。通过设置由氧化硅或氮氧化硅构成的界面层0X1，栅极绝缘膜和半导体衬底(的硅面)之间的界面成为Si02/Si或S1N/Si构造，能够减少该界面中的陷阱能级等的缺陷数量，能够提高驱动能力和可靠性。
[0090]此外，为容易观察附图，在图1中，将由氧化铝膜A0X1、硅酸铪膜HS0、氧化铝膜A0X2的层叠膜构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上,如图2的放大图所示,绝缘膜MZ由氧化铝膜A0X1、硅酸铪膜HSO和氧化铝膜A0X2的层叠膜构成。
[0091]绝缘膜MZ中的硅酸铪膜HSO是具有电荷累积功能的绝缘膜。即，绝缘膜MZ中的硅酸铪膜HSO是用于累积电荷的绝缘膜，作为电荷累积层(电荷累积部)发挥功能。也就是说，硅酸铪膜HSO是形成在绝缘膜MZ中的陷阱绝缘膜。像这样，在本实施方式中，作为具有陷阱能级的绝缘膜(电荷累积层)采用硅酸铪膜HS0。由此，绝缘膜MZ能够被视为内部具有电荷累积部(这里是硅酸铪膜HS0)的绝缘膜。
[0092]绝缘膜MZ中的位于硅酸铪膜HSO的上下的氧化铝膜A0X2和氧化铝膜AOXl能够作为电荷阻挡层或电荷遏制层发挥功能。在栅极MG和半导体衬底SB (P型阱PW)之间的绝缘膜MZ中，通过采用氧化铝膜A0X2和氧化铝膜AOXl夹着硅酸铪膜HSO的构造，能够实现电荷向硅酸铪膜HSO的累积。
[0093]形成在存储元件形成区域的绝缘膜MZ作为存储元件MC的栅极绝缘膜发挥功能，具有电荷保持(电荷累积)功能。因此，绝缘膜MZ为能够作为存储器晶体管的具有电荷保持功能的栅极绝缘膜发挥功能，至少具有3层的层叠构造，与作为电荷阻挡层发挥功能的外侧的层(这里是氧化铝膜A0X1、A0X2)的势垒高度相比，作为电荷累积部发挥功能的内侧的层(这里是硅酸铪膜HS0)的势垒高度更低。这能够如本实施方式这样地通过使绝缘膜MZ采用具有氧化铝膜AOXl、氧化铝膜AOXl上的硅酸铪膜HSO和硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜而实现。
[0094]绝缘膜MZ具有利用顶部绝缘膜和底部绝缘膜夹着电荷累积层(这里是硅酸铪膜HS0)的层叠构造，这里，作为顶部绝缘膜使用氧化铝膜A0X2，作为底部绝缘膜使用氧化铝膜A0X1。还能够代替氧化铝膜AOX2，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的顶部绝缘膜使用。另夕卜,还能够代替氧化铝膜AOXl，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的底部绝缘膜使用。
[0095]绝缘膜MZ的顶部绝缘膜和底部绝缘膜的各自的带隙(band gap)需要比位于顶部绝缘膜和底部绝缘膜之间的电荷累积层(这里是硅酸铪膜HS0)的带隙大。由此，顶部绝缘膜和底部绝缘膜能够分别作为电荷阻挡层(或电荷遏制层)发挥功能。氧化铝膜、氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)及铝酸铪膜(HfAlO膜)具有比硅酸铪膜的带隙大的带隙，从而能够作为绝缘膜MZ的顶部绝缘膜或底部绝缘膜使用。
[0096]但是，作为绝缘膜MZ的底部绝缘膜最优选氧化铝膜AOXl，作为绝缘膜MZ的顶部绝缘膜最优选氧化铝膜A0X2。若作为绝缘膜MZ的底部绝缘膜及顶部绝缘膜使用氧化铝膜AOXl及氧化铝膜A0X2，则底部绝缘膜及顶部绝缘膜作为电荷阻挡层(或电荷遏制层)，能够更可靠地发挥功能，并且能够更可靠地提高底部绝缘膜及顶部绝缘膜的介电常数。
[0097]氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2分别是介电常数(比介电常数)比氧化硅高的绝缘材料膜，所谓的High-k膜(高介电常数膜、高介电常数绝缘膜)。此外，在本申请中，提及High-k膜、高介电常数膜、高介电常数绝缘膜或者高介电常数栅极绝缘膜时，是指介电常数(比介电常数)比氧化硅(S1x，代表性的是S12)高的膜。
[0098]另外，氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2都是高介电常数绝缘膜，介电常数(比介电常数)比氧化硅高，而且，介电常数(比介电常数)还比氮化硅高。即，氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的介电常数(比介电常数)都比氮化硅高。
[0099]硅酸铪膜HSO由含有Hf (铪)、Si(Silicon，硅)和0(氧)作为主要成分的绝缘材料构成。即，硅酸铪膜HSO是由铪(Hf)、硅(Si)和氧(O)构成的绝缘材料膜，还能够记作HfS1 膜。
[0100]而且，硅酸铪膜HSO的组成如下所述。在硅酸铪膜HSO中，Hf (铪)的原子数占Hf(铪)和Si(硅)的总原子数的比例处于77?91原子％的范围内。即，在硅酸铪膜HSO中，Hf (铪)的原子数除以Hf (铪)的原子数和Si (硅)的原子数之和得到的值处于0.77?0.91的范围内。也就是说，在硅酸铪膜HSO中，设Hf(铪)的原子数为NHf、Si(硅)的原子数为Nsi时，0.77 ^ NHf/(NHf+NSi) ^ 0.91成立。换言之，将硅酸铪膜HSO的组成(组成比)记作HfxSiyOz时，0.77兰x/(x+y)兰0.91成立。也就是说，硅酸铪膜HSO中的Hf (铪)、Si (娃)和0(氧)的原子比(原子数之比)为X:y:z时,0.77兰x/(x+y) ^ 0.91成立。因此，硅酸铪膜HSO中的Hf (铪)和Si (硅)的原子比为X:y时，0.77 ^ x/(x+y)兰0.91成立。需要说明的是，x、y和z可以是整数，也可以不是整数。将硅酸铪膜HSO的组成设定成这样的范围是为使陷阱绝缘膜成为高介电常数绝缘膜，并提高陷阱电荷密度，关于该情况，在后面进行详细说明。
[0101]关于这样的绝缘膜MZ，总结如下。
[0102]在本实施方式中，在半导体衬底SB和栅极MG之间，夹设有作为栅极绝缘膜发挥功能的绝缘膜MZ，该绝缘膜MZ是层叠绝缘膜，具有第一绝缘膜(底部绝缘膜)、该第一绝缘膜上的第二绝缘膜和该第二绝缘膜上的第三绝缘膜(顶部绝缘膜)。氧化铝膜AOXl与第一绝缘膜对应，硅酸铪膜HSO与第二绝缘膜对应，氧化铝膜A0X2与第三绝缘膜对应。中间层即第二绝缘膜是高介电常数绝缘膜，但更优选第一绝缘膜和第三绝缘膜也是高介电常数绝缘膜。中间层即第二绝缘膜(这里是硅酸铪膜HS0)是具有电荷累积功能的绝缘膜，是所谓的陷阱绝缘膜。这里，陷阱绝缘膜是指能够进行电荷的累积的绝缘膜。优选陷阱绝缘膜即第二绝缘膜在本实施方式中作为构成元素含有铪(Hf)、硅(Si)和氧(O)，且铪(Hf)和硅(Si)的原子比(原子数的比)为X:y时，0.77 ^ X/(x+y) ^ 0.91成立。此外，x和y可以是整数，也可以不是整数。
[0103]位于陷阱绝缘膜即第二绝缘膜的上下的第三绝缘膜和第一绝缘膜能够作为用于将电荷局限于陷阱绝缘膜中的电荷阻挡层或电荷遏制层发挥功能。由此，第一绝缘膜和第三绝缘膜的各自的带隙优选比陷阱绝缘膜即第二绝缘膜的带隙大。考虑到使带隙比作为构成元素含有铪(Hf)、硅(Si)和氧(O)的第二绝缘膜大时，第一绝缘膜和第三绝缘膜能够使用氧化铝膜、氧化硅膜、氮氧化硅膜、氮氧化铝膜、硅酸铝膜或铝酸铪膜等。其中，最优选将氧化铝膜作为第一绝缘膜及第三绝缘膜。即，作为第一绝缘膜优选氧化铝膜A0X1，作为第三绝缘膜优选氧化铝膜A0X2。另外，陷阱绝缘膜即第二绝缘膜作为构成元素含有铪(Hf)、硅(Si)和氧(O)，但更优选硅酸铪膜(即HfS1膜)。由此，作为第二绝缘膜优选硅酸铪膜HSO。
[0104]栅极MG由导电膜构成，但这里由硅膜形成，该硅膜优选是多晶硅(多晶硅)膜。构成栅极MG的娃膜优选米用被导入η型杂质的掺杂多晶娃膜。
[0105]作为其他方式，栅极MG还能够采用金属栅极。该情况下，栅极MG由金属膜构成。作为构成栅极MG的金属膜，能够使用例如氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或铝(Al)膜等。此外，构成栅极MG的金属膜是显示金属传导的导电膜，不限于单体的金属膜(纯金属膜)或合金膜，也可以是显示金属传导的金属化合物膜(氮化金属膜或碳化金属膜等)。另外，栅极MG采用金属栅极的情况下，还能够通过层叠膜形成栅极MG，但该层叠膜的最下层采用金属膜(显示金属传导的导电膜)。另外，该层叠膜还能够采用多个金属膜(显示金属传导的导电膜)的层叠膜、或者金属膜(显示金属传导的导电膜)和该金属膜上的硅膜(多晶硅膜)的层叠膜。即，栅极MG也能够由金属膜(显示金属传导的导电膜)和该金属膜上的硅膜(多晶硅膜)的层叠膜形成。
[0106]栅极MG采用金属栅极的情况下，能够获得如下优点，抑制栅极MG的耗尽现象，并能够使寄生电容消失。另外，还能够获得实现存储元件MC的小型化(栅极绝缘膜的薄膜化)这样的优点。
[0107]在栅极MG的侧壁上，作为侧壁绝缘膜形成有侧壁间隔物(侧壁绝缘膜、侧壁)SW。侧壁间隔物SW由绝缘膜形成，例如由氧化硅膜或氮化硅膜或者它们的层叠膜形成。
[0108]在存储元件形成区域的P型讲PW中，作为存储元件MC用的LDD(Lightly dopedDrain,轻掺杂漏极)构造的源极.漏极区域(源极或漏极用的半导体区域)，形成有n_型半导体区域(延展区域、LDD区域)EX和杂质浓度比其高的n+型半导体区域(源极?漏极区域)SD。与n_型半导体区域EX相比，n+型半导体区域SD的杂质浓度较高，并且接合深度较深。
[0109]n_型半导体区域EX自对准地形成在栅极MG处，n+型半导体区域SD自对准地形成在设置于栅极MG的侧壁上的侧壁间隔物SW处。由此，低浓度的n_型半导体区域EX形成在栅极MG的侧壁上的侧壁间隔物SW的下方，高浓度的n+型半导体区域SD形成在低浓度的n_型半导体区域EX的外侧。S卩，n_型半导体区域EX位于形成在栅极MG的侧壁上的侧壁间隔物SW的下方，并夹设在通道形成区域和n+型半导体区域SD之间。
[0110]半导体衬底SB (P型阱PW)中的栅极MG下方的区域成为形成通道的区域，即通道形成区域。在栅极MG下的绝缘膜MZ之下的通道形成区域中，根据需要形成阈值电压调整用的半导体区域(P型半导体区域或η型半导体区域)。
[0111]在存储元件形成区域的半导体衬底SB (P型阱PW)中，在隔着通道形成区域而彼此分离的区域中，形成有η—型半导体区域ΕΧ，在η—型半导体区域EX的外侧(从通道形成区域远离的一侧)，形成有η+型半导体区域SD。也就是说，η_型半导体区域EX与通道形成区域相邻，η+型半导体区域SD从通道形成区域分离η_型半导体区域EX的量(沿通道长度方向分离)，并且形成在与η_型半导体区域EX接触的位置。
[0112]更优选在η+型半导体区域SD及栅极MG的表面(上表面)上，使用自对准硅化物(Salicide:Self Aligned Silicide)技术,形成金属娃化物层SL。金属娃化物层SL能够采用硅化钴层、硅化镍层或添加钼的镍硅化物层等。
[0113]作为其他方式，在栅极MG采用金属栅极的情况下，存在于栅极MG上能够形成和不能形成金属硅化物层SL的情况。例如，栅极MG采用金属膜(显示金属传导的导电膜)和该金属膜上的硅膜(多晶硅膜)的层叠膜的情况下，能够使用自对准硅化物技术在该硅膜上形成金属硅化物层SL。另一方面，栅极MG整体由金属膜(显示金属传导的导电膜)的单层膜或层叠膜形成的情况下，即使使用自对准硅化物技术在栅极MG上也不会形成金属硅化物层SL。
[0114]以下，关于比存储元件MC更靠上层的构造进行说明。
[0115]在半导体衬底SB上，以覆盖栅极MG及侧壁间隔物SW的方式，作为层间绝缘膜形成有绝缘膜IL1。绝缘膜ILl由氧化硅膜的单体膜、或者氮化硅膜和比该氮化硅膜厚地形成在该氮化硅膜上的氧化硅膜的层叠膜等构成。绝缘膜ILl的上表面被平坦化。
[0116]在绝缘膜ILl上形成有接触孔(开口部、通孔)CT，在接触孔CT内，作为导电体部(连接用导体部)埋入导电性的栓塞PG。
[0117]栓塞PG由形成在接触孔CT的底部及侧壁(侧面)上的薄的壁垒导体膜、和以埋入接触孔CT的方式形成在该壁垒导体膜上的主导体膜形成，但为简化附图，在图1中，一体地示出了构成栓塞PG的壁垒导体膜和主导体膜(钨膜)。此外，构成栓塞PG的壁垒导体膜能够采用例如钛膜、氮化钛膜或它们的层叠膜，构成栓塞PG的主导体膜能够采用钨膜。
[0118]接触孔CT及埋入其中的栓塞PG形成在n+型半导体区域SD的上部或栅极MG的上部等。在接触孔CT的底部，半导体衬底SB的主面的一部分，例如n+型半导体区域SD(的表面上的金属硅化物层SL)的一部分或栅极MG(的表面上的金属硅化物层SL)的一部分等露出。而且，在该露出部(接触孔CT的底部的露出部)连接有栓塞PG。此外，在图1中，示出了 n+型半导体区域SD (的表面上的金属硅化物层SL)的一部分在接触孔CT的底部露出并与填埋该接触孔CT的栓塞PG电连接的截面。
[0119]在埋入有栓塞PG的绝缘膜ILl上形成有布线(布线层)Ml。布线Ml是例如镶嵌布线(damascene interconnect)(埋入布线)，被埋入布线槽中,所述布线槽设置在形成于绝缘膜ILl上的绝缘膜IL2中。布线Ml通过栓塞PG与n+型半导体区域SD或栅极MG等电连接。此外，在图1中，作为布线Ml的例子，示出了通过栓塞PG与n+型半导体区域SD电连接的布线Ml。而且，还形成有上层的布线及绝缘膜，但这里省略了其图示及说明。另外，布线Ml及比其更靠上层的布线不限于镶嵌布线(埋入布线)，还能够将布线用的导电体膜进行图案化而形成，还能够采用例如钨布线或铝布线等。
[0120]存储元件MC是设置有内部具有电荷累积部的栅极绝缘膜(这里是绝缘膜MZ)的场效应晶体管。存储元件MC通过将电荷累积或保持在绝缘膜MZ中的电荷累积层(电荷累积部)即硅酸铪膜HSO中，而能够进行信息的存储。
[0121]例如，在存储元件MC的写入工作时，通过向绝缘膜MZ中的硅酸铪膜HSO注入电子，使存储元件MC成为写入状态。另外，在存储元件MC的删除工作时，从绝缘膜MZ中的硅酸铪膜HSO排出电子，或者将空穴(Hole)注入到绝缘膜MZ中的硅酸铪膜HSO中，由此使存储元件MC成为删除状态。在存储元件MC的读取工作时，能够利用存储元件MC的阈值电压在写入状态和删除状态下不同的特性，判别存储元件MC是写入状态还是删除状态。
[0122]<关于半导体器件的制造工序>
[0123]以下，关于本实施方式的半导体器件的制造方法进行说明。
[0124]图3及图4是表示本实施方式的半导体器件的制造工序的一部分的流程图。图5?图16是本实施方式的半导体器件的制造工序中的关键部位剖视图，示出了与上述图1相当的区域的剖视图。
[0125]制造半导体器件时，如图5所示，首先，准备例如由电阻率为I?1Qcm左右的P型的单晶硅等构成的半导体衬底(半导体晶圆)SB(图3的步骤SI)。然后，在半导体衬底SB的主面上，形成限定(划分)活性区域的元件分离区域(未图示)。该元件分离区域由氧化娃等的绝缘膜构成，能够使用例如STI (Shallow Trench Isolat1n)法等形成。例如，在半导体衬底SB的主面上形成了元件分离用的槽之后，在该元件分离用的槽内，埋入由例如氧化硅等构成的绝缘膜，由此能够形成元件分离区域。
[0126]然后，如图6所示，在存储元件形成区域的半导体衬底SB上形成P型阱PW(图3的步骤S2)。
[0127]P型阱PW能够通过例如向半导体衬底SB中离子注入硼(B)等p型的杂质等而形成。P型阱PW形成在从半导体衬底SB的主面到规定深度的范围内。
[0128]然后，通过例如使用了氢氟酸(HF)水溶液的湿式蚀刻等来除去半导体衬底SB的表面的自然氧化膜，由此清洗半导体衬底SB的表面来进行清洁。由此，半导体衬底SB (P型阱PW)的表面(硅面)露出。
[0129]然后，在半导体衬底SB的表面上，即在P型阱PW的表面上，作为绝缘层，形成由氧化硅膜或氮氧化硅膜构成的界面层(绝缘层、绝缘膜)0X1 (图3的步骤S3)。
[0130]界面层0X1的膜厚薄，优选为0.5?2nm，例如能够为Inm左右。界面层0X1为氧化硅膜的情况下，能够使用例如热氧化法等形成界面层0X1。另外，界面层0X1采用氮氧化硅膜的情况下，例如，通过使用了 N20、02和H2的高温短时间氧化法、或者在形成了氧化硅膜之后在等离子体中进行氮化处理(等离子体氮化)的方法等，能够形成界面层0X1。
[0131]在步骤S3中形成界面层0X1之后，通过在该界面层0X1上形成绝缘膜MZ，使栅极绝缘膜和半导体衬底(的硅面)的界面成为Si02/Si或S1N/Si构造，减少该界面中的陷阱能级等的缺陷数量，能够提高驱动能力和可靠性。
[0132]然后，如图7所示，在半导体衬底SB的主面上，即在界面层0X1上，形成绝缘膜MZ (图3的步骤S4)。绝缘膜MZ是存储元件MC的栅极绝缘膜用的绝缘膜，是内部具有电荷累积部的绝缘膜。
[0133]此外，为了容易观察附图，在图7中，由氧化铝膜A0X1、硅酸铪膜HSO和氧化铝膜A0X2构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上，如图7中由虚线的圆包围的区域的放大图所示，绝缘膜MZ由氧化铝膜A0X1、氧化铝膜AOXl上的硅酸铪膜HS0、硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜构成。
[0134]由此，步骤S4的绝缘膜MZ形成工序包括:氧化铝膜AOXl形成工序、硅酸铪膜HSO形成工序和氧化铝膜A0X2形成工序。在步骤S4中，在氧化铝膜AOXl形成工序之后，进行硅酸铪膜HSO形成工序，然后进行氧化铝膜A0X2形成工序。具体来说，步骤S4能够如下地进行。
[0135]即，在步骤S4中，首先，在半导体衬底SB的主面(主面整个面)上，即在界面层0X1上，作为第一绝缘膜形成氧化铝膜AOXl。氧化铝膜AOXl能够使用例如ALD (Atomic LayerDeposit1n:原子层堆积)法或CVD (Chemical Vapor Deposit1n:化学气相沉积)法等形成。氧化铝膜AOXl的膜厚优选为I?6nm，能够采用例如4nm左右。氧化铝膜AOXl代表性的是Al2O3膜，但也包括Al (铝)和0(氧)的原子比为2:3以外的情况。
[0136]然后，在步骤S4中，在半导体衬底SB的主面(主面全面)上，即在氧化铝膜AOXl上，作为第二绝缘膜形成硅酸铪膜HS0。硅酸铪膜HSO能够使用例如ALD法或CVD法等形成。硅酸铪膜HSO的膜厚优选为2?15nm，能采用例如1nm左右。
[0137]硅酸铪膜HSO膜是由铪(Hf)、硅(silicon, Si)和氧(0)构成的绝缘材料膜(即HfS1膜)。另外，硅酸铪膜HSO膜还能够记作HfS1膜，但在Hf、Si和O的原子比不是1:1:1，当硅酸铪膜HSO中的Hf(铪)和Si (硅)的原子比为X:y时，0.77 ^ x/(x+y) ^ 0.91成立。
[0138]然后，在步骤S4中，在半导体衬底SB的主面(主面整个面)上，即在硅酸铪膜HSO上，作为第三绝缘膜形成氧化铝膜A0X2。氧化铝膜A0X2能够使用例如ALD法或CVD法等形成。氧化铝膜A0X2的膜厚优选为4?12nm，能够采用例如8nm左右。氧化铝膜A0X2代表性的是Al2O3膜，但也包括Al (铝)和0(氧)的原子比为2:3以外的情况。
[0139]像这样实施步骤S4，在存储元件形成区域中，在半导体衬底SB (P型阱PW)上，成为界面层0X1、氧化铝膜A0X1、硅酸铪膜HSO及氧化铝膜A0X2从下方开始按顺序被层叠的状态。氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2都是高介电常数绝缘膜，介电常数(比介电常数)比氧化硅高，另外，介电常数(比介电常数)也比氮化硅高。
[0140]硅酸铪膜HSO的组成如下所述。即，在硅酸铪膜HSO中，Hf (铪)的原子数占Hf (铪)和Si(硅)的总原子数的比例处于77?91原子％的范围内。也就是说，在硅酸铪膜HSO中，设Hf (铪)的原子数为NHf'Si (硅)的原子数为Nsi时，0.77兰Naf/(NHf+NSi) ^ 0.91成立。换言之，将硅酸铪膜HSO的组成(组成比)记作HfxSiyOz时，0.77兰x/ (x+y) ^ 0.91成立。也就是说，硅酸铪膜HSO中的Hf (铪)、Si(硅)和0(氧)的原子比为x:y:z时，0.77 ^ x/(x+y)兰0.91成立。因此，硅酸铪膜HSO中的Hf (铪)和Si (硅)的原子比为X:y时，0.77 = x/ (x+y) = 0.91成立。此外，x、y和z可以是整数,也可以不是整数。
[0141]硅酸铪膜HSO的组成能够通过调整在形成硅酸铪膜HSO时的气体的种类或流量等等来控制。
[0142]此外，如上所述，在步骤S4中，还能够代替氧化铝膜A0X1，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的底部绝缘膜形成。另外，还能够代替氧化铝膜A0X2，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的顶部绝缘膜形成。
[0143]然后，进行热处理(退火处理)(图3的步骤S5)。该步骤S5的热处理是为了构成绝缘膜MZ的各膜(氧化铝膜A0X1、硅酸铪膜HS0、氧化铝膜A0X2)的结晶化、尤其是为了硅酸铪膜HSO的结晶化而进行的。即，步骤S5是用于结晶化的热处理，还能够视为结晶化退火处理。能够通过步骤S5的热处理使硅酸铪膜HSO结晶化。
[0144]步骤S5的热处理的热处理温度优选为800?1050°C的范围内，能够采用例如950°C左右，热处理时间能够采用例如5秒左右。
[0145]另外，在步骤S5中，对半导体衬底SB进行热处理，作为热处理装置能够使用例如灯照退火装置等。
[0146]作为其他方式，还能够在其他的工序阶段，例如，后述的硅膜PS形成之后立即(即，后述的硅膜PS形成后且硅膜PS的形成图案工序前)进行步骤S5的热处理(用于结晶化的热处理)，另外，还能够兼用作下述的源极.漏极区域形成后的活性化退火。
[0147]但是，步骤S5的热处理(用于结晶化的热处理)更优选在氧化铝膜A0X2形成之后立即(即在氧化铝膜A0X2形成后且后述的硅膜PS形成前)进行，或者在硅酸铪膜HSO形成之后立即(即在硅酸铪膜HSO形成后且氧化铝膜A0X2形成前)进行。由此，能够进一步增大硅酸铪膜HSO的陷阱电荷密度的增大效果。
[0148]此外，步骤S5的热处理是为了构成绝缘膜MZ的各膜的结晶化、尤其是硅酸铪膜HSO的结晶化而进行的，因此至少需要在形成了硅酸铪膜HSO之后进行。
[0149]然后，如图8所示，在半导体衬底SB的主面(主面整个面)上，即在绝缘膜MZ上，作为栅极MG形成用的导电膜形成硅膜PS (图3的步骤S6)。
[0150]硅膜PS由多晶硅膜构成，能够使用CVD法等形成。硅膜PS的膜厚优选为30?200nm,能够采用例如10nm左右。还能够是,在成膜时将娃膜PS作为无定形娃膜形成之后，在之后的热处理中使无定形娃膜成为多晶娃膜。
[0151]另外，硅膜PS通过在成膜时导入杂质或者在成膜后离子注入杂质等，被导入杂质并成为低电阻的半导体膜(掺杂多晶硅膜)。存储元件形成区域中的硅膜PS优选为导入了磷(P)或砷(As)等η型杂质的η型的硅膜。在硅膜PS的成膜时导入η型杂质的情况下，使硅膜PS的成膜用的气体含有掺杂气体(η型杂质添加用的气体)，由此能够成膜为导入了η型杂质的硅膜PS。另外，在硅膜PS成膜之后以离子注入方式向硅膜PS导入杂质的情况下，能够对硅膜PS整体进行离子注入，或者在硅膜PS上形成作为离子注入阻止掩膜的光致抗蚀层之后，对存储元件形成区域的硅膜PS进行离子注入。无论采用哪种方式，存储元件形成区域的硅膜PS均被导入杂质并成为低电阻的半导体膜。
[0152]然后，如图9所示，使用光刻技术及蚀刻技术使硅膜PS形成图案，由此形成栅极MG(图3的步骤S7)。该步骤S7的形成图案工序能够如下所述地进行。
[0153]S卩，首先，使用光刻法在硅膜PS上形成光刻胶图案(未图示)。该光刻胶图案形成在存储元件形成区域中的栅极MG形成预定区域。然后，将该光刻胶图案作为蚀刻掩膜使用，蚀刻(优选干式蚀刻)硅膜PS并形成图案。然后，除去该光刻胶图案，图9示出了该状态。
[0154]像这样，在步骤S7中硅膜PS形成图案，如图9所示，形成由硅膜PS (形成有图案)构成的栅极MG。也就是说，在存储元件形成区域中，通过蚀刻除去成为栅极MG的部分以外的硅膜PS，由此形成栅极MG。栅极MG形成在绝缘膜MZ上。即，由硅膜PS(形成有图案)构成的栅极MG隔着绝缘膜MZ (界面层0X1及绝缘膜MZ)形成在P型阱PW的表面上。
[0155]另外，作为其他方式，栅极MG采用金属栅极的情况下，代替硅膜PS，使用金属膜，或者使用金属膜和该金属膜上的硅膜的层叠膜等即可。该情况下，栅极MG成为在金属膜中形成图案的结构、或者在金属膜和该金属膜上的硅膜的层叠膜中形成图案的结构。此外，这里所谓的金属膜是显示金属传导的导电膜，不限于单体的金属膜(纯金属膜)或合金膜，也可以是显示金属传导的金属化合物膜(氮化金属膜或碳化金属膜等)。
[0156]然后，如图10所示，通过蚀刻除去绝缘膜MZ中的未被栅极MG覆盖而露出的部分(图3的步骤S8)。在该步骤S8中，优选使用湿式蚀刻。作为蚀刻液能够示意例如氢氟酸溶液等。
[0157]在步骤S8中，位于栅极MG下方的绝缘膜MZ未被除去而残留，成为存储元件MC的高介电常数栅极绝缘膜。即，残留在栅极MG下方的绝缘膜MZ成为存储元件MC的栅极绝缘膜(具有电荷累积部的栅极绝缘膜)，作为高介电常数栅极绝缘膜发挥功能。也就是说，在步骤S8中，残留在栅极MG下方并夹设在栅极MG和半导体衬底SB (P型阱PW)之间的绝缘膜MZ成为存储元件MC的栅极绝缘膜(具有电荷累积部的栅极绝缘膜)，作为高介电常数栅极绝缘膜发挥功能。此外，形成了界面层0X1的情况下，在残留在栅极MG下方的绝缘膜MZ和半导体衬底SB (P型阱PW)之间夹设有界面层0X1，该界面层0X1和绝缘膜MZ的层叠膜作为存储元件MC的栅极绝缘膜发挥功能。
[0158]另外，还能够通过步骤S7中对硅膜PS形成图案时的干式蚀刻来蚀刻未被栅极MG覆盖的部分的绝缘膜MZ的一部分。即，还能够通过步骤S7中对硅膜PS形成图案时的干式蚀刻和步骤S8的蚀刻(优选湿式蚀刻)，除去未被栅极MG覆盖的部分的绝缘膜MZ。
[0159]此外，为容易观察附图，在图10中，由氧化铝膜A0X1、硅酸铪膜HSO和氧化铝膜A0X2构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上，如图10中被虚线的圆包围的区域的放大图所示，绝缘膜MZ由氧化铝膜A0X1、氧化铝膜AOXl上的硅酸铪膜HSO和硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜构成。
[0160]然后，如图11所示，通过离子注入法等，在存储元件形成区域的半导体衬底SB(p型阱PW)上形成n_型半导体区域EX (图3的步骤S9)。
[0161]S卩，在步骤S9中，在存储元件形成区域中的P型阱PW的栅极MG的两侧的区域中，通过离子注入磷(P)或砷(As)等η型杂质，形成η—型半导体区域EX。在为了形成该η_型半导体区域EX而进行离子注入时，栅极MG能够作为掩膜(离子注入阻止掩膜)发挥功能，从而η_型半导体区域EX自对准地形成在栅极MG的侧壁处。因此，在存储元件形成区域的半导体衬底SB (P型阱PW)中，在栅极MG的两侧(栅极长度方向的两侧)形成η—型半导体区域ΕΧ。
[0162]然后，如图12所示，在栅极MG的侧壁上，作为侧壁绝缘膜形成由绝缘膜构成的侧壁间隔物SW(图4的步骤S10)。
[0163]步骤SlO的侧壁间隔物SW形成工序例如能够如下所述地进行。S卩，在半导体衬底SB的主面整个面上，以覆盖栅极MG的方式形成侧壁间隔物SW形成用的绝缘膜。该侧壁间隔物SW形成用的绝缘膜例如由氧化硅膜或氮化硅膜或者它们的层叠膜等构成，能够使用CVD法等形成。然后，通过各向异性蚀刻技术回蚀(蚀刻、干式蚀刻、各向异性蚀刻)该侧壁间隔物SW形成用的绝缘膜。由此，如图12所示，侧壁间隔物SW形成用的绝缘膜有选择地残留在栅极MG的侧壁上，形成侧壁间隔物SW。
[0164]然后，通过离子注入法等，在存储元件形成区域的半导体衬底SB (P型阱PW)上形成η.型半导体区域SD (图4的步骤SI I)。
[0165]即，在步骤SI I中，在存储元件形成区域中的P型阱PW的栅极MG及侧壁间隔物SW的两侧的区域，通过离子注入磷(P)或砷(As)等η型杂质，形成η+型半导体区域SD。在用于形成该η+型半导体区域SD的离子注入时，栅极MG和其侧壁上的侧壁间隔物SW能够作为掩膜(离子注入阻止掩膜)发挥功能，从而η+型半导体区域SD自对准地形成在栅极MG的侧壁上的侧壁间隔物SW的侧面。因此，在存储元件形成区域的半导体衬底SB (P型阱PW)中，在由栅极MG和其侧壁上的侧壁间隔物SW构成的结构体的两侧(栅极长度方向的两侧)形成有η+型半导体区域SD。与η_型半导体区域EX相比，η+型半导体区域SD的杂质浓度较高且接合深度更深。
[0166]像这样，通过η_型半导体区域EX和杂质浓度比其高的η.型半导体区域SD，在存储元件形成区域的半导体衬底SB (P型阱PW)上，形成作为存储元件MC的源极或漏极用的半导体区域(源极.漏极区域)发挥功能的η型的半导体区域。与η—型半导体区域EX相t匕，n+型半导体区域SD的杂质浓度较高且接合深度更深。
[0167]另外，构成栅极MG的硅膜能够在n_型半导体区域EX形成用的离子注入工序或n+型半导体区域SD形成用的离子注入工序中被导入η型的杂质。
[0168]然后，进行热处理即活性化退火，用于使被导入源极或漏极用的半导体区域(η_型半导体区域EX及η+型半导体区域SD)等的杂质活性化(图4的步骤S12)。步骤S12的热处理能够在例如900°C?1100°C的热处理温度下，在惰性气体环境中，更优选在氮气环境中进行。
[0169]像这样，形成存储元件MC。栅极MG作为存储元件MC的栅极发挥功能，栅极MG下方的绝缘膜MZ (及其下的界面层0X1)作为存储元件MC的栅极绝缘膜发挥功能。而且，作为存储元件MC的源极或漏极发挥功能的η型的半导体区域(杂质扩散层)由η+型半导体区域SD及η_型半导体区域EX形成。
[0170]然后,通过自对准娃化物(Salicide:Self Aligned Silicide)工艺,形成金属娃化物层SL(图4的步骤S13)。金属硅化物层SL能够如下地形成。
[0171]首先，根据需要进行蚀刻(例如使用了稀氢氟酸等的湿式蚀刻)。由此，使n+型半导体区域SD的上表面(表面)和栅极MG的上表面清洁(露出)。此时的蚀刻能够采用除去自然氧化膜的程度的轻的蚀刻。然后，如图13所示，在包含n+型半导体区域SD及栅极MG的各上表面(表面)在内的半导体衬底SB的主面整个面上，以覆盖栅极MG及侧壁间隔物SW的方式形成(堆积)金属膜ME。金属膜ME能够采用单体的金属膜(纯金属膜)或合金膜，例如由钴(Co)膜、镍(Ni)膜或镍钼合金膜等构成。金属膜ME能够使用溅射法等形成。
[0172]然后，对半导体衬底SB实施热处理，由此使n+型半导体区域SD及栅极MG的各上层部分(表层部分)与金属膜ME反应。由此，如图14所示，在n+型半导体区域SD及栅极MG的各上部(上表面、表面、上层部)，分别形成娃和金属的反应层即金属娃化物层SL。金属硅化物层SL能够采用例如硅化钴层(金属膜ME为钴膜的情况)、硅化镍层(金属膜ME为镍膜的情况)或添加钼的镍硅化物层(金属膜ME为镍钼合金膜的情况)。这里，添加钼的镍硅化物与含有钼的硅化镍，即镍钼硅化物对应。然后，除去未反应的金属膜ME。在图14中，示出了该阶段的剖视图。除去了未反应的金属膜ME之后，还能够再进行热处理。
[0173]像这样，通过进行所谓的自对准硅化物工艺，能够形成金属硅化物层SL。通过在n+型半导体区域SD及栅极MG的上部形成金属硅化物层SL，能够使源极、漏极或栅极的电阻(扩散电阻或接触电阻等)降低。
[0174]另外，在栅极MG采用金属栅极，并且栅极MG整体由金属(显示金属传导的导体)形成的情况下，在栅极MG上没有形成金属硅化物层SL。
[0175]然后，如图15所示，在半导体衬底SB的主面整个面上，以覆盖栅极MG及侧壁间隔物SW的方式，作为层间绝缘膜形成(堆积)绝缘膜(层间绝缘膜)ILl (图4的步骤S14)。
[0176]绝缘膜ILl由氧化硅膜的单体膜、或者氮化硅膜和比该氮化硅膜厚地形成在该氮化硅膜上的氧化硅膜的层叠膜等构成，能够使用例如CVD法等形成。在形成绝缘膜ILl后，根据需要使用CMP (Chemical Mechanical Polishing:化学机械研磨)法等使绝缘膜ILl的上表面平坦。
[0177]然后，将使用光刻法在绝缘膜ILl上形成的光刻胶图案(未图示)作为蚀刻掩膜，干式蚀刻绝缘膜IL1，由此在绝缘膜ILl上形成接触孔(开口部、通孔)CT(图4的步骤S15)。接触孔CT以贯穿绝缘膜ILl的方式形成。
[0178]然后，在接触孔CT内，作为连接用的导电体部，形成由钨(W)等构成的导电性的栓塞PG (图4的步骤S16)。
[0179]为了形成栓塞PG，例如，在包含接触孔CT的内部(底部及侧壁上)在内的绝缘膜ILl上，形成壁垒导体膜。该壁垒导体膜例如由钛膜、氮化钛膜或它们的层叠膜构成。然后，在该壁垒导体膜上以填埋接触孔CT的方式形成由钨膜等构成的主导体膜之后，通过CMP法或蚀刻法等除去绝缘膜ILl上的不需要的主导体膜及壁垒导体膜，由此能够形成栓塞PG。此外，为简化附图，在图15中，一体地示出了构成栓塞PG的壁垒导体膜及主导体膜(钨膜)。
[0180]接触孔CT及被埋入其中的栓塞PG形成在n+型半导体区域SD及栅极MG的上部等。在接触孔CT的底部，半导体衬底SB的主面的一部分露出。例如，n+型半导体区域SD(的表面上的金属硅化物层SL)的一部分、和栅极MG (的表面上的金属硅化物层SL)的一部分等露出。此外，在图15中，示出了 n+型半导体区域SD(的表面上的金属硅化物层SL)的一部分在接触孔CT的底部露出、并与填埋该接触孔CT的栓塞PG电连接的截面。
[0181]然后，在埋入了栓塞PG的绝缘膜ILl上形成第一层布线即布线(布线层)M1 (图4的步骤S17)。关于使用镶嵌技术(这里是单镶嵌技术)形成该布线Ml的情况进行说明。
[0182]首先，如图16所示，在埋入了栓塞PG的绝缘膜ILl上形成绝缘膜IL2。绝缘膜IL2还能够由多个绝缘膜的层叠膜形成。然后，通过将光刻胶图案(未图示)作为蚀刻掩膜的干式蚀刻，在绝缘膜IL2的规定的区域形成了布线槽(布线用的槽)之后，在包含布线槽的底部及侧壁在内的绝缘膜IL2上形成壁垒导体膜。该壁垒导体膜由例如氮化钛膜、钽膜或氮化钽膜等构成。然后，通过CVD法或溅射法等在壁垒导体膜上形成铜的屏蔽层，再使用电解电镀法等在屏蔽层上形成铜镀膜，通过铜镀膜埋入布线槽的内部。然后，通过CMP法除去布线槽以外的区域的主导体膜(铜镀膜及屏蔽层)和壁垒导体膜，形成以被埋入布线槽的铜为主导电材料的第一层布线Ml。在图16中，为简化附图，将壁垒导体膜、屏蔽层及铜镀膜一体地表不为布线Ml。
[0183]布线Ml通过栓塞PG与存储元件MC的源极?漏极区域(n+型半导体区域SD)或存储元件MC的栅极MG等电连接。
[0184]然后，通过双镶嵌法等形成第二层以后的布线，但这里省略图示及其说明。另外，布线Ml及其上层的布线不限于镶嵌布线，还能够对布线用的导电体膜形成图案来形成，还能够采用例如钨布线或铝布线等。
[0185]如上所述地制造了本实施方式的半导体器件。
[0186]<关于主要特征和效果>
[0187]本实施方式的半导体器件具有:半导体衬底SB ;形成在半导体衬底SB上的、存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ);和形成在该栅极绝缘膜上的、存储元件MC用的栅极MG。该存储元件MC的栅极绝缘膜(这里是绝缘膜MZ)具有:第一绝缘膜(这里是氧化铝膜A0X1);该第一绝缘膜上的第二绝缘膜(这里是硅酸铪膜HS0);该第二绝缘膜上的第三绝缘膜(这里是氧化铝膜A0X2)。该第二绝缘膜(这里是硅酸铪膜HS0)是具有电荷累积功能的高介电常数绝缘膜(即由高介电常数膜构成的陷阱绝缘膜)，并含有铪、硅和氧。第一绝缘膜(这里是氧化铝膜A0X1)及第三绝缘膜(这里是氧化铝膜A0X2)的各自的带隙比第二绝缘膜(这里是硅酸铪膜HS0)的带隙大。第二绝缘膜(这里是硅酸铪膜HS0)中的铪和硅的原子比(原子数之比)为X:y时,0.77兰x/(x+y)兰0.91成立。此外，x和y可以是整数，也可以不是整数。
[0188]本实施方式的半导体器件是具有非易失性存储器的半导体器件。即，本实施方式的半导体器件具有存储元件MC，该存储元件MC的栅极绝缘膜(这里是绝缘膜MZ)包括具有电荷累积功能的绝缘膜(这里是硅酸铪膜HS0)。通过将电荷累积或保持在该具有电荷累积功能的绝缘膜上，能够进行信息的存储。
[0189]本实施方式的半导体器件的主要特征之一在于，存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)中的具有电荷累积功能的绝缘膜(陷阱绝缘膜)是高介电常数绝缘膜，并含有铪、硅和氧。
[0190]存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)中的陷阱绝缘膜(这里是硅酸铪膜HS0)采用含有铪、硅和氧的高介电常数绝缘膜，由此，能够抑制陷阱绝缘膜(这里是硅酸铪膜HS0)的EOT(氧化膜换算膜厚)的同时，能够增大(增厚)陷阱绝缘膜的物理膜厚。含有铪、硅和氧的高介电常数绝缘膜(这里是硅酸铪膜HS0)的介电常数(比介电常数)比氮化硅高。存储元件用的栅极绝缘膜中的陷阱绝缘膜从提高电荷保持特性的观点出发，优选增厚物理膜厚。
[0191]电荷被陷阱绝缘膜中的陷阱能级离散地捕捉(捕获)，但在将电子或空穴注入陷阱绝缘膜来控制存储元件的阈值电压的期间，电荷在陷阱绝缘膜的内部移动。但是，陷阱绝缘膜中的被捕捉的位置越远离陷阱绝缘膜的表面(上表面及下表面)，陷阱绝缘膜中被捕捉的电荷越难从陷阱绝缘膜脱离。即，陷阱绝缘膜越厚，在陷阱绝缘膜中，越能够在远离陷阱绝缘膜的表面的位置捕捉电荷，从而被陷阱绝缘膜捕捉的电荷难以从陷阱绝缘膜脱离。电荷难以从陷阱绝缘膜脱离时，存储元件(存储器单元)的电荷保持特性提高。因此，优选增厚陷阱绝缘膜的物理膜厚。
[0192]因此，在本实施方式中，存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)中的陷阱绝缘膜(这里是硅酸铪膜HS0)采用含有铪、硅和氧的高介电常数绝缘膜，由此，能够抑制陷阱绝缘膜的EOT的同时，增大(增厚)陷阱绝缘膜的物理膜厚。由此，能够提高存储元件的电荷保持特性。因此，能够提高半导体器件的性能。
[0193]另外，能够抑制陷阱绝缘膜的Ε0Τ，由此能够抑制存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)的Ε0Τ，从而能够实现工作电压(写入电压或删除电压)的降低等。另外，能够实现存储元件的工作速度的提高。另外，能够减少消耗电力。另外，即使在低的驱动电压下，也能够缩短数据的写入时间或删除时间，从而能够提高数据处理速度。因此，能够提高半导体器件的性能。
[0194]另外，在本实施方式中，存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)更优选采用高介电常数栅极绝缘膜。即，存储元件的栅极绝缘膜(这里是绝缘膜MZ)具有第一绝缘膜(这里是氧化铝膜A0X1)、该第一绝缘膜上的第二绝缘膜(这里是硅酸铪膜HS0)、和该第二绝缘膜上的第三绝缘膜(这里是氧化铝膜A0X2)，但这些第一绝缘膜、第二绝缘膜及第三绝缘膜分别优选采用高介电常数绝缘膜。也就是说，存储元件MC的栅极绝缘膜(这里是绝缘膜MZ)优选具有利用第三高介电常数绝缘膜(这里是氧化铝膜A0X2)和第一高介电常数绝缘膜(这里是氧化铝膜A0X1)夹着具有电荷累积功能的第二高介电常数绝缘膜(这里是硅酸铪膜HS0)而成的层叠构造。这些第一高介电常数绝缘膜、第二高介电常数绝缘膜和第三高介电常数绝缘膜都是介电常数比氧化硅高的高介电常数绝缘膜。
[0195]假设将与本实施方式不同地作为存储元件用的栅极绝缘膜不采用高介电常数栅极绝缘膜而采用氧化硅膜、氮化硅膜和氧化硅膜的层叠膜(即ONO膜)作为存储元件用的栅极绝缘膜的情况作为比较例。这里，将氧化硅膜、氮化硅膜和氧化硅膜依次层叠而成的层叠膜称为ONO(Oxide-Nitride-Oxide)膜。ONO膜也能够被视为利用氧化硅膜夹着氮化硅膜而成的层叠膜。
[0196]作为存储元件用的栅极绝缘膜采用ONO膜的情况下，由于介电常数较低，所以栅极绝缘膜的EOT (Equivalent Oxide Thickness:氧化膜换算膜厚)变大。由此,可能由于栅极绝缘膜的EOT变大而导致工作电压变高。另外，为减小栅极绝缘膜的EOT而使物理膜厚变薄时，可能发生由泄漏导致的保持特性(保持特性)的劣化。这些情况会使半导体器件的性能降低。
[0197]在本实施方式中，作为存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)采用高介电常数栅极绝缘膜，由此与不采用高介电常数栅极绝缘膜的情况(即采用ONO膜的情况)相比，能够使栅极绝缘膜的EOT与介电常数高的量相应地减少。由此，能够抑制存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)的各膜的EOT的同时使物理膜厚增加，从而能够防止由泄漏导致的保持特性(保持特性)的劣化，能够实现保持特性的提高。另外，能够确保存储元件MC用的栅极绝缘膜(这里是绝缘膜MZ)的各膜的物理膜厚的同时，降低EOT，从而能够防止由泄漏导致的保持特性(保持特性)的劣化，并且能够实现工作电压(写入电压或删除电压)的降低等。另外，能够实现存储元件的工作速度的提高。另外，能够降低消耗电力。另外，即使在低的驱动电压下，也能够缩短数据的写入时间或删除时间，从而能够提高数据处理速度。因此，能够提高半导体器件的性能。
[0198]如上所述，位于陷阱绝缘膜即第二绝缘膜(这里是硅酸铪膜HS0)的上下的第三绝缘膜和第一绝缘膜分别需要具有比陷阱绝缘膜即第二绝缘膜的带隙大的带隙，以能够作为用于将电荷遏制于陷阱绝缘膜中的电荷阻挡层(或电荷遏制层)发挥功能。从该观点出发，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜优选使用氧化铝膜、氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪薄膜(HfAlO膜)。
[0199]而且，如上所述，关于作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜，也优选介电常数高。由此，能够抑制作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜的EOT的同时，能够使第一绝缘膜及第三绝缘膜的物理膜厚增加，从而能够如上所述地防止由泄漏导致的保持特性(保持特性)的劣化，并实现保持特性的提高。另外，能够确保第一绝缘膜及第三绝缘膜的物理膜厚的同时，能够降低Ε0Τ，从而能够如上所述地实现存储元件的工作电压的降低和工作速度的提高等。从该观点出发，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜更优选使用氧化铝膜、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪薄膜(HfAlO膜)，由此，能够可靠地提高第一绝缘膜及第三绝缘膜的介电常数。氧化铝膜、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)及铝酸铪薄膜(HfAlO膜)都是高介电常数绝缘膜，介电常数(比介电常数)比氧化硅高，与氮化硅相比，介电常数也高。
[0200]而且，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜最优选氧化铝膜。即，作为第一绝缘膜最优选氧化铝膜A0X1，作为第三绝缘膜最优选氧化铝膜A0X2。若作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜使用氧化铝膜AOXl及氧化铝膜A0X2，则第一绝缘膜及第三绝缘膜分别作为电荷阻挡层(或电荷遏制层)，能够更可靠地发挥功能，另外，能够更可靠地提高第一绝缘膜及第三绝缘膜的介电常数。即，在具有电荷累积功能的第二绝缘膜中，使用含有铪、硅和氧的高介电常数绝缘膜(优选为硅酸铪膜)的情况下，从作为电荷阻挡层(或电荷遏制层)发挥功能的观点和提高介电常数这样的观点出发，第一绝缘膜及第三绝缘膜分别最优选使用氧化铝膜。
[0201]本实施方式的半导体器件的另一主要特征在于，具有电荷累积功能的第二绝缘膜(这里是硅酸铪膜HS0)含有铪、硅和氧，该第二绝缘膜中的铪和硅的原子比为X:y时，0.77 ^ x/ (x+y) ^ 0.91成立。此外，x和y可以是整数，也可以不是整数。
[0202]含有Hf的绝缘膜即Hf系绝缘膜优选采用具有电荷累积功能的高介电常数绝缘膜。由此，能够将氧化铝膜、氧化铪膜和氧化铝膜按顺序层叠而成的层叠膜(即AHA膜)作为存储元件用的栅极绝缘膜使用，能够使氧化铪膜作为具有电荷累积功能的绝缘膜，即陷阱绝缘膜发挥功能。但是，陷阱绝缘膜中的陷阱电荷密度(能够捕捉的电荷的面密度)优选尽可能地大。这里，将氧化铝膜、氧化铪膜和氧化铝膜按顺序层叠而成的层叠膜称为AHA (Aluminium oxide-Hafnium oxide-Aluminium oxide)膜。AHA 膜也能够被视为利用氧化铝膜夹着氧化铪膜而成的层叠膜。
[0203]根据本发明人的研究，了解到如下情况。关于将ONO膜作为存储元件用的栅极绝缘膜使用的情况，评估了陷阱绝缘膜(这里是ONO膜中的氮化硅膜)中的陷阱电荷密度，为2.1 X 10_6C/cm2左右。而关于将具有与该ONO膜同等的物理膜厚的AHA膜作为存储元件用的栅极绝缘膜使用的情况，评估了陷阱绝缘膜(这里是AHA膜中的氧化铪膜)中的陷阱电荷密度，为3.2X 10_6C/cm2左右。由此，通过作为存储元件用的栅极绝缘膜采用AHA膜，与采用ONO膜的情况相比，能够使陷阱电荷密度增加到1.5倍左右。但是，陷阱绝缘膜中的陷阱电荷密度优选尽可能大。
[0204]另外，将具有与ONO膜同等的物理膜厚的AHA膜作为存储元件用的栅极绝缘膜使用的情况下，与ONO膜的EOT相比，AHA膜的EOT变小(例如一半程度)。由此，作为存储元件用的栅极绝缘膜使用AHA膜等高介电常数栅极绝缘膜的情况下，与采用了 ONO膜的情况相比，若栅极绝缘膜中的累积电荷量相同，则存储元件的写入时和删除时的阈值电压之差变小。为提高具有存储元件的半导体器件的性能，存储元件的写入时和删除时的阈值电压之差优选大，以便正确且容易地读取存储在存储元件中的信息。为增大存储元件的写入时和删除时的阈值电压之差，在存储元件用的栅极绝缘膜中，增大陷阱绝缘膜中的陷阱电荷密度来增大写入时累积在栅极绝缘膜中的电荷量是有效的。由此，作为存储元件用的栅极绝缘膜使用AHA膜等高介电常数栅极绝缘膜的情况下，在实现提高具有存储元件的半导体器件的性能方面，尽可能增大陷阱绝缘膜中的陷阱电荷密度是重要的。例如，作为存储元件用的栅极绝缘膜使用AHA膜等高介电常数栅极绝缘膜的情况下，为使存储元件的写入时和删除时的阈值电压之差与栅极绝缘膜使用ONO膜的情况成为相同程度，高介电常数栅极绝缘膜的陷阱电荷密度优选为ONO膜的陷阱电荷密度的2倍左右以上。
[0205]因此，在本实施方式中，作为存储元件MC的栅极绝缘膜中的陷阱绝缘膜(这里是硅酸铪膜HS0)使用含有Hf (铪)的Hf类绝缘膜，但含有规定浓度的Si (硅)。S卩，在存储元件MC的栅极绝缘膜中，陷阱绝缘膜即第二绝缘膜(这里是硅酸铪膜HS0)含有铪(Hf)、硅(Si)和氧(O)。而且，该第二绝缘膜(这里是硅酸铪膜HS0)中的铪(Hf)和硅(Si)的原子比为X:y时,0.77兰x/ (x+y) ^ 0.91成立。此夕卜，x和y可以是整数，也可以不是整数。像这样，参照图17等如下所述地能够提高陷阱绝缘膜即第二绝缘膜(这里是硅酸铪膜HS0)的陷阱电荷密度。
[0206]图17是在氧化铝膜、硅酸铪膜和氧化铝膜按顺序层叠而成的层叠膜作为存储元件的栅极绝缘膜使用的情况下，表示硅酸铪膜中的Hf (铪)浓度CHf/(Hf+Si)和硅酸铪膜中的陷阱电荷密度Qtrap的相关性的曲线图。图17的曲线图的横轴与硅酸铪膜中的Hf浓度CHf/(Hf+Si)对应，图17的曲线图的纵轴与硅酸铪膜中的陷阱电荷密度Qtrap对应。此外，Hf浓度^Hf/(Hf+Si) 的单位用％表示，其表示原子％。
[0207]这里，陷阱电荷密度Qtrap与能够捕捉的电荷的面密度对应，例如Qtrap = 3X 10_6C/cm2的情况，是指每Icm2能够捕捉(捕获)3X10_6C(库仑)电荷。在图17中，分别关于硅酸铪膜中的 Hf 浓度 CHf/(Hf+Si)为 36.3%、53.9%、65.0%、70.9%、76.7%、79.5%、81.7%、82.7%、87.1%、91.3%、100%的情况，调查了陷阱电荷密度队_，其结果用黑圈(.)标注。在图17的曲线图中，对于各黑圈(.)附加了 ％表示的数值与该黑圈(.)中的Hf浓度CHf/(Hf+Si)对应。
[0208]Hf浓度的测定能够使用例如能量分散型X射线分析(EDX:Energy dispersiveX-ray spectrometry)进行。
[0209]另外，图17的曲线图的横轴与Hf浓度
^Hf/(Hf+Si) 对应，该Hf浓度
^Hf/(Hf+Si) 是用原子％表示硅酸铪膜中的Hf (铪)的原子数占Hf (铪)和Si(硅)的总原子数的比例的值。即，Hf浓度CHf/(Hf+Si)为下述值:在硅酸铪膜中，用％ (原子％)表示Hf (铪)的原子数除以Hf (铪)的原子数和Si (硅)的原子数之和得到的值。换言之，将硅酸铪膜的组成(组成比)记作HfxSiyOz时，用％表示x/(x+y)的值时，为Hf浓度CHf/(Hf+Si)。因此，CHf/(Hf+Si)=79.5%的情况，与将硅酸铪膜的组成(组成比)记作HfxSiyOz时x/ (x+y) = 0.795对应。
[0210]此外，Hf浓度CHf/(Hf+Si)为100 %的情况与HfxSiyOz中的y为零的情况，即不含Si(硅)的情况对应，从而陷阱绝缘膜不是硅酸铪膜，而成为氧化铪。即，cHf/(Hf+Si) = 100%与不含Si (硅)的氧化铪对应。
[0211]另外，在图17的曲线图中，作为参考，用白圈(〇)表示将ONO膜作为存储元件的栅极绝缘膜使用的情况下的ONO膜中的氮化硅膜中的陷阱电荷密度QtMp，并且对该白圈(O)标注“0N0膜”。
[0212]从图17的曲线图还可知，为提高硅酸铪膜中的陷阱电荷密度Qtrap，将硅酸铪膜中的Hf浓度CHf/(Hf+Si)设定在77?91原子％的范围内(即77原子％ =
^Hf/ (Hf+Si)—
91原子％ )
是极有效的。
[0213]即，如图17的曲线图所示，Hf浓度
^Hf/(Hf+Si)
比77原子％小时，陷阱电荷密度Qtrap
相对于Hf浓度
^Hf/(Hf+Si) 来说的依赖性不那么大，随着Hf浓度
^Hf/(Hf+Si) 的增加，陷阱电荷密度Qtrap比较平缓地增加。但是，Hf浓度
^Hf/(Hf+Si) 成为77原子％以上时，陷阱电荷密度Qtrap急剧增加，Hf浓度CHf/(Hf+Si)为约82原子％时，陷阱电荷密度Qtrap示出了峰值(最大值)。该峰值的陷阱电荷密度Qtrap为5.5X 10_6C/Cm2，与Hf浓度
^Hf/(Hf+Si)
为100原子％的情况(即不是硅酸铪膜而是氧化铪膜的情况)下的陷阱电荷密度Qfeap为3.2X 10_6C/cm2的情况相t匕，陷阱电荷密度Qtrap大幅增大。另外，该峰值的陷阱电荷密度Qtrap与在采用ONO膜的情况下的陷阱电荷密度Qfeap即2.1X 10_6C/cm2相比充分大，成为2倍以上。
[0214]而且，Hf浓度CHf/(Hf+Si)为约82原子％时，陷阱电荷密度Qtrap示出了峰值(最大值)之后，使Hf浓度
^Hf/(Hf+Si) 进一步增加时，陷阱电荷密度Qtrap减少。Hf浓度
^Hf/(Hf+Si)变得比91原子％大时，陷阱电荷密度Qtrap成为低的值，与Hf浓度
^Hf/(Hf+Si)
为小于77原子％
时的陷阱电荷密度Qtaap的值相比几乎不变。也就是说，如图17的曲线图所示，Hf浓度CHf/(Hf+Si)的值为77?91原子％的范围，与该范围以外的范围相比，陷阱电荷密度Qtrap显著增力口。即，如图17的曲线图所示，陷阱电荷密度Qtrap在Hf浓度CHf/(Hf+Si)成为77?91原子％的范围内显著增加，在79?87原子％的范围内，陷阱电荷密度Qtrap变得最高。
[0215]因此，为提高陷阱电荷密度Qtrap,使硅酸铪膜(HSO)中的Hf浓度
^Hf/(Hf+Si)
为77?
91原子％的范围内(即77原子％ =
^Hf/ (Hf+Si)—
91原子％)是极有效的，在该范围内，尤其采用79?87原子％ (即79原子％含
^Hf/ (Hf+Si)—
87原子％ )是最有效的。
[0216]因此，在本实施方式中，作为存储元件MC的栅极绝缘膜中的陷阱绝缘膜(这里是硅酸铪膜HS0)，使用含有铪(Hf)、硅(Si)和氧(O)的绝缘膜，该绝缘膜中的Hf浓度CHf/(Hf+Si)处于77?91原子％的范围内。这与如下情况同义，即，在该绝缘膜中，Hf(铪)和Si(硅)的原子比为X:y时0.77 ^ x/ (x+y) ^ 0.91成立。此夕卜，x和y可以是整数，也可以不是整数。另外，更优选该Hf浓度CHf/(Hf+Si)处于79?87原子％的范围内，这与如下情况对应，即，在含有铪(Hf)、硅(Si)和氧(O)的陷阱绝缘膜(这里是硅酸铪膜HSO)中，Hf (铪)和Si (娃)的原子比为X:y时0.79 = x/(x+y) = 0.87成立。
[0217]由此，关于存储元件MC的栅极绝缘膜中的陷阱绝缘膜(这里是硅酸铪膜HS0)，能够提高陷阱电荷密度(Qtep)，由此，能够提高具有存储元件的半导体器件的性能。例如，能够增大能够累积在存储元件的栅极绝缘膜中的电荷量，从而能够增大存储元件的写入时和删除时的阈值电压之差。由此，能够更准确且容易地读取存储在存储元件中的信息。另外，若提高面密度即陷阱电荷密度(Qtep)，则即使减小存储元件的尺寸，也能够确保累积在存储元件的栅极绝缘膜中的电荷量。由此，对于半导体器件的小型化也变得有利。
[0218]另外，作为存储元件用的栅极绝缘膜采用高介电常数栅极绝缘膜的情况下，存储元件的写入时和删除时的阈值电压之差容易变小。而在本实施方式中，如上所述地能够提高存储元件的栅极绝缘膜中的陷阱绝缘膜(这里是硅酸铪膜HS0)的陷阱电荷密度(Qtrap),从而即使作为存储元件用的栅极绝缘膜采用高介电常数栅极绝缘膜，也能够充分地确保存储元件的写入时和删除时的阈值电压之差。由此，能够享有作为存储元件用的栅极绝缘膜使用高介电常数栅极绝缘膜所带来的效果的同时，还能够获得提高该高介电常数栅极绝缘膜中的陷阱绝缘膜的陷阱电荷密度所带来的效果。
[0219]图18是表示在Si衬底(由单晶硅构成的半导体衬底)上，形成由从下方开始按顺序层叠氧化铝膜、硅酸铪膜和氧化铝膜而成的层叠膜构成的栅极绝缘膜，并在该栅极绝缘膜上形成有多晶硅栅极的情况下的截面TEM照片的说明图。这里，多晶硅栅极是指由多晶娃构成的栅极。另外，TEM(Transmiss1n Electron Microscope)是指透射型电子显微镜。
[0220]图18的(a)与陷阱绝缘膜即硅酸铪膜中的Hf浓度CHf/(Hf+Si)为54原子％的情况对应，图18的(b)与陷阱绝缘膜即硅酸铪膜中的Hf浓度CHf/(Hf+Si)为80原子％的情况对应。图18的(c)与硅酸铪膜中的Hf浓度CHf/(Hf+Si)为100原子％的情况，S卩，陷阱绝缘膜不是硅酸铪膜而是氧化铪膜的情况对应。
[0221]在图18的(a)、(b)和(C)中，上侧的TEM照片都是表示Si衬底、下层侧的氧化铝膜(Al2O3膜)、陷阱绝缘膜、上层侧的氧化铝膜(Al2O3膜)和多晶硅栅极(多晶硅膜)的层叠构造的截面的TEM照片。另外，在图18的(a)、(b)和(c)中，下侧的TEM照片都是放大地表示陷阱绝缘膜的截面的一部分的TEM照片。这里，图18的(a)的情况和(b)的情况下，陷阱绝缘膜与硅酸铪膜对应，图18的(c)的情况下，陷阱绝缘膜与氧化铪膜对应。
[0222]图18的(a)的情况下，陷阱绝缘膜是Hf浓度CHf/(Hf+Si)为54原子％的硅酸铪膜，但该陷阱绝缘膜是无定形状态。另一方面，图18的(b)的情况下，陷阱绝缘膜是Hf浓度CHf/(Hf+Si)为80原子％的硅酸铪膜，但该陷阱绝缘膜的一部分(在图18的(b)的下侧的TEM照片中被虚线的椭圆包围的部分)结晶。而且，图18的(c)的情况下，陷阱绝缘膜是氧化铪膜，但该陷阱绝缘膜的整体结晶。
[0223]图19是表示改变了陷阱绝缘膜即硅酸铪膜中的Hf浓度CHf/(Hf+Si)的情况下的X射线衍射的结果的说明图。图19的横轴与X射线衍射中的X射线的入射角对应，图19的纵轴与衍射强度对应。在图19中，关于硅酸铪膜中的Hf浓度CHf/(Hf+Si)为65.4%的情况、72.5%的情况、76.7%的情况、81.7%的情况、87.1 %的情况、91.3%的情况和100%的情况，分别示出了 X射线衍射的结果，但为了容易观察附图，沿纵轴方向偏移而使衍射图案彼此不重合。在图19中，各衍射图案的横向被标记的％符号的数值是调查了该衍射图案的膜中的Hf浓度CHf/(Hf+Si)的值。此外，用％表示Hf浓度CHf/(Hf+Si)的单位，但其表示原子％。另外，Hf浓度CHf/(Hf+Si)为100%的情况下，与不含有Si的情况对应，从而陷阱绝缘膜不是硅酸铪膜而是氧化铪。
[0224]从图19还可知，Hf浓度CHf/(Hf+Si)为65.4%的情况、72.5%的情况和76.7%的情况下，不能观察到X射线衍射的峰，示出了硅酸铪膜处于无定形状态的情况。另一方面，Hf浓度CHf/(Hf+Si)为81.7%的情况、87.1 %的情况、91.3%的情况和100%的情况下，能够观察到X射线衍射的峰，示出了硅酸铪膜(其中，Hf浓度CHf/(Hf+Si)为100%的情况下是氧化铪膜)结晶的情况。
[0225]另外，Hf浓度CHf/(Hf+Si)为81.7%的情况和87.1 %的情况下，X射线衍射图案的峰位置大致相同。由此，Hf浓度CHf/(Hf+Si)为81.7%的情况和87.1%的情况下，可以认为硅酸铪膜的结晶构造(结晶相)大致相同，并认为与如下所述的斜方晶(orthorhombic)的HfO2的结晶构造大致相同。
[0226]但是，Hf浓度CHf/(Hf+Si)为100%的情况，即氧化铪膜的情况下，X射线衍射图案的峰位置与Hf浓度CHf/(Hf+Si)为81.7%的情况及87.1%的情况不同。由此，认为Hf浓度CHf/(Hf+Si)为100%的情况下的结晶构造(结晶相)与Hf浓度
^Hf/(Hf+Si)
为81.7%的情况及87.1%的情况下的结晶构造(结晶相)不同，并认为与如下所述的单斜晶(monoclinic)的HfO2的结晶构造大致相同。
[0227]另外，Hf浓度CHf/(Hf+Si)为91.3 %的情况下的衍射图案成为Hf浓度CHf/(Hf+Si)为100%的情况下的衍射图案(即单斜晶的衍射图案)混合于Hf浓度CHf/(Hf+Si)为81.7%的情况及87.1%的情况下的衍射图案(即斜方晶的衍射图案)而成的衍射图案。由此，Hf浓度
^Hf/(Hf+Si)
为91.3%的情况下，硅酸铪膜可以认为是Hf浓度
^Hf/(Hf+Si) 为100%的情况下的结晶相(即单斜晶的结晶相)混合于与Hf浓度CHf/(Hf+Si)为81.7%的情况及87.1 %的情况同样的结晶相(即斜方晶的结晶相)而形成。
[0228]图20是表示改变了陷阱绝缘膜即硅酸铪膜中的Hf浓度CHf/(Hf+Si)的情况下的X射线衍射的结果的说明图。图20的横轴与X射线衍射中的X射线的入射角对应，图20的纵轴与衍射强度对应。在图20中，抽出图19中的Hf浓度CHf/(Hf+Si)为65.4%的情况、81.7%的情况和100%的情况这三个衍射图案进行表示，并且将斜方晶(orthorhombic)的HfO2的情况的衍射峰位置表示在三个衍射图案的下侧，并将单斜晶(monoclinic)的HfO2的情况的衍射峰位置表示在三个衍射图案的上侧。
[0229]从图20还可知，Hf浓度CHf/(Hf+Si)为65.4%的情况下，没有观察到X射线衍射的峰，硅酸铪膜处于无定形状态。另一方面，Hf浓度CHf/(Hf+Si)为81.7%的情况下，成为在与斜方晶(orthorhombic)的HfO2的衍射峰位置相当的位置具有峰的衍射图案，硅酸铪膜的结晶构造与斜方晶(orthorhombic)的HfO2的结晶构造大致相同。Hf浓度CHf/(Hf+Si)为100%的情况下，即氧化铪膜的情况下，成为在与单斜晶(monoclinic)的HfO2的衍射峰位置相当的位置具有峰的衍射图案，氧化铪膜的结晶构造与单斜晶(monoclinic)的HfO2的结晶构造大致相同。
[0230]结合这些图18、图19和图20来看，Hf浓度CHf/(Hf+Si)处于77?91%的范围内的情况下，可以认为在硅酸铪膜中几乎没有生成单斜晶(monoclinic)的氧化铪结晶，而生成了斜方晶(orthorhombic)的氧化铪结晶。另一方面，可以认为，Hf浓度CHf/(Hf+Si)小于77%的情况下，硅酸铪膜成为无定形状态，另外，Hf浓度CHf/(Hf+Si)变得比91%大时，生成了单斜晶(monoclinic)的氧化铪结晶。由此，陷阱电荷密度Qtrap变高的Hf浓度CHf/(Hf+Si)的范围和生成斜方晶(orthorhombic)的氧化铪结晶的Hf浓度CHf/(Hf+Si)的范围大致一致,都是77%—CHf/ (Hf+Si) ^ 91%的范围。由此，Hf浓度CHf/(Hf+Si)处于77?91%的范围内的情况下，能够推测出生成斜方晶(orthorhombic)的氧化铪结晶，其有助于陷阱电荷密度Qtrap的增加。
[0231]像这样，在本实施方式中，存储元件的栅极绝缘膜中的陷阱绝缘膜含有铪(Hf)、硅(Si)和氧(O)，该陷阱绝缘膜中的铪(Hf)和硅(Si)的原子比为X:y时，0.77 ^ x/(x+y) = 0.91成立，由此能够提高陷阱绝缘膜的陷阱电荷密度。由此，能够提高具有存储元件的半导体器件的性能。
[0232]另外，通过使硅酸铪膜HSO结晶，硅酸铪膜HSO的陷阱电荷密度Qtrap增加，从而优选以某程度提高上述步骤S5的热处理的热处理温度来促进硅酸铪膜HSO的结晶生长。从该观点出发，上述步骤S5的热处理的热处理温度优选为800°C以上，由此，能够更可靠地提高硅酸铪膜HSO的陷阱电荷密度。另一方面，提高上述步骤S5的热处理的热处理温度时，能够增大陷阱电荷密度的提高效果，但热处理温度过高时，半导体衬底SB和栅极绝缘膜的界面的特性可能劣化。从该观点出发，上述步骤S5的热处理的热处理温度更优选为1050°C以下，由此，能够可靠地防止半导体衬底SB和栅极绝缘膜的界面的特性劣化。因此，上述步骤S5的热处理的热处理温度更优选设定在800?1050°C的范围内。
[0233](实施方式2)
[0234]上述实施方式I关于适用于单栅极型的存储元件的情况进行了说明。本实施方式2关于适用于分裂栅极式的存储元件的情况进行说明。
[0235]图21是本实施方式2的半导体器件的关键部位剖视图，示出了非易失性存储器的存储器单元区域的关键部位剖视图。图22是存储元件MCl的等效电路图。此外，在图21中，关于绝缘膜ILl、IL2、接触孔CT、栓塞PG及布线Ml，省略图示。
[0236]如图21所示，在半导体衬底SB上，形成有由存储器晶体管及控制晶体管构成的非易失性存储器的存储元件(存储器单元)MCI。实际上，在半导体衬底SB上，多个存储元件MCl以阵列状形成。
[0237]如图21及图22所示，本实施方式2的半导体器件中的非易失性存储器的存储元件(存储器单元)MC1是分裂栅极式的存储元件(存储器单元)，连接具有控制栅极CG的控制晶体管和具有存储器栅极MGl的存储器晶体管这两个MISFET。
[0238]这里，将具有包含电荷累积部(电荷累积层)的栅极绝缘膜及存储器栅极MGl的MISFET称为存储器晶体管，另外，将具有栅极绝缘膜及控制栅极CG的MISFET称为控制晶体管。此外，控制晶体管是存储器单元选择用晶体管，从而还能够视为选择晶体管。存储器晶体管是存储用晶体管。
[0239]以下，具体说明存储元件MCl的结构。
[0240]如图21所示，非易失性存储器的存储元件MCl具有:形成在半导体衬底SB的P型阱PWl中的源极及漏极用的η型的半导体区域MS、MD ;形成在半导体衬底SB(p型阱PWl)的上部的控制栅极CG ;形成在半导体衬底SB (P型阱PWl)的上部并与控制栅极CG相邻的存储器栅极MG1。而且，非易失性存储器的存储元件MCl还具有:形成在控制栅极CG及半导体衬底SB (P型阱PWl)之间的绝缘膜(栅极绝缘膜)GI ;形成在存储器栅极MGl和半导体衬底SB (P型阱PWl)之间以及存储器栅极MGl和控制栅极CG之间的绝缘膜ZF。
[0241]控制栅极CG及存储器栅极MGl是在它们的相对侧面之间夹设有绝缘膜ZF的状态下，沿着半导体衬底SB的主面延伸，并列地配置。控制栅极CG及存储器栅极MGl隔着绝缘膜GI或绝缘膜ZF形成在半导体区域MD及半导体区域MS间的半导体衬底SB (p型阱PWl)的上部，存储器栅极MGl位于半导体区域MS这一侧，控制栅极CG位于半导体区域MD这一侦U。但是，控制栅极CG隔着绝缘膜GI形成在半导体衬底SB上，存储器栅极MGl隔着绝缘膜ZF形成在半导体衬底SB上。
[0242]控制栅极CG和存储器栅极MGl在它们中间隔着绝缘膜ZF地彼此相邻。绝缘膜ZF在存储器栅极MGl和半导体衬底SB (P型阱PWl)之间的区域、以及存储器栅极MGl和控制栅极CG之间的区域这两个区域范围内延伸。
[0243]形成在控制栅极CG和半导体衬底SB (P型阱PWl)之间的绝缘膜GI，即控制栅极CG下方的绝缘膜GI作为控制晶体管的栅极绝缘膜发挥功能。绝缘膜GI能够由例如氧化硅膜或氮氧化硅膜等形成。
[0244]另外，存储器栅极MGl和半导体衬底SB(p型阱PWl)之间的绝缘膜ZF，即存储器栅极MGl下方的绝缘膜ZF作为存储器晶体管的栅极绝缘膜(内部具有电荷累积部的栅极绝缘膜)发挥功能。绝缘膜ZF(尤其绝缘膜MZ)能够视为内部具有电荷累积部(这里是硅酸铪膜HS0)的绝缘膜。此外，存储器栅极MGl和半导体衬底SB (P型阱PWl)之间的绝缘膜ZF作为存储器晶体管的栅极绝缘膜发挥功能，但存储器栅极MGl和控制栅极CG之间的绝缘膜MZ作为使存储器栅极MGl和控制栅极CG之间绝缘(电分离)的绝缘膜发挥功能。
[0245]绝缘膜ZF是与上述实施方式I的上述界面层0X1相当的绝缘膜OXla和具有与上述实施方式I同样的结构的绝缘膜MZ的层叠膜。即，绝缘膜ZF由绝缘膜OXla和绝缘膜OXla上的绝缘膜MZ的层叠膜构成。也就是说，使上述实施方式I的上述界面层0X1和上述绝缘膜MZ合在一起而成的结构与绝缘膜ZF对应。
[0246]也就是说，在上述实施方式I中，界面层0X1和绝缘膜MZ的层叠膜夹设在半导体衬底SB(p型阱PW)和栅极MG之间。另一方面，在本实施方式2中，与界面层0X1相当的绝缘膜OXla和绝缘膜MZ的层叠膜即绝缘膜ZF夹设在存储器栅极MGl和半导体衬底SB (p型阱PWl)之间、以及存储器栅极MGl和控制栅极CG之间。
[0247]关于绝缘膜MZ的结构，在本实施方式2中，也与上述实施方式I相同，从而这里省略其重复说明。简单来说，绝缘膜MZ由氧化铝膜A0X1、形成在氧化铝膜AOXl上的硅酸铪膜HSO和形成在硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜构成。关于氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的各自的组成、介电常数及功能等，与上述实施方式I相同。简单来说，硅酸铪膜HSO是具有电荷累积功能的绝缘膜，即陷阱绝缘膜，氧化铝膜A0X2和氧化铝膜AOXl是作为电荷阻挡层或电荷遏制层发挥功能的绝缘膜。
[0248]此外，为了容易观察附图，在图21中，由氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的层叠膜构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上，如图21中由虚线的圆包围的区域的放大图所示，绝缘膜MZ由氧化铝膜AOXl、硅酸铪膜HSO和氧化铝膜A0X2的层叠膜构成。
[0249]另外，还如上述实施方式I所述的那样，在本实施方式2中，也可以代替氧化铝膜AOXl，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)、或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的底部绝缘膜使用。另外，能够代替氧化铝膜A0X2，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的顶部绝缘膜使用。
[0250]但是，与上述实施方式I同样地，在本实施方式2中，作为绝缘膜MZ的底部绝缘膜也最优选氧化铝膜A0X1，作为绝缘膜MZ的顶部绝缘膜最优选氧化铝膜A0X2。
[0251]与上述界面层0X1同样地，绝缘膜OXla由氧化硅膜或氮氧化硅膜构成。在本实施方式2中，还能够省略绝缘膜OXla，但更优选形成有绝缘膜OXla。通过设置由氧化硅或氮氧化硅构成的绝缘膜OXla，使存储器晶体管的栅极绝缘膜和半导体衬底(的硅面)的界面成为Si02/Si或S1N/Si构造，能够减少该界面中的陷阱能级等的缺陷数量，并提高驱动能力和可靠性。
[0252]另外，在制造工序上，绝缘膜OXla形成在半导体衬底SB (p型阱PWl)和存储器栅极MGl之间、以及存储器栅极MGl和控制栅极CG之间。但是，也能够允许绝缘膜OXla形成在半导体衬底SB (P型阱PWl)和存储器栅极MGl之间，但没有形成在存储器栅极MGl和控制栅极CG之间的情况。
[0253]半导体区域MS及半导体区域MD是源极或漏极用的半导体区域。即，半导体区域MS是作为源极区域或漏极区域的一方发挥功能的半导体区域，半导体区域MD是作为源极区域或漏极区域的另一方发挥功能的半导体区域。这里，半导体区域MS是作为源极区域发挥功能的半导体区域，半导体区域MD是作为漏极区域发挥功能的半导体区域。半导体区域MS、MD由被导入η型的杂质的半导体区域构成，分别具有LDD构造。即，源极用的半导体区域MS具有η_型半导体区域EXl (延展区域)和杂质浓度比η_型半导体区域EXl高的η+型半导体区域SDl (源极区域)。另外，漏极用的半导体区域MD具有η_型半导体区域ΕΧ2 (延展区域)和杂质浓度比η_型半导体区域ΕΧ2高的η+型半导体区域SD2 (漏极区域)。
[0254]半导体区域MS是源极或漏极用的半导体区域，形成在沿栅极长度方向(存储器栅极MGl的栅极长度方向)与存储器栅极MGl相邻的位置的半导体衬底SB上。另外，半导体区域MD是源极或漏极用的半导体区域，形成在沿栅极长度方向(控制栅极CG的栅极长度方向)与控制栅极CG相邻的位置的半导体衬底SB上。
[0255]在存储器栅极MGl及控制栅极CG的彼此不相邻的一侧的侧壁上，形成有由绝缘体(绝缘膜)构成的侧壁间隔物SW。
[0256]源极部的η_型半导体区域EXl相对于存储器栅极MGl自对准地形成，η+型半导体区域SDl相对于存储器栅极MGl的侧壁上的侧壁间隔物SW自对准地形成。由此，在所制造的半导体器件中，低浓度的η—型半导体区域EXl形成在存储器栅极MGl的侧壁上的侧壁间隔物SW的下方，高浓度的η+型半导体区域SDl形成在低浓度的η_型半导体区域EXl的外侦U。因此，低浓度的η—型半导体区域EXl与存储器晶体管的通道区域相邻地形成，高浓度的η+型半导体区域SDl与低浓度的η—型半导体区域EXl相邻，并以从存储器晶体管的通道区域远离η—型半导体区域EXl的量的方式形成。
[0257]漏极部的η_型半导体区域ΕΧ2相对于控制栅极CG自对准地形成，η+型半导体区域SD2相对于控制栅极CG的侧壁上的侧壁间隔物SW自对准地形成。由此，在所制造的半导体器件中，低浓度的n_型半导体区域EX2形成在控制栅极CG的侧壁上的侧壁间隔物SW的下方，高浓度的η+型半导体区域SD2形成在低浓度的n_型半导体区域EX2的外侧。因此，低浓度的η—型半导体区域ΕΧ2与控制晶体管的通道区域相邻地形成，高浓度的η+型半导体区域SD2与低浓度的η—型半导体区域ΕΧ2相邻，并以从控制晶体管的通道区域远离η—型半导体区域ΕΧ2的量的方式形成。
[0258]在存储器栅极MGl下的绝缘膜MZ的下方形成有存储器晶体管的通道区域，在控制栅极CG下的绝缘膜GI的下方形成有控制晶体管的通道区域。
[0259]在η+型半导体区域SD1、SD2的上部、存储器栅极MGl的上部和控制栅极CG的上部，通过自对准硅化物技术等形成有金属硅化物层SL。
[0260]另外，虽然在图21中省略了图示，但如下述图34所示，在半导体衬底SB上，以覆盖控制栅极CG、存储器栅极MGl及侧壁间隔物SW的方式，作为层间绝缘膜形成有绝缘膜ILl0而且，在绝缘膜ILl上形成有接触孔CT，栓塞PG被埋入接触孔CT内。在埋入了栓塞PG的绝缘膜ILl上形成有绝缘膜IL2及布线Ml。
[0261]以下，参照图23说明本实施方式2中的非易失性存储器的工作例。
[0262]图23是表示本实施方式的“写入”、“删除”及“读取”时的向选择存储器单元的各部位施加电压的条件的一例的表格。在图23的表格中，在“写入”、“删除”、“读取”时，分别记载了图21和图22所示的向存储器单元(选择存储器单元)的存储器栅极MGl施加的电压Vmg、向源极区域(半导体区域MS)施加的电压Vs、向控制栅极CG施加的电压Vcg、向漏极区域(半导体区域MD)施加的电压Vd及向P型阱PWl施加的电压Vb。此外，图23的表格所示的内容是电压的施加条件的优选的一例，但不限于此，根据需要能够进行各种变更。另外，在本实施方式2中，将电子向存储器晶体管的绝缘膜ZF中的电荷累积层(电荷累积部)即硅酸铪膜HSO的注入定义为“写入”，并将空穴(hole:空穴)的注入定义为“删除”。
[0263]写入方式能够使用被称为所谓的SSI (Source Side Inject1n:源极侧注入)方式的、利用通过源极侧注入实施的热电子注入进行写入的写入方式(热电子注入写入方式)。例如将图23的“写入”栏所示的电压施加到进行写入的选择存储器单元的各部位，将电子注入到选择存储器单元的绝缘膜ZF中的硅酸铪膜HSO中，由此进行写入。此时，热电子是在2个栅极(存储器栅极MGl及控制栅极CG)之间的下方的通道区域(源极、漏极之间)中产生的，热电子被注入存储器栅极MGl下方的绝缘膜ZF中的电荷累积层(电荷累积部)即硅酸铪膜HS0。被注入的热电子(电子)被绝缘膜ZF中的硅酸铪膜HSO中的陷阱能级捕获，其结果，存储器晶体管的阈值电压上升。即，存储器晶体管成为写入状态。
[0264]删除方法能够使用被称为所谓的BTBT方式的、利用通过BTBT (Band-To-BandTunneling:带带隧穿现象)实施的热空穴注入来进行删除的删除方式(热空穴注入删除方式)。即，通过将由BTBT (带带隧穿现象)产生的空穴(hole)注入电荷累积部(绝缘膜ZF中的硅酸铪膜HS0)而进行删除。例如将图23的“删除”栏所示的电压施加到进行删除的选择存储器单元的各部位，通过BTBT现象产生空穴(hole)来进行电场加速，由此将空穴注入选择存储器单元的绝缘膜ZF中的硅酸铪膜HSO中，由此，使存储器晶体管的阈值电压降低。即，存储器晶体管成为删除状态。
[0265]读取时，例如将图23的“读取”栏所示的电压施加到进行读取的选择存储器单元的各部位。使读取时的施加到存储器栅极MGl的电压Vmg成为写入状态下的存储器晶体管的阈值电压和删除状态下的存储器晶体管的阈值电压之间的值，由此能够判别写入状态和删除状态。
[0266]以下，关于本实施方式2的半导体器件的制造方法进行说明。
[0267]图24?图34是本实施方式的半导体器件的制造工序中的关键部位剖视图。
[0268]如图24所示，首先，准备与上述实施方式I相同的半导体衬底SB。然后，在半导体衬底SB的主面上，形成限定活性区域的元件分离区域(未图示)。
[0269]然后，如图25所示，在存储器单元形成区域的半导体衬底SB上形成p型阱PWl。P型阱PWl能够通过离子注入法形成，并形成在从半导体衬底SB的主面到规定深度的范围内。
[0270]然后，通过稀释氢氟酸清洗等清洁了半导体衬底SB(p型阱PWl)的表面之后，在半导体衬底SB的主面(P型阱PWl的表面)上形成控制晶体管的栅极绝缘膜用的绝缘膜GI。然后，在半导体衬底SB的主面(主面整个面)上，即在绝缘膜GI上，作为控制栅极CG形成用的导电体膜形成(堆积)硅膜PSl之后，使用光刻法及干式蚀刻法对该硅膜PSl形成图案，由此形成由形成图案后的硅膜PSl构成的控制栅极CG。
[0271]硅膜PSl由多晶硅膜(多晶硅膜)构成，能够使用CVD法等形成，但还能够是，在成膜时将娃膜PSl作为无定形娃膜形成之后,在之后的热处理中使无定形娃膜成为多晶娃膜。娃膜PSl被导入η型杂质而成为低电阻率。娃膜PSl在成膜时的阶段中米用非掺杂的硅膜，在成膜后，能够利用离子注入导入杂质。由此，由η型的掺杂多晶硅膜形成控制栅极CG0
[0272]在形成存储器单元的区域中，被控制栅极CG覆盖的部分以外的绝缘膜GI (即成为栅极绝缘膜的部分以外的绝缘膜GI)能够通过在硅膜PSl的形成图案工序中进行的干式蚀刻或者通过在该干式蚀刻后进行湿式蚀刻被除去。
[0273]然后，进行清洗处理，对半导体衬底SB的主面进行清洁处理之后，如图24所示，在半导体衬底SB的主面整个面上，S卩，在半导体衬底SB的主面(表面)上和控制栅极CG的表面(上表面及侧面)上，形成存储器晶体管的栅极绝缘膜用的绝缘膜ZF。
[0274]该绝缘膜ZF由层叠膜构成，所述层叠膜是由氧化硅膜或氮氧化硅膜构成的绝缘膜OXla和绝缘膜OXla上的绝缘膜MZ的层叠膜。
[0275]此外，为容易观察附图，在图26中，由氧化铝膜Α0Χ1、硅酸铪膜HSO和氧化铝膜Α0Χ2构成的绝缘膜MZ仅作为绝缘膜MZ图示。实际上，如图26中由虚线的圆包围的区域的放大图所示，绝缘膜MZ由氧化铝膜Α0Χ1、氧化铝膜AOXl上的硅酸铪膜HSO和硅酸铪膜HSO上的氧化铝膜Α0Χ2的层叠膜构成。因此，绝缘膜ZF由绝缘膜OXla、绝缘膜OXla上的氧化铝膜AOXl、氧化铝膜AOXl上的硅酸铪膜HSO和硅酸铪膜HSO上的氧化铝膜A0X2的层叠膜构成。
[0276]由此，绝缘膜ZF形成工序包括绝缘膜OXla形成工序、氧化铝膜AOXl形成工序、硅酸铪膜HSO形成工序和氧化铝膜A0X2形成工序。在绝缘膜GI形成工序之后，进行氧化铝膜AOXl形成工序，然后，进行硅酸铪膜HSO形成工序，再然后，进行氧化铝膜A0X2形成工序。关于氧化铝膜AOXl形成工序、硅酸铪膜HSO形成工序和氧化铝膜A0X2形成工序，本实施方式2也与上述实施方式I相同，从而这里省略其重复说明。在本实施方式2中，也优选进行与上述步骤S5的热处理相同的热处理(用于结晶化的热处理)。另外，关于绝缘膜OXla形成工序，也能够使用例如与上述实施方式I的界面层0X1形成工序同样的方法。此外，如上所述，还能够省略绝缘膜OXla的形成，但更优选形成绝缘膜OXla。
[0277]因此，在本实施方式2中，作为绝缘膜ZF形成工序，进行与上述实施方式I的上述步骤S3、S4、S5相同的工序，但不仅在半导体衬底SB的主面(表面)上，还在控制栅极CG的表面(上表面及侧面)上，形成绝缘膜ZF，这点与上述实施方式I不同。
[0278]另外，还如上述实施方式I所述的那样，在本实施方式2中，也能够代替氧化铝膜AOXl，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的底部绝缘膜形成。另外，能够代替氧化铝膜A0X2，将氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)作为绝缘膜MZ的顶部绝缘膜形成。
[0279]然后，如图27所示，在半导体衬底SB的主面(主面整个面)上，即在绝缘膜ZF上，以覆盖控制栅极CG的方式，作为存储器栅极MGl形成用的导电体膜形成(堆积)硅膜PS2。
[0280]硅膜PS2由多晶硅膜构成，能够使用CVD法等形成。还能够是，在成膜时将硅膜PS2作为无定形娃膜形成之后,在之后的热处理中使无定形娃膜成为多晶娃膜。娃膜PS2被导入η型杂质而成为低电阻率。还能够通过硅膜PS2的成膜后的离子注入将η型杂质导入硅膜PS2，但也能够在硅膜PS2的成膜时，将η型杂质导入硅膜PS2。
[0281]然后，通过各向异性蚀刻技术，回蚀(蚀刻、干式蚀刻、各向异性蚀刻)硅膜PS2。在该回蚀工序中，通过各向异性蚀刻以硅膜PS2的堆积膜厚的量回蚀硅膜PS2，由此，在控制栅极CG的两个侧壁上(隔着绝缘膜ZF)以侧壁间隔物状残留硅膜PS2，并除去其他区域的硅膜PS2。由此，如图28所示，通过在控制栅极CG的两个侧壁中的一方的侧壁上隔着绝缘膜ZF地以侧壁间隔物状残留的硅膜PS2，形成存储器栅极MG1，另外，通过在另一方的侧壁上隔着绝缘膜ZF以侧壁间隔物状残留的硅膜PS2，形成硅间隔物PS2a。存储器栅极MGl隔着绝缘膜ZF而与控制栅极CG相邻地形成在绝缘膜ZF上。进行硅膜PS2的回蚀工序来形成存储器栅极MGl及硅间隔物PS2a时，未被存储器栅极MGl和硅间隔物PS2a覆盖的区域的绝缘膜ZF露出。
[0282]然后，使用光刻技术，使存储器栅极MGl被覆盖且硅间隔物PS2a露出这样的光刻胶图案(未图示)形成在半导体衬底SB上之后，通过以该光刻胶图案为蚀刻掩膜的干式蚀亥IJ，除去硅间隔物PS2a。然后，除去该光刻胶图案，图29表示该阶段。通过该蚀刻工序，如图29所示，除去硅间隔物PS2a，但存储器栅极MGl由于被光刻胶图案覆盖，所以未被蚀刻而残留。
[0283]然后，如图30所示，通过蚀刻(例如湿式蚀刻)除去绝缘膜ZF中的未被存储器栅极MGl覆盖而露出的部分。此时，位于存储器栅极MGl下方、以及存储器栅极MGl和控制栅极CG之间的绝缘膜ZF未被除去而残留，其他区域的绝缘膜ZF被除去。从图30还可知，在存储器栅极MGl和半导体衬底SB (P型阱PWl)之间的区域、以及存储器栅极MGl和控制栅极CG之间的区域这两区域中，绝缘膜ZF连续地延伸。
[0284]然后，使用离子注入法等，以控制栅极CG及存储器栅极MGl为掩膜(离子注入阻止掩膜)而将η型的杂质导入半导体衬底SB (P型阱PWl)，由此，如图31所示地形成η_型半导体区域(杂质扩散层)ΕΧ1、ΕΧ2。
[0285]此时，η_型半导体区域EXl自对准地形成在存储器栅极MGl的侧壁(隔着绝缘膜ZF与控制栅极CG相邻的一侧的相反侧的侧壁)处。另外，n_型半导体区域EX2自对准地形成在控制栅极CG的侧壁(隔着绝缘膜ZF与存储器栅极MGl相邻的一侧的相反侧的侧壁)处。n_型半导体区域EXl和n_型半导体区域EX2能够以相同的离子注入工序形成，但还能够在不同的离子注入工序中形成。
[0286]然后，如图32所示，在控制栅极CG及存储器栅极MGl的侧壁(隔着绝缘膜ZF彼此相邻的一侧的相反侧的侧壁)上，作为侧壁绝缘膜形成由绝缘膜构成的侧壁间隔物SW。侧壁间隔物SW例如能够如下地形成:在半导体衬底SB的主面整个面上以覆盖控制栅极CG及存储器栅极MGl的方式形成侧壁间隔物SW形成用的绝缘膜之后，通过各向异性蚀刻技术回蚀该绝缘膜。侧壁间隔物SW形成于:控制栅极CG的侧壁中的、隔着绝缘膜ZF与存储器栅极MGl相邻的一侧的侧壁的相反侧的侧壁上；和存储器栅极MGl的侧壁中的、隔着绝缘膜ZF与控制栅极CG相邻的一侧的侧壁的相反侧的侧壁上。
[0287]然后，使用离子注入法等，以控制栅极CG、存储器栅极MGl和它们的侧壁上的侧壁间隔物SW为掩膜(离子注入阻止掩膜)将η型的杂质导入半导体衬底SB (P型阱PWl)，由此形成η.型半导体区域SD1、SD2。
[0288]此时，η+型半导体区域SDl自对准地形成在存储器栅极MGl的侧壁上的侧壁间隔物SW处，η+型半导体区域SD2自对准地形成在控制栅极CG的侧壁上的侧壁间隔物SW处。由此，形成LDD构造。η.型半导体区域SDl和η.型半导体区域SD2能够在相同的离子注入工序中形成，但也能够在不同的离子注入工序中形成。
[0289]像这样，通过η_型半导体区域EXl和杂质浓度比其高的η+型半导体区域SDl，形成作为存储器晶体管的源极区域发挥功能的η型的半导体区域MS，通过η_型半导体区域ΕΧ2和杂质浓度比其高的η+型半导体区域SD2，形成作为控制晶体管的漏极区域发挥功能的η型的半导体区域MD。
[0290]然后，进行热处理即活性化退火，用于使被导入了源极及漏极用的半导体区域(η_型半导体区域ΕΧ1、ΕΧ2及η+型半导体区域SDl、SD2)等的杂质活化。
[0291]像这样，形成非易失性存储器的存储元件MCI。
[0292]然后，通过进行上述实施方式I中说明的自对准硅化物工艺，如图33所示地形成金属硅化物层SL。金属硅化物层SL能够形成在n+型半导体区域SD1、SD2、控制栅极CG及存储器栅极MGl的上部，由此，能够使源极、漏极或各栅极(CG、MG1)的电阻降低。
[0293]以后的工序在本实施方式2中与上述实施方式2基本相同。
[0294]S卩，如图34所示，在半导体衬底SB的主面整个面上，以覆盖控制栅极CG、存储器栅极MGl及侧壁间隔物SW的方式，作为层间绝缘膜形成绝缘膜IL1。形成绝缘膜ILl之后，根据需要使用CMP法等使绝缘膜ILl的上表面平坦。然后，使用光刻技术及干式蚀刻技术，在绝缘膜ILl上形成接触孔CT之后，与上述实施方式I同样地在接触孔CT内形成导电性的栓塞PG。然后，与上述实施方式I同样地，在埋入了栓塞PG的绝缘膜ILl上形成绝缘膜IL2之后，在该绝缘膜IL2上形成布线槽，然后，在布线槽内形成布线Ml。
[0295]然后，通过双镶嵌法等形成第二层以后的布线，但这里省略了图示及其说明。另夕卜，布线Ml及比其更靠上层的布线不限于镶嵌布线，还能够对布线用的导电体膜形成图案而形成，还能够采用例如钨布线或铝布线等。
[0296]如上所述地制造了本实施方式2的半导体器件。
[0297]本实施方式2的半导体器件的主要特征之一在于，存储器晶体管的栅极绝缘膜(这里是绝缘膜ZF或绝缘膜MZ)中的具有电荷累积功能的绝缘膜(陷阱绝缘膜)是高介电常数绝缘膜，并含有铪、硅和氧。即，存储器晶体管的栅极绝缘膜(这里是绝缘膜ZF或绝缘膜MZ)具有第一绝缘膜(这里是氧化铝膜A0X1)、该第一绝缘膜上的第二绝缘膜(这里是硅酸铪膜HS0)和该第二绝缘膜上的第三绝缘膜(这里是氧化铝膜A0X2)。而且，该第二绝缘膜(这里是硅酸铪膜HS0)是具有电荷累积功能的高介电常数绝缘膜(即由高介电常数膜构成的陷阱绝缘膜)，并含有铪、硅和氧。此外，第一绝缘膜(这里是氧化铝膜A0X1)及第三绝缘膜(这里是氧化铝膜A0X2)的各自的带隙都比第二绝缘膜(这里是硅酸铪膜HS0)的带隙大。
[0298]在本实施方式2中，存储器晶体管的栅极绝缘膜(这里是绝缘膜ZF或绝缘膜MZ)中的陷阱绝缘膜(这里是硅酸铪膜HS0)采用含有铪、硅和氧的高介电常数绝缘膜，由此，能够抑制陷阱绝缘膜的EOT的同时，能够增大(增厚)陷阱绝缘膜的物理膜厚。由此，如上述实施方式I中说明的那样，能够提高存储元件的电荷保持特性。因此，能够提高半导体器件的性能。此外，含有铪、硅和氧的高介电常数绝缘膜(这里是硅酸铪膜HS0)的介电常数(比介电常数)比氮化硅高。
[0299]另外，由于能够抑制陷阱绝缘膜的Ε0Τ，所以能够抑制存储器晶体管的栅极绝缘膜(这里是绝缘膜ZF或绝缘膜MZ)的Ε0Τ，从而能够实现工作电压(写入电压或删除电压)的降低等。另外，能够实现存储元件的工作速度的提高。另外，能够减少消耗电力。另外，在低的驱动电压下，也能够缩短数据的写入时间或删除时间，从而能够提高数据处理速度。因此，能够提高半导体器件的性能。
[0300]另外，在本实施方式2中，存储器晶体管的栅极绝缘膜更优选采用高介电常数栅极绝缘膜。即，存储器晶体管的栅极绝缘膜具有第一绝缘膜(这里是氧化铝膜A0X1)、该第一绝缘膜上的第二绝缘膜(这里是硅酸铪膜HS0)和该第二绝缘膜上的第三绝缘膜(这里是氧化铝膜A0X2)，但这些第一绝缘膜、第二绝缘膜及第三绝缘膜优选分别采用高介电常数绝缘膜。也就是说，存储器晶体管的栅极绝缘膜优选具有利用第三高介电常数绝缘膜(这里是氧化铝膜A0X2)和第一高介电常数绝缘膜(这里是氧化铝膜A0X1)夹着具有电荷累积功能的第二高介电常数绝缘膜(这里是硅酸铪膜HS0)而成的层叠构造。这些第一高介电常数绝缘膜、第二高介电常数绝缘膜和第三高介电常数绝缘膜都是介电常数比氧化硅高的高介电常数绝缘膜。
[0301]与本实施方式2不同，作为存储器晶体管的栅极绝缘膜采用ONO膜的情况下，介电常数较低，从而栅极绝缘膜的EOT变大。
[0302]在本实施方式2中，作为存储器晶体管的栅极绝缘膜采用高介电常数栅极绝缘膜，由此，与不采用高介电常数栅极绝缘膜的情况(即采用ONO膜的情况)相比，能够与介电常数提高的量相应地减小栅极绝缘膜的EOT。由此，能够抑制存储器晶体管的栅极绝缘膜的各膜的EOT的同时，增加物理膜厚。由此，能够防止由泄漏导致的保持特性(保持特性)的劣化，并能够实现保持特性的提高。另外，能够确保存储器晶体管的栅极绝缘膜的各膜的物理膜厚的同时，能够减少EOT。由此，能够防止由泄漏导致的保持特性(保持特性)的劣化的同时，能够实现工作电压的降低等。另外，能够实现工作速度的提高。另外，能够降低消耗电力。另外，由于即使在低的驱动电压下也能够缩短数据的写入时间或删除时间，所以能够提高数据处理速度。因此，能够提高半导体器件的性能。
[0303]另外，在本实施方式2的存储元件MCl中，绝缘膜MZ不仅在半导体衬底SB (P型阱PWl)和存储器栅极MGl之间延伸，还在控制栅极CG和存储器栅极MGl之间延伸。由此，通过使绝缘膜MZ采用高介电常数绝缘膜，能够抑制夹设在控制栅极CG和存储器栅极MGl之间的绝缘膜的Ε0Τ，同时使物理膜厚增加，从而能够提高控制栅极CG和存储器栅极MGl之间的耐压。
[0304]即，假设栅极绝缘膜的EOT相同，对本实施方式2和存储器晶体管的栅极绝缘膜没有采用高介电常数栅极绝缘膜的情况(即采用了 ONO膜的情况)进行比较时，由于本实施方式2的栅极绝缘膜的物理膜厚更厚，所以夹设在控制栅极CG和存储器栅极MGl之间的绝缘膜的厚度也是本实施方式2的更厚。夹设在控制栅极CG和存储器栅极MGl之间的绝缘膜的物理膜厚变厚的情况，会使控制栅极CG和存储器栅极MGl之间的耐压变高。由此，在本实施方式2中，由于绝缘膜MZ采用高介电常数绝缘膜，所以能够抑制夹设在控制栅极CG和存储器栅极MGl之间的绝缘膜的EOT的同时，能够使物理膜厚增加，从而能够提高控制栅极CG和存储器栅极MGl之间的耐压。
[0305]另外，在本实施方式2中，由于绝缘膜MZ采用高介电常数绝缘膜，所以能够抑制夹设在半导体衬底SB (P型阱PWl)和存储器栅极MGl之间的绝缘膜的EOT的同时，能够使物理膜厚增加，从而能够提高存储器栅极MGl和源极区域(半导体区域MS)之间的耐压。
[0306]在存储器晶体管的栅极绝缘膜中，位于具有电荷累积功能的第二绝缘膜(这里是硅酸铪膜HS0)的上下的第三绝缘膜(这里是氧化铝膜A0X2)和第一绝缘膜(这里是氧化铝膜A0X1)分别需要具有比第二绝缘膜的带隙大的带隙，以能够作为电荷阻挡层发挥功能。这在本实施方式2中，也与上述实施方式I相同。由此，与上述实施方式I同样地，在本实施方式2中，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜也优选使用氧化铝膜、氧化硅膜、氮氧化硅膜(S1N膜)、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)。
[0307]而且，在本实施方式2中，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜也优选介电常数高的，由此，能够抑制第一绝缘膜及第三绝缘膜的EOT的同时，能够使第一绝缘膜及第三绝缘膜的物理膜厚增加，从而能够可靠地得到上述效果。从该观点出发，在本实施方式2中，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜更优选使用氧化铝膜、氮氧化铝膜(A10N膜)、硅酸铝膜(AlS1膜)或铝酸铪膜(HfAlO膜)，由此，能够可靠地提高第一绝缘膜及第三绝缘膜的介电常数。
[0308]而且，在本实施方式2中，也与上述实施方式I同样地，作为电荷阻挡层(或电荷遏制层)发挥功能的第一绝缘膜及第三绝缘膜最优选氧化铝膜。即，作为第一绝缘膜最优选氧化铝膜AOXl，作为第三绝缘膜最优选氧化铝膜A0X2。由此，第一绝缘膜及第三绝缘膜能够分别作为电荷阻挡层(或电荷遏制层)更可靠地发挥功能，另外，能够更可靠地提高第一绝缘膜及第三绝缘膜的介电常数。
[0309]另外，本实施方式2的半导体器件的另一主要特征在于具有电荷累积功能的第二绝缘膜(这里是硅酸铪膜HS0)的组成，对此，与上述实施方式I相同，由此，能够得到与上述实施方式I大致相同的效果。
[0310]S卩，在本实施方式2中，通过使存储器晶体管中的陷阱绝缘膜(这里是硅酸铪膜HSO)的组成与上述实施方式I相同，也能够提高陷阱绝缘膜的陷阱电荷密度。由此，能够提高具有非易失性存储器的半导体器件的性能。
[0311]以上，基于实施方式具体说明了本发明人研发的发明，但本发明不限于所述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
【权利要求】
1.一种半导体器件，其特征在于，具有: 半导体衬底； 形成在所述半导体衬底上的、存储元件用的栅极绝缘膜；和 形成在所述栅极绝缘膜上的、所述存储元件用的栅极， 所述栅极绝缘膜具有第一绝缘膜、所述第一绝缘膜上的第二绝缘膜和所述第二绝缘膜上的第三绝缘膜， 所述第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧， 所述第一绝缘膜及所述第三绝缘膜的各自的带隙比所述第二绝缘膜的带隙大。
2.如权利要求1所述的半导体器件，其中，所述第二绝缘膜中的铪和硅的原子比为X:y 时，0.77 ^ x/ (x+y) ^ 0.91 成立。
3.如权利要求2所述的半导体器件，其中，所述第一绝缘膜和所述第三绝缘膜分别是高介电常数膜。
4.如权利要求3所述的半导体器件，其中，所述第一绝缘膜和所述第三绝缘膜分别是氧化铝膜。
5.如权利要求4所述的半导体器件，其中，还具有形成在所述栅极绝缘膜和所述半导体衬底的界面上的、由氧化硅或氮氧化硅构成的界面层。
6.如权利要求2所述的半导体器件，其中，所述第二绝缘膜是硅酸铪膜。
7.如权利要求2所述的半导体器件，其中，具有形成在所述半导体衬底上的、所述存储元件用的源极或漏极用的半导体区域。
8.一种半导体器件的制造方法，是具有存储元件的半导体器件的制造方法，具有如下工序: (a)工序:准备半导体衬底； (b)工序:在所述半导体衬底上，形成所述存储元件的栅极绝缘膜用的层叠膜，该层叠膜是第一绝缘膜、所述第一绝缘膜上的第二绝缘膜和所述第二绝缘膜上的第三绝缘膜的层叠膜； (c)工序:在所述层叠膜上形成所述存储元件用的栅极， 所述第二绝缘膜是具有电荷累积功能的高介电常数绝缘膜，并含有铪、硅和氧， 所述第一绝缘膜及所述第三绝缘膜的各自的带隙比所述第二绝缘膜的带隙大。
9.如权利要求8所述的半导体器件的制造方法，其中， 所述第二绝缘膜中的铪和硅的原子比为X:y时，0.77 ^ x/(x+y) ^ 0.91成立。
10.如权利要求9所述的半导体器件的制造方法，其中，所述第一绝缘膜和所述第三绝缘膜分别是高介电常数膜。
11.如权利要求9所述的半导体器件的制造方法，其中，所述第一绝缘膜和所述第三绝缘膜分别是氧化铝膜。
12.如权利要求11所述的半导体器件的制造方法，其中， 在所述(a)工序后且在所述(b)工序前，还具有(bl)工序， 所述(bl)工序为:在所述半导体衬底上形成由氧化硅或氮氧化硅构成的绝缘层， 在所述(b)工序中，在所述绝缘层上形成所述层叠膜。
13.如权利要求9所述的半导体器件的制造方法，其中，所述第二绝缘膜是硅酸铪膜。
14.如权利要求9所述的半导体器件的制造方法，其中， 在所述(b)工序中， 在形成所述第二绝缘膜之后且在形成所述第三绝缘膜之前，或者在形成所述第三绝缘膜之后，进行热处理。
15.如权利要求14所述的半导体器件的制造方法，其中，通过所述热处理使所述第二绝缘膜结晶。
16.如权利要求15所述的半导体器件的制造方法，其中，所述热处理的热处理温度为800°C以上。
17.如权利要求16所述的半导体器件的制造方法，其中，所述热处理的热处理温度为1050°C 以下。
【文档编号】H01L29/792GK104425576SQ201410371208
【公开日】2015年3月18日 申请日期:2014年7月30日 优先权日:2013年9月5日
【发明者】水谷齐治, 井上真雄, 梅田浩司, 门岛胜 申请人:瑞萨电子株式会社
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