电子元件封装体及其制造方法
【专利摘要】本发明提供一种电子元件封装体及其制造方法，该制造方法包括：提供半导体基板并蚀刻其上表面以形成凹部；于上表面上方及凹部的侧壁形成第一绝缘层；形成充满凹部的导电部以及于第一绝缘层上对应连接导电部的导电连接垫；由半导体基板的上表面对组电子元件，其中电子元件具有电性连接导电连接垫的连接垫，以完成具有内嵌连接线路的半导体基板；由下表面朝上表面薄化半导体基板，使凹部内的导电部由下表面暴露出来；于下表面下方形成第二绝缘层，第二绝缘层具有开口，以暴露出该导电部；最后，于第二绝缘层下形成重布局金属线路，部分的重布局金属线路位于开口内以电性连接导电部。本发明提高了电子元件封装体的可靠度，并降低了制造成本。
【专利说明】电子元件封装体及其制造方法
【技术领域】
[0001]本发明有关于一种封装体及其制造方法，且特别是有关于一种电子元件封装体及其制造方法。
【背景技术】
[0002]随着消费市场对于电子产品外观轻薄短小的要求愈来愈高，使得各项电子元件例如CMOS影像感测器(Image Sensor, CIS)等在其封装结构的研发亦朝向此方向演进。其中，特别是背照式(Backside Illuminat1n, BSI)与娃穿孔(through-silicon via, TSV)等技术逐渐在市场上崭露头角，并成为业界的技术重点。传统上CIS是由前端感光的前照式(FSI)技术，此技术的光电二极管属于制程中的前端，因此光电二极管元件会位于晶圆的下层，后端则是制作金属导线制作的部分。由于元件上层会有好几层的金属绕线。因此，光线会由晶圆的上方穿过金属狭缝和金属层间的介电层到达感光二极管，光电二极管再根据不同的光强度，产生不同的电荷信号，当光线穿过金属狭缝到达光电二极管时，因为光线的绕射造成干涉的关系，此时的光线并不是干净的信号，从而限制了前照式技术的影像解析度。对此，背照式技术是以翻面封装的概念，使光电二极管元件翻至上层而直接接收光线，再由翻至下层的金属导线传递电荷信号，从而避免了光线的绕射等问题。不单只是CIS元件封装，翻面封装亦可应用于各类用途的电子元件封装上。据此，一种更可靠、更适于量产的电子元件封装及其制造方法，是当今电子业界重要的研发方向之一。
【发明内容】
[0003]本发明提供一种电子元件封装体及其制造方法，使封装体内的导电路径能够更确实、成功率更高地被制作出来，同时具有更高的可靠度以及更大的制程容许度(processwindow),还能降低电子元件封装体的制造成本。同时尚可针对不同电子元件设计需求，对应不同的线路布局，使线路布局设计更具弹性。
[0004]本发明的一态样提出一种电子元件封装体的制造方法，包括:提供具有上表面及下表面的半导体基板；蚀刻半导体基板的上表面以形成至少一凹部；于上表面上方及凹部的侧壁形成第一绝缘层；形成充满凹部的导电部、以及于第一绝缘层上对应连接导电部的导电连接垫，以完成具有内嵌连接线路的半导体基板；由半导体基板的上表面对组电子元件，其中电子元件具有电性连接导电连接垫的至少一第一连接垫；由下表面朝上表面薄化半导体基板，使凹部内的导电部由下表面暴露出来；于下表面下方形成第二绝缘层，第二绝缘层具有至少一开口，以暴露出导电部；最后，形于第二绝缘层下成至少一重布局金属线路，部分的重布局金属线路位于开口内以电性连接导电部。
[0005]在本发明的一实施方式中，在对组电子元件的步骤前，进一步包含:于第一绝缘层以及导电连接垫上形成内连线层，其中内连线层包含至少一内连线以及至少一第二连接垫，第二连接垫与第一连接垫连接，且内连线连接第二连接垫以及导电连接垫。
[0006]在本发明的一实施方式中，进一步包含:于第二绝缘层以及重布局金属线路下形成阻焊层，阻焊层具有至少一开口，以暴露出重布局金属线路；以及，于开口内形成至少一焊球，以电性连接重布局金属线路。
[0007]在本发明的一实施方式中，其中在形成该阻焊层的步骤之前，进一步包含:形成覆盖重布局金属线路的焊点底层金属。
[0008]在本发明的一实施方式中，其中形成该焊点底层金属的方式包含溅镀、蒸镀以及电镀。
[0009]在本发明的一实施方式中，其中焊点底层金属包含镍金属层以及金金属层，镍金属层覆盖该重布局金属线路，金金属层覆盖该镍金属层。
[0010]在本发明的一实施方式中，其中焊点底层金属包含镍金属层、钮I金属层以及金金属层，镍金属层覆盖重布局金属线路，钯金属层覆盖镍金属层，金金属层覆盖钯金属层。
[0011]在本发明的一实施方式中，进一步包含:于电子元件上形成至少一支撑件；以及，配置保护盖。其中，保护盖通过支撑件设置于电子元件上方。
[0012]在本发明的一实施方式中，其中进一步包含于电子元件上贴附胶带。
[0013]在本发明的一实施方式中，其中形成第一绝缘层及该第二绝缘层的方式是化学气相沉积法或旋转涂布法。
[0014]本发明的另一态样提出一种电子元件封装体，包含:半导体基板、至少一穿孔、第一绝缘层、导电部、导电连接垫、电子元件、第二绝缘层以及至少一重布局金属线路。半导体基板具有上表面及下表面。穿孔贯穿上、下表面。第一绝缘层配置于上表面上方及穿孔的侧壁。导电部配置于穿孔内。导电连接垫配置于第一绝缘层上且与导电部具有连接面。电子元件配置于上表面，其中电子元件具有电性连接导电连接垫的至少一第一连接垫。第二绝缘层配置于下表面下方，第二绝缘层具有至少一开口，以暴露出导电部。至少一重布局金属线路配置于第二绝缘层下，且部分的重布局金属线路位于开口内以电性连接导电部，其中，连接面切齐穿孔的顶部。
[0015]本发明的一实施方式中，进一步包含:内连线层，配置于第一绝缘层以及导电连接垫上，其中内连线层包含至少一内连线以及至少一第二连接垫，第二连接垫与第一连接垫连接，且内连线连接第二连接垫以及导电连接垫。
[0016]本发明的一实施方式中，进一步包含阻焊层以及焊球。阻焊层配置于第二绝缘层以及重布局金属线路下，阻焊层具有至少一开口，以暴露出重布局金属线路。焊球配置于开口内，以电性连接重布局金属线路。
[0017]本发明的另一实施方式中，进一步包含焊点底层金属、阻焊层以及至少一焊球。焊点底层金属配置于重布局金属线路下并覆盖重布局金属线路。阻焊层配置于第二绝缘层以及焊点底层金属下，阻焊层具有至少一开口，以暴露出焊点底层金属。焊球配置于开口内，以电性连接焊点底层金属。
[0018]本发明的另一实施方式中，其中焊点底层金属包含镍金属层以及金金属层。镍金属层覆盖重布局金属线路，金金属层覆盖镍金属层。
[0019]本发明的另一实施方式中，其中焊点底层金属包含镍金属层、钯金属层以及金金属层。镍金属层覆盖重布局金属线路，钯金属层覆盖镍金属层，金金属层覆盖钯金属层。
[0020]本发明的一实施方式中，进一步包含至少一支撑件以及保护盖。支撑件配置于电子元件上。保护盖通过支撑件设置于该电子元件上方。[0021 ]本发明的一实施方式中，进一步包含配置于电子元件上的胶带。
[0022]本发明的一实施方式中，其中第一绝缘层及第二绝缘层包含氧化硅、氮化硅、氮氧化硅或前述的组合。
【专利附图】
【附图说明】
[0023]本发明的上述和其他态样、特征及其他优点参照说明书内容并配合附加图式得到更清楚的了解，其中:
[0024]图1绘示本发明一实施方式于第一阶段的剖面示意图。
[0025]图2绘示本发明一实施方式于第二阶段的剖面示意图。
[0026]图3绘示本发明一实施方式于第三阶段的剖面示意图。
[0027]图4绘示本发明一实施方式于第四阶段的剖面示意图。
[0028]图5绘示本发明一实施方式于第五阶段的剖面示意图。
[0029]图6绘示本发明一实施方式于第六阶段的剖面示意图。
[0030]图7绘示本发明一实施方式的剖面示意图。
[0031]图8绘示本发明另一实施方式的剖面示意图。
[0032]图9绘示本发明另一实施方式的剖面示意图。
[0033]图10绘示本发明又一实施方式的剖面示意图。
[0034]图11绘示本发明又一实施方式的剖面示意图。
[0035]图12绘示本发明又一实施方式的剖面示意图。
[0036]图13绘示本发明又一实施方式的剖面示意图。
[0037]图14绘示本发明又一实施方式的剖面示意图。
[0038]其中，附图中符号的简单说明如下:
[0039]110:半导体基板162:开口
[0040]111:上表面170:重布局金属线路
[0041]112:下表面180:阻焊层
[0042]120:凹部182:开口
[0043]130:第一绝缘层190:焊球
[0044]140:导电部210:焊点底层金属
[0045]142:导电连接垫212:镍金属层
[0046]150:电子元件214:钯金属层
[0047]152:第一连接垫216:金金属层
[0048]153:内连线结构220:支撑件
[0049]154:内连线介电层230:保护盖
[0050]156:彩色滤光片与光电二极管 240:内连线层
[0051]158:微镜头242:第二连接垫
[0052]160:第二绝缘层243:内连线
[0053]244:内连线介电层。
【具体实施方式】
[0054]图1到图6绘示本发明一实施方式的制造方法，于不同阶段的剖面示意图。请先参照图1，图1绘示本发明一实施方式于第一阶段的剖面示意图。首先，提供半导体基板110具有上表面111及下表面112。接着蚀刻半导体基板110的上表面111以形成至少一凹部120。半导体基板110的功能之一是提供对于后续制程的承载力，所使用的材料例如可以是娃(silicon)、锗(Germanium)或II1-V族元素基板,但不以此为限。蚀刻半导体基板110的上表面111的方式例如可以是干式蚀刻(dry-etching)、激光钻孔(laser drilling)等方式，由半导体基板110的上表面111往下表面112蚀刻形成一个或多个凹部120，凹部120的形状可以如图1所示的等宽柱状，但亦不以此为限，亦可以是上宽下窄的锥状，可视制程能力和产品需求做适度的调整变化。
[0055]请参照图2，图2绘示本发明一实施方式于第二阶段的剖面示意图。在完成如图1绘示的剖面示意图结构后，接着形成第一绝缘层130于上表面111上方及凹部120的侧壁。第一绝缘层130所使用的材料可以是氧化娃(silicon oxide)、氮化娃(siliconnitride)、氮氧化娃(silicon oxynitride)或其它合适的绝缘材料，以化学气相沉积(chemical vapor deposit1n, CVD)或旋涂式介电材料(spin on dielectric, SOD)等制程方法制作，但不以所述材料及制程方法为限。第一绝缘层130形成于上表面111上方及凹部120的侧壁，以提供后续形成的导电材料与半导体基板110之间的绝缘介电或应力缓冲等作用。然而值得注意的是，第一绝缘层130可以如图2所示覆盖至凹部120的底部，但并不以此为限，即第一绝缘层130无法形成于凹部120的底部亦无妨。众所周知的是，位于凹陷处底部的成膜是薄膜制程最具挑战性之处，必须以成本昂贵的机台或复杂的制程步骤方可顺利于凹陷处底部成膜。然而依据本发明各实施方式的制造方法，即便第一绝缘层130无法于凹部120的底部成膜，对本发明各实施方式的电子元件封装体的制造方法并无影响，而相关细节于后续步骤中详述。
[0056]请参照图3，图3绘示本发明一实施方式于第三阶段的剖面示意图。在完成如图2绘示的剖面示意图结构后，接着形成导电部140充满凹部120、以及导电连接垫142于第一绝缘层130上对应连接导电部140。导电部140与导电连接垫142所使用的材料例如可以是例如招(aluminum)、铜(copper)、镍(nickel)、导电高分子(conductive polymer)或其他合适的导电材料，以派镀(sputtering)、蒸镀(evaporating)、电镀(electroplating)或无电镀(electroless plating)的方式制作。导电部140与导电连接垫142例如可以相同材料同时形成，例如以导电材料填满所有凹部120并全面形成在第一绝缘层130上的导电膜层，再搭配微影蚀刻方式，形成对应连接导电部140的导电连接垫142 ;或者可以相同或不同的材料分段形成，例如先填满所有凹部120以形成导电部140后，再全面形成在第一绝缘层130上的导电膜层，搭配微影蚀刻形成对应连接导电部140的导电连接垫142，但不以上述方式为限。导电连接垫142配置于半导体基板110的上表面111，以作为与后续电子元件的电性连接处；而导电部140于后续步骤后，将形成电性导通半导体基板110上下表面的垂直导电路径。
[0057]请参照图4，图4绘示本发明一实施方式于第四阶段的剖面示意图。在完成如图3绘示的剖面示意图结构后，接着由半导体基板110的上表面111对组电子元件150，电子元件150具有至少一第一连接垫152电性连接导电连接垫142。电子元件150如图4所示，可以是背照式感光元件(Backside Illuminat1n Sensor, BSI),至少包含第一连接垫152、内连线结构153、内连线介电层154、彩色滤光片与光电二极管156以及微镜头158等兀件。其中微镜头158接收光线,使彩色滤光片与光电二极管156产生电流信号，电流信号再由分布于内连线介电层154的内连线结构153，传入最接近半导体基板110的上表面111的第一连接垫152，最后再由第一连接垫152，传入与其电性连接的导电连接垫142以及导电部140。换言之，电子元件150与导电部140之间，通过第一连接垫152与导电连接垫142两者的电性连接所形成电流信号导通路径，使位于半导体基板110上表面111的电子元件150的电流信号(例如背照式感光元件因接收光线所产生光电信号)，朝半导体基板110下表面112导通。而电子元件150亦可以是有源元件或无源元件(active or passive elements)、数字电路或模拟电路等集成电路的电子元件(electronic components)、其他光电元件(optoelectronic devices)、微机电系统(Micro Electro Mechanical Systems, MEMS)、微流体系统(micro fluidic systems)、物理感测器(physical sensor)、影像感测器、发光二极管、太阳能电池、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件、压力感测器(pressure sensors)、或喷墨头(ink printer heads)等,但不以此为限。
[0058]请参照图5，图5绘示本发明一实施方式于第五阶段的剖面示意图。在完成如图4绘示的剖面示意图结构后，接着由下表面112朝上表面111薄化半导体基板110，使凹部120内的导电部140由下表面112暴露出来。薄化半导体基板110例如可以化学机械研磨(chemical-mechanical polishing)、干蚀刻等适当的制程方法进行,但不以此为限。值得注意的是，本实施方式至此仅需通过薄化半导体基板110，使预先形成于凹部120内的导电部140由下表面112暴露出来，即可形成贯通半导体基板110上下表面的硅穿孔(through-silicon via, TSV)垂直导电路径。在先前技术中，垂直导电路径的形成是在薄化半导体基板后，对半导体基板进行蚀刻等制程以制作贯通半导体基板的硅穿孔，最后填入导电材料于硅穿孔中。其中，在制作贯通半导体基板的硅穿孔步骤，是由半导体基板一表面往另一表面蚀刻，且须对准另一表面上的导电连接垫并使其暴露出来。如此需要高度制程精准度，从而易造成硅穿孔与另一表面上的导电连接垫发生错位而电性连接失败的情形；反观本实施方式于前述中(如图4所示)，电子元件150和导电部140、导电连接垫142是面对面连接，因此，在制作电性连接的制程上更为直接，亦排除了制程精准度的限制，使得电子元件150在封装体内的导电路径能够更确实、成功率更高地被制作出来。此外在先前技术中，为使另一表面上各导电连接垫均能暴露出来，贯通半导体基板的硅穿孔步骤必须以过蚀刻(over-etching)的方式进行,据此,某些导电连接垫将发生产生损耗(metalloss)，进而在后续的可靠度上产生疑虑；反观本实施方式是在半导体基板110的上表面111蚀刻形成凹部120之后，再形成导电部140以及导电连接垫142。据此，导电连接垫142与导电部140之间的连接面必然切齐穿孔的顶部，换言之，导电连接垫142不会在产生如先前技术中发生损耗的疑虑，有效提高了电子元件封装体的可靠度。
[0059]请参照图5与图2，另外值得注意的是，位于凹陷处底部的成膜是薄膜制程最具挑战性之处，必须以成本昂贵的机台或复杂的制程步骤方可顺利于凹陷处底部成膜。然而依据本发明各实施方式的制造方法，即便第一绝缘层130无法于凹部120的底部成膜，对本发明各实施方式的电子元件封装体的制造方法并无影响，因为凹部120的底部将于薄化半导体基板110的步骤中被磨除，并使凹部120内的导电部140由下表面112暴露出来，成为贯通半导体基板110上下表面的硅穿孔垂直导电路径。因此，本发明各实施方式在绝缘薄膜的制程容许度(process window)更大,不须复杂的制程步骤,还能降低电子元件封装体的制造成本。再参照图5所示，接着形成第二绝缘层160于下表面112下方，第二绝缘层160具有至少一开口 162暴露出导电部140。第二绝缘层160所使用的材料可以是氧化娃(silicon oxide)、氮化娃(silicon nitride)、氮氧化娃(silicon oxynitride)或其它合适的绝缘材料，以化学气相沉积(chemical vapor deposit1n, CVD)或旋涂式介电材料(spin on dielectric, SOD)等制程方法制作,但不以所述材料及制程方法为限。第二绝缘层160形成于下表面112下方，以提供后续形成的重布局金属线路170与半导体基板110之间的绝缘介电或应力缓冲等作用。
[0060]请参照图6，图6绘示本发明一实施方式于第六阶段的剖面示意图。在完成如图5绘示的剖面示意图结构后，接着形成至少一重布局金属线路170于第二绝缘层160下且部分的重布局金属线路170位于开口 162内以电性连接导电部140。重布局金属线路170所使用的材料例如可以是例如招(aluminum)、铜(copper)、镍(nickel)、导电高分子(conductive polymer)或其他合适的导电材料，以派镀(sputtering)、蒸镀(evaporating)、电镀(electroplating)或无电镀(electroless plating)的方式，再搭配微影蚀刻方式形成对应连接开口 162内导电部140的适当电路布局(layout)，但不以所述材料及方式为限。
[0061]请参照图7，图7绘示本发明一实施方式的剖面示意图。在完成如图6绘示的剖面示意图结构后，接着形成阻焊层180于第二绝缘层160以及重布局金属线路170下，阻焊层180具有至少一开口 182暴露出重布局金属线路170 ;以及形成至少一焊球190于开口 182内以电性连接重布局金属线路170。阻焊层180所使用的材料可以是绿漆(solder mask),焊球190所使用的材料例如可以是锡(Sn)、或其他适合焊接的导电材料。焊球190可进一步电性连接印刷电路板，对电子元件封装体进行信号输入或输出控制；或是进一步连接其他半导体晶片或是其他半导体中介片(interposer)，和其他半导体晶片或是其他半导体中介片整合而成立体晶片堆叠(3D-1C stacking)结构。
[0062]请参照图8，图8绘示本发明另一实施方式的剖面示意图。在完成如图6绘示的剖面示意图结构后，接着形成焊点底层金属210覆盖重布局金属线路170。焊点底层金属210可避免后续焊球190或焊线焊接上重布局金属线路170时，发生反应导致元件失效的问题。焊点底层金属210例如可包含低消耗速率的镍(nickel，Ni)金属层212，覆盖重布局金属线路170作为适当的阻障层材料，用以阻挡重布局金属线路170与焊球190或焊线之间扩散，而形成脆性的金属间化合物(intermetallie compound),避免焊接处降低机械强度从而产生易断裂的问题。然镍对氧的活性较高，故尚可于镍层上再镀金(gold，Au)金属层216，覆盖镍金属层212作为抗氧化层。如图8所示，在本发明另一实施方式中，第一焊点底层金属210包含镍(Ni)金属层212、钮(Pd)金属层214以及金(Au)金属层216。镍(Ni)金属层212配置于重布局金属线路170上。为使焊点底层金属210与重布局金属线路170之间具有良好的欧姆接触(Ohmic contact)，所以在沉积焊点底层金属210之前，可先使用干式或湿式化学蚀刻清洗法，将重布局金属线路170的氧化物加以清洗去除。制作焊点底层金属210的方式，例如可以是先以蒸镀(evaporat1n)、派镀(sputtering)、或化镀(chemicalplating)等金属成膜制程沉积所欲的金属膜层，再搭配微影蚀刻制程完成适当的图案，但不以此方式为限。
[0063]请参照图9，图9绘示本发明另一实施方式的剖面示意图。在完成如图8绘示的剖面示意图结构后，接着形成阻焊层180于第二绝缘层160以及重布局金属线路170下，阻焊层180具有至少一开口 182暴露出重布局金属线路170，于开口 182内可进一步形成焊球或焊线电性连接印刷电路板，对电子元件封装体进行信号输入或输出控制；或是进一步连接其他半导体晶片或是其他半导体中介片(interposer)，和其他半导体晶片或是其他半导体中介片整合而成立体晶片堆叠(3D-1C stacking)结构。
[0064]请参照图10以及图11，图10以及图11绘示本发明又一实施方式的剖面示意图。在完成如图3绘示的剖面示意图结构后，如图10所示，接着形成内连线层240于第一绝缘层130以及导电连接垫142上。如图11所示，其中内连线层240包含至少一内连线243以及至少一第二连接垫242，第二连接垫242与第一连接垫152连接，且内连线243连接第二连接垫242以及导电连接垫142。内连线层240例如可如图11所示，进一步包含内连线介电层244，而内连线243分布于内连线介电层244内部。值得注意的是，本实施例的内连线层240通过内连线243以及第二连接垫242，作为半导体基板110上表面111的导电连接垫142与电子元件150的第一连接垫152电性连接的媒介，据此可进一步调整两者之间电性连接的对应位置。明确来说，导电连接垫142和第一连接垫152两者之间的布局可以不同，众所周知的是，电子元件150的第一连接垫152布局设计必须综合考量其内部电路、元件位置、切割道位置等等因素，作对其元件效能最适化的布局安排，因此其第一连接垫152布局设计可能随着不同电子元件效能需求，而有不同的布局设计，此外，第一连接垫152的布局设计甚至和半导体基板110上表面111的导电连接垫142的布局设计，两者产生制作上的冲突，而必须形成彼此无法完全对应的布局。对此，内连线层240即提供上述两者布局折冲的功能，即第二连接垫242对应第一连接垫152的布局设计，再通过内连线243将第二连接垫242与导电连接垫142电性连接，据此，第一连接垫152的布局设计即不必与导电连接垫142的布局设计完全对应，可对其元件效能作最适化的布局安排而无须考虑导电连接垫142的布局设计的对应问题，具有在设计上还具弹性的特殊功效。
[0065]请参照图12，图12绘示本发明又一实施方式的剖面示意图。在完成如图11绘示的剖面示意图结构后，接着由下表面112朝上表面111薄化半导体基板110，使凹部120内的导电部140由下表面112暴露出来。薄化半导体基板110例如可以化学机械研磨、干蚀刻等适当的制程方法进行，但不以此为限。值得注意的是，本实施方式至此仅需通过薄化半导体基板110，使预先形成于凹部120内的导电部140由下表面112暴露出来，即可形成贯通半导体基板110上下表面的硅穿孔垂直导电路径。在先前技术中，垂直导电路径的形成在薄化半导体基板后，对半导体基板进行蚀刻等制程以制作贯通半导体基板的硅穿孔，最后填入导电材料于硅穿孔中。其中，在制作贯通半导体基板的硅穿孔步骤，是由半导体基板一表面往另一表面蚀刻，且须对准另一表面上的导电连接垫并使其暴露出来。如此需要高度制程精准度，从而易造成硅穿孔与另一表面上的导电连接垫发生错位而电性连接失败的情形；反观本实施方式的电子元件150和导电部140、导电连接垫142是面对面连接，因此，在制作电性连接的制程上更为直接，亦排除了制程精准度的限制，使得电子元件150在封装体内的导电路径能够更确实、成功率更高地被制作出来。此外在先前技术中，为使另一表面上各导电连接垫均能暴露出来，贯通半导体基板的硅穿孔步骤必须以过蚀刻的方式进行，据此，某些导电连接垫将发生产生损耗，进而在后续的可靠度上产生疑虑；反观本实施方式是在半导体基板I1的上表面111蚀刻形成凹部120之后，再形成导电部140以及导电连接垫142。据此，导电连接垫142与导电部140之间的连接面必然切齐穿孔的顶部，换言之，导电连接垫142不会在产生如先前技术中发生损耗的疑虑，有效提高了电子元件封装体的可靠度。另外值得注意的是，位于凹陷处底部的成膜是薄膜制程最具挑战性之处，必须以成本昂贵的机台或复杂的制程步骤方可顺利于凹陷处底部成膜。然而依据本发明各实施方式的制造方法，即便第一绝缘层130无法于凹部120的底部成膜，对本发明各实施方式的电子元件封装体的制造方法并无影响，因为凹部120的底部将于薄化半导体基板110的步骤中被磨除，并使凹部120内的导电部140由下表面112暴露出来，成为贯通半导体基板110上下表面的硅穿孔垂直导电路径。因此，在绝缘薄膜的制程容许度更大，不须复杂的制程步骤，还能降低电子元件封装体的制造成本。再参照图12所示，接着形成第二绝缘层160于下表面112下方，第二绝缘层160具有至少一开口 162暴露出导电部140。第二绝缘层160所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，以化学气相沉积或旋涂式介电材料等制程方法制作，但不以所述材料及制程方法为限。第二绝缘层160形成于下表面112下方，以提供后续形成的重布局金属线路170与半导体基板110之间的绝缘介电或应力缓冲等作用。
[0066]请参照图13，图13绘示本发明又一实施方式的剖面示意图。在完成如图12绘示的剖面示意图结构后，接着形成至少一重布局金属线路170于第二绝缘层160下且部分的重布局金属线路170位于开口 162内以电性连接导电部140。重布局金属线路170所使用的材料例如可以是例如铝、铜、镍、导电高分子或其他合适的导电材料，以溅镀、蒸镀、电镀或无电镀的方式，再搭配微影蚀刻方式形成对应连接开口 162内导电部140的适当电路布局，但不以所述材料及方式为限。如图13所示，接着形成阻焊层180于第二绝缘层160以及重布局金属线路170下，阻焊层180具有至少一开口 182暴露出重布局金属线路170，并且形成至少一焊球190于开口 182内以电性连接重布局金属线路170。阻焊层180所使用的材料可以是绿漆，焊球190所使用的材料例如可以是锡、或其他适合焊接的导电材料。焊球190可进一步电性连接印刷电路板，对电子元件封装体进行信号输入或输出控制；或是进一步连接其他半导体晶片或是其他半导体中介片，和其他半导体晶片或是其他半导体中介片整合而成立体晶片堆叠结构。
[0067]请参照图14，图14绘示本发明又一实施方式的剖面示意图。在完成如图12绘示的剖面示意图结构后，接着形成焊点底层金属210覆盖重布局金属线路170。焊点底层金属210可避免后续焊球190或焊线焊接上重布局金属线路170时，发生反应导致元件失效的问题。焊点底层金属210例如可包含低消耗速率的镍金属层212，覆盖重布局金属线路170作为适当的阻障层材料，用以阻挡重布局金属线路170与焊球190或焊线之间扩散，而形成脆性的金属间化合物，避免焊接处降低机械强度从而产生易断裂的问题。然镍对氧的活性较高，故尚可于镍层上再镀金金属层216，覆盖镍金属层212作为抗氧化层。如图14所示，第一焊点底层金属116包含镍(Ni)金属层212、钮(Pd)金属层214以及金(Au)金属层216。镍(Ni)金属层212配置于重布局金属线路170上。为使焊点底层金属210与重布局金属线路170之间具有良好的欧姆接触，所以在沉积焊点底层金属210之前，可先使用干式或湿式化学蚀刻清洗法，将重布局金属线路170的氧化物加以清洗去除。制作焊点底层金属210的方式，例如可以是先以蒸镀、溅镀、或化镀等金属成膜制程沉积所欲的金属膜层，再搭配微影蚀刻制程完成适当的图案，但不以此方式为限。接着，如图14所示，形成阻焊层180于第二绝缘层160以及重布局金属线路170下，阻焊层180具有至少一开口 182暴露出重布局金属线路170，于开口 182内可进一步形成焊球或焊线电性连接印刷电路板，对电子元件封装体进行信号输入或输出控制；或是进一步连接其他半导体晶片或是其他半导体中介片，和其他半导体晶片或是其他半导体中介片整合而成立体晶片堆叠结构。
[0068]此外，如图4到图9、图11到图14所示，在本发明某些实施方式中，电子元件封装体进一步包含支撑件220以及保护盖230，以保护电子元件150或是其他线路元件，其中保护盖230的材质例如可为玻璃材质、金属材料、陶瓷材料、高分子材料、半导体材料、或前述的组合。保护盖230通过支撑件220而设置于半导体基板110上方，使保护盖230、支撑件220与半导体基板110共同围绕出一密闭空间。支撑件220的材质可包括玻璃材质、金属材料、陶瓷材料、高分子材料、半导体材料、或前述的组合，其可通过粘着层而固定于保护盖230及半导体基板110之间。或者，支撑件220本身可具有粘性，例如是具粘性的高分子，可通过固化制程使具粘性的高分子支撑件220硬化，例如通过加热或照光等方式。在本发明另一些实施方式中，对于电子元件150的保护是通过贴附胶带于电子元件150上。
[0069]最后要强调的是，本发明所提供的电子元件封装体及其制造方法，使封装体内的导电路径能够更确实、成功率更高地被制作出来，同时具有更高的可靠度以及更大的制程容许度，不须复杂的制程步骤，还能降低电子元件封装体的制造成本。同时尚可针对不同电子元件设计需求，对应不同的线路布局，使线路布局设计更具弹性。
[0070]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【权利要求】
1.一种电子元件封装体的制造方法，其特征在于，包含: 提供具有一上表面及一下表面的一半导体基板； 蚀刻该半导体基板的该上表面，以形成至少一凹部； 于该上表面上方及该凹部的侧壁形成一第一绝缘层； 形成充满该凹部的一导电部、以及于该第一绝缘层上对应连接该导电部的一导电连接垫； 由该半导体基板的该上表面对组一电子元件，其中该电子元件具有电性连接该导电连接垫的至少一第一连接垫； 由该下表面朝该上表面薄化该半导体基板，使该凹部内的该导电部由该下表面暴露出来； 于该下表面下方形成一第二绝缘层，该第二绝缘层具有至少一开口，以暴露出该导电部；以及 于该第二绝缘层下形成至少一重布局金属线路，部分的该重布局金属线路位于该开口内，以电性连接该导电部。
2.根据权利要求1所述的电子元件封装体的制造方法，其特征在于，在对组该电子元件的步骤前，进一步包含: 于该第一绝缘层以及该导电连接垫上形成一内连线层，其中该内连线层包含至少一内连线以及至少一第二连接垫，该第二连接垫与该第一连接垫连接，且该内连线连接该第二连接垫以及该导电连接垫。
3.根据权利要求1所述的电子元件封装体的制造方法，其特征在于，进一步包含: 于该第二绝缘层以及该重布局金属线路下形成一阻焊层，该阻焊层具有至少一开口，以暴露出该重布局金属线路；以及 于该开口内形成至少一焊球，以电性连接该重布局金属线路。
4.根据权利要求3所述的电子元件封装体的制造方法，其特征在于，在形成该阻焊层的步骤之前，进一步包含: 形成覆盖该重布局金属线路的一焊点底层金属。
5.根据权利要求4所述的电子元件封装体的制造方法，其特征在于，形成该焊点底层金属的方式包含溅镀、蒸镀以及电镀。
6.根据权利要求4所述的电子元件封装体的制造方法，其特征在于，该焊点底层金属包含: 一镍金属层，覆盖该重布局金属线路；以及 一金金属层，覆盖该镍金属层。
7.根据权利要求4所述的电子元件封装体的制造方法，其特征在于，该焊点底层金属包含: 一镍金属层，覆盖该重布局金属线路； 一钯金属层，覆盖该镍金属层；以及 一金金属层，覆盖该钯金属层。
8.根据权利要求1所述的电子元件封装体的制造方法，其特征在于，进一步包含: 于该电子元件上形成至少一支撑件；以及 配置一保护盖，其中，该保护盖通过该支撑件设置于该电子元件上方。
9.根据权利要求1所述的电子元件封装体的制造方法，其特征在于，进一步包含: 于该电子元件上贴附一胶带。
10.根据权利要求1所述的电子元件封装体的制造方法，其特征在于，形成该第一绝缘层及该第二绝缘层的方式是化学气相沉积法或旋转涂布法，该该第一绝缘层及该第二绝缘层包含氧化硅、氮化硅、氮氧化硅或前述的组合。
11.一种电子元件封装体，其特征在于，包含: 一半导体基板，具有一上表面及一下表面； 至少一穿孔，贯穿该上表面及该下表面； 一第一绝缘层，配置于该上表面上方及该穿孔的侧壁； 一导电部，配置于该穿孔内； 一导电连接垫，配置于该第一绝缘层上，且与该导电部具有一连接面； 一电子元件，配置于该上表面，其中该电子元件具有电性连接该导电连接垫的至少一第一连接垫； 一第二绝缘层，配置于该下表面下方，该第二绝缘层具有至少一开口，以暴露出该导电部；以及 至少一重布局金属线路，配置于该第二绝缘层下，且部分的该重布局金属线路位于该开口内，以电性连接该导电部， 其中，该连接面切齐该穿孔的顶部。
12.根据权利要求11所述的电子元件封装体，其特征在于，进一步包含: 一内连线层，配置于该第一绝缘层以及该导电连接垫上，其中该内连线层包含至少一内连线以及至少一第二连接垫，该第二连接垫与该第一连接垫连接，且该内连线连接第二连接垫以及该导电连接垫。
13.根据权利要求11所述的电子元件封装体，其特征在于，进一步包含: 一阻焊层，配置于该第二绝缘层以及该重布局金属线路下，该阻焊层具有至少一开口，以暴露出该重布局金属线路；以及 至少一焊球，配置于该开口内，以电性连接该重布局金属线路。
14.根据权利要求11所述的电子元件封装体，其特征在于，进一步包含: 一焊点底层金属，配置于该重布局金属线路下并覆盖该重布局金属线路； 一阻焊层，配置于该第二绝缘层以及该焊点底层金属下，该阻焊层具有至少一开口，以暴露出该焊点底层金属；以及 至少一焊球，配置于该开口内，以电性连接该焊点底层金属。
15.根据权利要求14所述的电子元件封装体，其特征在于，该焊点底层金属包含: 一镍金属层，覆盖该重布局金属线路；以及 一金金属层，覆盖该镍金属层。
16.根据权利要求14所述的电子元件封装体，其特征在于，该焊点底层金属包含: 一镍金属层，覆盖该重布局金属线路； 一钯金属层，覆盖该镍金属层；以及 一金金属层，覆盖该钯金属层。
17.根据权利要求14所述的电子元件封装体，其特征在于，进一步包含: 至少一支撑件，配置于该电子元件上；以及 一保护盖，其中，该保护盖通过该支撑件设置于该电子元件上方。
18.根据权利要求14所述的电子元件封装体，其特征在于，进一步包含: 一胶带，配置于该电子元件上。
19.根据权利要求14所述的电子元件封装体，其特征在于，该第一绝缘层及该第二绝缘层包含氧化硅、氮化硅、氮氧化硅或前述的组合。
【文档编号】H01L23/528GK104425452SQ201410400372
【公开日】2015年3月18日 申请日期:2014年8月14日 优先权日:2013年8月30日
【发明者】林佳升, 何彦仕, 刘沧宇 申请人:精材科技股份有限公司