一种深能级杂质隧穿场效应晶体管及其制备方法
【专利摘要】本发明公布了一种深能级杂质隧穿场效应晶体管及其制备方法，该深能级杂质隧穿场效应晶体管包括隧穿源区、深能级杂质掺杂区、沟道区、漏区和控制栅；控制栅位于沟道区的上方；深能级杂质掺杂区在隧穿源区与沟道区交界面处，该深能级杂质的掺杂类型与隧穿源区的掺杂类型相反。本发明提供的深能级杂质隧穿场效应晶体管可以是N型器件或P型器件，其器件结构可在保持隧穿场效应晶体管较陡直的亚阈值斜率的同时，显著提高隧穿晶体管的开态电流。而且制备工艺简单，制备方法完全基于标准的CMOS IC工艺，能有效地在CMOS集成电路中集成TFET器件，极大地降低生产成本，简化工艺流程。
【专利说明】一种深能级杂质隧穿场效应晶体管及其制备方法
【技术领域】
[0001]本发明属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域，具体涉及一种深能级杂质掺杂隧穿场效应晶体管及其制备方法。
【背景技术】
[0002]自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展，半导体器件尺寸不断缩小。随着半导体器件进入深亚微米范围，现有MOSFET器件由于受到自身扩散漂流的导通机制所限，亚阈值斜率受到热电势kT/q的限制而无法随着器件尺寸的缩小而同步减小。这就导致MOSFET器件泄漏电流缩小无法达到器件尺寸缩小的要求，整个芯片的能耗不断上升，芯片功耗密度急剧增大，严重阻碍了芯片系统集成的发展。为了适应集成电路的发展趋势，新型超低功耗器件的开发和研究工作就显得特别重要。隧穿场效应晶体管(TFET, Tunneling Field-Effect Transistor)采用带带隧穿(BTBT)新导通机制,是一种非常有发展潜力的适于系统集成应用发展的新型低功耗器件。TFET通过栅电极控制源端与沟道交界面处隧穿结的隧穿宽度，使得源端价带电子隧穿到沟道导带(或沟道价带电子隧穿到源端导带)形成隧穿电流。这种新型导通机制突破传统MOSFET亚阈值斜率理论极限中热电势kT/q的限制，可以实现低于60mV/dec的超陡亚阈值斜率，降低器件静态漏泄电流进而降低器件静态功耗。
[0003]但是，由于半导体带带隧穿效率偏低，TFET的开态电流与现有MOSFET相比比较低，不能满足系统集成应用中的要求。因此，在保持较陡直的亚阈值斜率的同时，提高TFET开态电流，是TFET器件应用中需要解决的一个非常重要的问题。
【发明内容】
[0004]本发明的目的在于提供一种深能级杂质隧穿场效应晶体管。该器件结构可以保持隧穿场效应晶体管较陡直的亚阈值斜率的同时，显著提高隧穿晶体管的开态电流。
[0005]本发明提供的深能级杂质隧穿场效应晶体管，其结构如图1所示。该隧穿场效应晶体管包括隧穿源区、深能级杂质掺杂区、沟道区、漏区和控制栅；控制栅位于沟道区的上方；深能级杂质掺杂区在隧穿源区与沟道区交界面处，该深能级杂质掺杂区的掺杂类型与隧穿源区的掺杂类型相反。若隧穿源区的掺杂类型为P型掺杂，则深能级杂质掺杂区的掺杂类型为N型；若隧穿源区的掺杂类型为N型掺杂，则深能级掺杂区的掺杂类型为P型；
[0006]上述深能级杂质隧穿场效应晶体管可以是N型器件或P型器件。在本发明的实施例中，对于N型器件来说，隧穿源区为P型重掺杂，浓度约lE19CnT3-lE21Cm-3 ;漏区为N型重掺杂，浓度约lE18cnT3-lE19cnT3 ;沟道区为P型轻掺杂，浓度约lE13cnT3-lE15cnT3 ;深能级杂质掺杂区为N型掺杂，采用施主型深能级杂质，浓度约lE16Cm_3-lE18Cm_3。而对于P型器件来说，隧穿源区为N型重掺杂，浓度约lE19CnT3-lE21Cm-3 ；，漏区为P型重掺杂，浓度约lE18cnT3-lE19cnT3 ;沟道区为N型轻掺杂，浓度约lE13cnT3-lE15cnT3 ;深能级杂质掺杂区为P型掺杂，采用受主型深能级杂质，浓度约lE16Cm_3-lE18Cm_3。
[0007]上述深能级杂质是在高电场下能电离出电子的施主或者电离出空穴的受主深能级杂质，该电场在104V/cm的数量级。该深能级杂质可以采用离子注入方式引入，也可以采用具有深能级杂质的基片进行设计。
[0008]针对硅基N型深能级杂质隧穿晶体管，对应掺杂的施主型深能级杂质可以为深能级施主杂质金或银。
[0009]对于硅基P型深能级杂质隧穿晶体管，对应掺杂的受主型深能级杂质可以为深能级受主杂质镍或锌。
[0010]本发明提供的深能级杂质隧穿场效应晶体管可以应用于Si或Ge半导体材料，也可以应用于II1-V族化合物半导体材料。
[0011]上述深能级杂质TFET器件结构的制备方法，具体包括以下步骤:
[0012]I)在半导体衬底上初始热氧化，并淀积一层氮化物；
[0013]2)光刻后进行浅沟槽隔离(Shallow Trench Isolat1n, STI)刻蚀,并淀积隔离材料填充深孔后进行化学机械平坦化(Chemical Mechanical Polishing, CMP)；
[0014]3)重新生长栅介质层，淀积栅材料，通过进行光刻和刻蚀形成栅图形；
[0015]4)以光刻胶和栅材料为掩膜，通过离子注入形成漏区；
[0016]5)以光刻胶和栅材料为掩膜，通过离子注入形成隧穿源区；
[0017]6)通过快速高温退火激活杂质；
[0018]7)通过倾斜离子注入形成深能级杂质掺杂区；
[0019]8)通过后道工序，包括淀积钝化层、开接触孔和金属化，即可制得深能级杂质隧穿场效应晶体管。
[0020]上述深能级杂质TFET器件结构的制备方法中，步骤I)中的半导体衬底是轻掺杂或未掺杂的半导体衬底；半导体衬底的材料可以选自S1、Ge、SiGe、GaAs、其他I1-V1、II1-V或IV-1V族的二元或三元化合物半导体、绝缘体上的娃SOI或绝缘体上的锗GOI中的一种。步骤3)中的栅介质层的材料选自Si02、Si3N4和高K栅介质材料中的一种；其中重新生长栅介质层的方法为常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。步骤3)中的栅材料为掺杂多晶硅、金属钴、金属镍、金属钴的硅化物或金属镍的硅化物。
[0021]步骤4)通过离子注入形成漏区，注入离子的浓度约lE18cnT3-lE19cnT3 ;步骤5)通过离子注入形成隧穿源区，注入离子的浓度约lE19CnT3-lE21CnT3;步骤7)通过倾斜离子注入形成深能级杂质掺杂区，注入离子的浓度约lE16cm_3-lE18cm_3。
[0022]本发明的有益技术效果是:
[0023]与现有的TFET相比，本发明提供的深能级杂质隧穿场效应晶体管的器件结构可有效增大器件导通电流，同时保持陡直的亚阈值斜率。以N型器件为例，隧穿源结处具有与隧穿源区掺杂类型相反的施主型深能级杂质掺杂区，且该深能级杂质能级位于沟道区禁带中央以下，接近沟道区的价带顶。在器件处于关态的时候，这些深能级杂质没有电离或者被引入的浅能级杂质补偿。当栅电极加正电压，沟道能带下拉，隧穿源结处电场增强，在隧穿源结发生带带隧穿，器件开启。在栅压较小时，主要发生源区价带电子到沟道导带空电子态的带带隧穿，具有较陡直的亚阈值摆幅；随着栅压增大，隧穿源结处电场增强至深能级杂质的电离临界电场，深能级杂质掺杂区内的深能级中的电子瞬间被电离，在深能级杂质能级处形成空电子态，从而发生从隧穿源区价带电子到深能级杂质能级空电子态的带带隧穿，且隧穿到深能级杂质能级上的电子又瞬间被电离至沟道导带形成额外的补充隧穿电流，从而有效提闻了隧穿晶体管的开态电流。
[0024]本发明提供的深能级杂质隧穿场效应晶体管制备工艺简单，制备方法完全基于标准的CMOS IC工艺，能有效地在CMOS集成电路中集成TFET器件，极大地降低了生产成本，简化了工艺流程。
【专利附图】
【附图说明】
[0025]图1为本发明深能级杂质隧穿场效应晶体管的结构示意图；
[0026]图2为在半导体衬底上形成STI隔离后去除氮化物后的器件剖面图；
[0027]图3为通过光刻并刻蚀形成栅材料后的器件剖面图；
[0028]图4为通过光刻暴露出TFET器件的漏区并通过离子注入形成漏区后的器件剖面图；
[0029]图5为通过光刻暴露出TFET器件隧穿源区并通过离子注入形成隧穿源区后的器件剖面图；
[0030]图6为通过倾斜离子注入形成深能级杂质掺杂区后的器件剖面图；
[0031]图1?图6中，I一半导体衬底；2 —STI隔尚层；3—栅介质层；4一栅材料；5—光刻胶；6—漏区；7—隧穿源区；8—深能级杂质掺杂区；9一后道工序的钝化层；10—后道工序的金属。
【具体实施方式】
[0032]以下结合附图，通过具体实施例对本发明做进一步的说明。
[0033]本发明提供的深能级杂质隧穿场效应晶体管，其结构如图1所示。该隧穿场效应晶体管包括隧穿源区、沟道区、漏区和控制栅；其中，控制栅位于沟道区的上方；在隧穿源区与沟道区交界面处还包括一个深能级杂质掺杂区，且深能级杂质的掺杂类型与隧穿源区的掺杂类型相反。对于N型器件来说，隧穿源区为P型重掺杂(约lE19Cm_3-lE21Cm_3)，漏区为N型重掺杂(约lE18cnT3-lE19cnT3)，沟道区为P型轻掺杂(约lE13cm_3_lE15cm_3)；深能级杂质掺杂区为N型掺杂，采用施主型深能级杂质(约lE16Cm_3-lE18Cm_3)。而对于P型器件来说，隧穿源区为N型重掺杂(约lE19Cm_3-lE21Cm_3)，漏区为P型重掺杂(约lE18cnT3-lE19cnT3)，沟道区为N型轻掺杂(约lE13cnT3-lE15cnT3);深能级杂质掺杂区为P型掺杂，采用受主型深能级杂质(约lE16Cm_3-lE18Cm_3)。
[0034]上述深能级杂质是在高场下能电离出电子的施主或者电离出空穴的受主深能级杂质，这个电场在104V/cm的数量级。该深能级杂质可以采用离子注入方式引入，也可以采用具有深能级杂质的基片进行设计。
[0035]针对硅基N型深能级杂质隧穿晶体管，对应掺杂的施主型深能级杂质可以为深能级施主杂质金或银。
[0036]对于硅基P型深能级杂质隧穿晶体管，对应掺杂的受主型深能级杂质可以为深能级受主杂质镍或锌。
[0037]本发明提供的深能级杂质隧穿场效应晶体管可以应用于Si或Ge半导体材料，也可以应用于πι-v族化合物半导体材料。
[0038]下面以N型器件为例，说明上述深能级杂质隧穿场效应晶体管的制备方法，P型深能级杂质隧穿场效应晶体管器件的制备与之类似。上述深能级杂质隧穿场效应晶体管的制备方法的实施步骤如图2?图6所示，制备得到的N型深能级杂质隧穿场效应晶体管的结构如图1所示，具体步骤包括:
[0039]I)在衬底掺杂浓度为轻掺杂、晶向为〈100〉的硅衬底I上初始热氧化一层二氧化娃，厚度约1nm,并淀积一层氮化娃(Si3N4),厚度约10nm,之后采用浅槽隔离技术制作有源区STI隔离层2，然后进行CMP，如图2所示；
[0040]2)漂去表面初始生长的二氧化硅，然后热生长一层栅介质层3，栅介质层为S12,厚度为I?5nm ;采用LPCVD淀积栅材料4，栅材料为掺杂多晶硅层，厚度为50?200nm。光刻出栅图形，刻蚀栅材料4直到栅介质层3，如图3所示；
[0041]3)以光刻胶5和栅4为掩膜，进行漏区6离子注入(As，剂量为lE14/cm_2，能量为40keV，注入离子浓度约为3E18/cnT3)如图4所示；
[0042]4)以光刻胶5和栅4为掩膜，进行隧穿源区7离子注入(BF2，剂量为lE15/cm_2，能量为20keV，注入例子浓度约为2E20/cm_3)，如图5所示。进行一次快速高温退火，并对注入杂质进行激活(温度为1050°C，时间为1s)；
[0043]5)以栅4为掩膜，倾斜约30°角度进行施主型深能级杂质掺杂区8离子注入(Au，剂量为lE12/cm_2，能量为90keV，注入离子浓度约为lE17/cm_3)，如图6所示；
[0044]6)最后进入常规后道工序，包括淀积钝化层9、开接触孔、以及金属化10等，上述基于标准CMOS IC工艺制备得到的N型深能级杂质隧穿场效应晶体管的结构如图1所示。
[0045]针对上述制备方法，在步骤I)中，衬底可以是轻掺杂或未掺杂的半导体衬底；半导体衬底的材料可以为S1、Ge、SiGe、GaAs、其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。步骤2)中的栅介质层的材料可选自Si02、Si3N4和高K栅介质材料中的一种；其中重新生长栅介质层的方法为常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。步骤2)中的栅材料可以为掺杂多晶硅、金属钴、金属镍、金属钴的硅化物或金属镍的硅化物。
[0046]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种深能级杂质隧穿场效应晶体管，其特征是，包括隧穿源区、深能级杂质掺杂区、沟道区、漏区和控制栅；所述控制栅位于所述沟道区的上方；所述深能级杂质掺杂区在隧穿源区与沟道区交界面处，所述深能级杂质掺杂区的掺杂类型与所述隧穿源区的掺杂类型相反。
2.如权利要求1所述深能级杂质隧穿场效应晶体管，其特征是，所述深能级杂质隧穿场效应晶体管是N型器件或P型器件。
3.如权利要求1所述深能级杂质隧穿场效应晶体管，其特征是，所述深能级杂质隧穿场效应晶体管是N型器件，所述隧穿源区为P型重掺杂，所述漏区为N型重掺杂，所述沟道区为P型轻掺杂，所述深能级杂质掺杂区为N型掺杂。
4.如权利要求3所述深能级杂质隧穿场效应晶体管，其特征是，所述深能级杂质隧穿场效应晶体管为硅基N型深能级杂质隧穿晶体管，所述深能级杂质掺杂区的深能级杂质为施主型深能级杂质金或银。
5.如权利要求1所述深能级杂质隧穿场效应晶体管，其特征是，所述深能级杂质隧穿场效应晶体管是P型器件，所述隧穿源区为N型重掺杂，所述漏区为P型重掺杂，所述沟道区为N型轻掺杂，所述深能级杂质掺杂区为P型掺杂。
6.如权利要求5所述深能级杂质隧穿场效应晶体管，其特征是，所述深能级杂质隧穿场效应晶体管为硅基P型深能级杂质隧穿晶体管，所述深能级杂质掺杂区的深能级杂质为受主型深能级杂质镍或锌。
7.如权利要求1所述深能级杂质隧穿场效应晶体管，其特征是，所述深能级杂质为通过离子注入方法引入得到，或通过采用具有深能级杂质的基片得到。
8.权利要求1所述深能级杂质隧穿场效应晶体管应用于Si或Ge半导体材料，或II1-V族化合物半导体材料的用途。
9.权利要求1所述深能级杂质隧穿场效应晶体管的制备方法，包括以下步骤: 1)在半导体衬底上初始热氧化，并淀积一层氮化物； 2)光刻后进行浅沟槽隔离刻蚀，并淀积隔离材料填充深孔后进行化学机械平坦化； 3)重新生长栅介质层，淀积栅材料，通过进行光刻和刻蚀形成栅图形； 4)以光刻胶和栅材料为掩膜，通过离子注入形成漏区； 5)以光刻胶和栅材料为掩膜，通过离子注入形成隧穿源区； 6)通过快速高温退火激活杂质； 7)通过倾斜离子注入形成深能级杂质掺杂区； 8)通过后道工序，包括淀积钝化层、开接触孔和金属化，即可制得深能级杂质隧穿场效应晶体管。
10.如权利要求9所述深能级杂质隧穿场效应晶体管的制备方法，其特征是，步骤I)所述半导体衬底是轻掺杂或未掺杂的半导体衬底；所述半导体衬底的材料为S1、Ge、SiGe、GaAs、I1-V1、II1-V或IV-1V族的二元或三元化合物半导体、绝缘体上的娃或绝缘体上的锗中的一种。
11.如权利要求9所述深能级杂质隧穿场效应晶体管的制备方法，其特征是，步骤3)所述栅介质层的材料为Si02、Si3N4和高K栅介质材料中的一种；所述重新生长栅介质层的方法为常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。
12.如权利要求9所述深能级杂质隧穿场效应晶体管的制备方法，其特征是，步骤3)中的栅材料为掺杂多晶硅、金属钴、金属镍、金属钴的硅化物或金属镍的硅化物。
13.如权利要求9所述深能级杂质隧穿场效应晶体管的制备方法，其特征是，步骤4)通过离子注入形成漏区，浓度为IElScnT3?lE19cm_3 ;步骤5)通过离子注入形成隧穿源区，浓度为lE19cm_3?lE21cm_3 ;步骤7)通过倾斜离子注入形成深能级杂质掺杂区，浓度为lE16cm 3 ?lE18cm 3。
【文档编号】H01L21/336GK104241374SQ201410438265
【公开日】2014年12月24日 申请日期:2014年8月29日 优先权日:2014年8月29日
【发明者】黄如, 吴春蕾, 黄芊芊, 王佳鑫, 王阳元 申请人:北京大学