一种沟槽栅型半导体器件结构及其制作方法
【专利摘要】本发明提供一种沟槽栅型半导体器件结构，包括：衬底；至少两条相互平行排列的沟槽栅结构；将各沟槽栅结构并联的多晶硅桥；覆盖所述沟槽栅结构及所述多晶硅桥的绝缘层；位于所述多晶硅桥上方并贯通所述绝缘层的至少一个接触孔；形成于所述绝缘层表面并填充于所述接触孔内、与所述多晶硅桥欧姆接触的栅极金属层；所述多晶硅桥靠近所述沟槽栅结构的第一端，所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离为L，其中，L>0。本发明中，由于多晶硅桥避开了沟槽栅结构末端，这种连接方式可以有效降低沟槽栅结构末端栅氧化层击穿的概率，从而提高了器件的可靠性。
【专利说明】一种沟槽栅型半导体器件结构及其制作方法
【技术领域】
[0001]本发明属于半导体器件领域，涉及一种沟槽栅型半导体器件结构及其制作方法。
【背景技术】
[0002]诸如沟槽栅金属氧化物半导体场效应晶体管(MOSFET)的功率晶体管具有位于沟槽或空腔中的绝缘栅，其中源区和漏区由掺杂体区分离。栅通常以衬在沟槽壁上的电介质层绝缘，并且导电源端子沉积或形成于源区和掺杂体区上。当栅被适当偏置时，在掺杂体区中产生导电通道以允许漏-源电流从漏区通过该导电通道流动到源区。沟槽栅及其他类似晶体管的两个期望的特性是相对低的总体电阻和相对高的非钳位电感性开关(UnclampedInductive Switching, UIS)特性。
[0003]IGBT (Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)是一种电压控制的M0S/BJT复合型器件。从结构上，IGBT的结构与VDMOS极为相似，只是将VDMOS的N+衬底调整为P+衬底，但是引入的电导调制效应克服了 VDMOS本身固有的导通电阻与击穿电压的矛盾，从而使IGBT同时具有双极型功率晶体管和功率MOSFET的主要优点:输入阻抗高、输入驱动功率小、导通压降低、电流容量大、开关速度快等。20世纪90年代中期提出了一种新概念，即IGBT采用U形沟槽栅结构，它采用了从大规模集成工艺借鉴来的硅干法刻蚀技术。在沟槽栅IGBT中，栅压在漂移区中形成电子积累层，增强了 PIN 二极管中的电子注入，提高了表面的载流子浓度。而原来IGBT中的MOS结构“T”字型导电通路缩短为两条平行的垂直导电通路，沟道从横向变为纵向，导致元胞面积减小，从而增加了单位器件面积内的沟道面积，进而降低了沟道电阻；而且槽栅消除了 JFET效应，不会出现电流“瓶颈”区域。所以与平面栅IGBT相比，沟槽栅IGBT能大幅降低通态压降，从而在通态压降和关断能量之间达到更优的折衷。此外，相对于PNP晶体管电流，PIN 二极管电流比重的增加能有效抑制擎住效应，所以沟槽栅IGBT比平面栅IGBT具有更大的SOA安全工作区。
[0004]半导体器件中的多个沟槽栅结构一般需要并联引出，通常的做法是将多个沟槽栅结构的末端连接起来，然而这种连接方式中，沟槽栅末端，特别是末端尖角处的栅极氧化层容易发生击穿，导致器件性能劣化。
[0005]因此，提供一种新的沟槽栅型半导体器件结构及其制作方法以解决上述问题实属必要。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽栅型半导体器件结构及其制作方法，用于解决现有技术中多晶硅覆盖沟槽栅末端的连接方式容易导致沟槽栅末端栅极氧化层发生击穿，导致器件性能劣化的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种沟槽栅型半导体器件结构，包括:
[0008]衬底；
[0009]至少两条沟槽栅结构，所述沟槽栅结构形成于所述衬底中，从所述衬底正面向背面方向延伸；各沟槽栅结构之间相互平行排列；
[0010]多晶硅桥，形成于所述衬底表面，并与所述沟槽栅结构接触，将各沟槽栅结构并联；
[0011]绝缘层，覆盖所述沟槽栅结构及所述多晶硅桥；
[0012]至少一个接触孔，所述接触孔位于所述多晶硅桥上方并贯通所述绝缘层；
[0013]栅极金属层，形成于所述绝缘层表面并填充于所述接触孔内，与所述多晶硅桥欧姆接触；
[0014]所述多晶硅桥靠近所述沟槽栅结构的第一端，所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离为L，其中，L>0。
[0015]可选地，L的取值范围是0.1?5μπι。
[0016]可选地，所述接触孔位于相邻两条沟槽栅结构之间。
[0017]可选地，所述多晶硅桥为直线型、折线形或弧形。
[0018]可选地，所述多晶硅桥与所述沟槽栅结构垂直连接。
[0019]可选地，所述沟槽栅型半导体器件结构为功率场效应晶体管或绝缘栅双极型晶体管。
[0020]可选地，所述功率场效应管自下而上依次包括漏区、漂移区、沟道区及源区，所述沟槽栅结构从所述源区表面向下延伸至所述漂移区中。
[0021]可选地，所述绝缘栅双极性晶体管自下而上依次包括集电极金属、集电极层及漂移区；所述沟槽栅结构形成于所述漂移区中；所述漂移区中还形成有基区，所述基区位于相邻两条沟槽栅结构之间，所述基区上部两侧形成有发射区；所述基区上方形成有与所述基区及发射区欧姆接触的发射极金属。
[0022]本发明还提供一种沟槽栅型半导体器件结构的制作方法，包括以下步骤:
[0023]提供一衬底，在所述衬底中形成至少两条平行排列的沟槽；
[0024]在所述沟槽内侧面形成栅氧化层；
[0025]沉积多晶硅层，所述多晶硅层填充于所述沟槽内，并覆盖所述衬底；
[0026]刻蚀所述多晶硅层形成多晶硅桥，并去除所述沟槽外多余的多晶硅层；所述多晶硅桥位于所述衬底表面，并与所述沟槽栅结构接触，将各沟槽栅结构并联；所述多晶硅桥靠近所述沟槽栅结构的第一端，所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离为L，其中，L>0 ；
[0027]在所述衬底上形成覆盖所述多晶硅桥及所述沟槽栅结构第一端的绝缘层，并在所述绝缘层中形成至少一个接触孔；所述接触孔位于所述多晶硅桥上方并贯通所述绝缘层；
[0028]在所述绝缘层表面沉积栅极金属层，所述栅极金属层填充于所述接触孔内，与所述多晶娃桥欧姆接触。
[0029]可选地，L的取值范围是0.1?5μπι。
[0030]如上所述，本发明的沟槽栅型半导体器件结构及其制作方法，具有以下有益效果:本发明的沟槽型半导体器件结构包括至少两条相互平行排列的沟槽栅结构，各沟槽栅结构通过多晶硅桥并联连接，且所述多晶硅桥靠近所述沟槽栅结构的第一端，所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离L>0，栅极金属层填充于绝缘层中的接触孔内与所述多晶硅桥欧姆接触。由于多晶硅桥避开了沟槽栅结构末端，这种连接方式可以有效降低沟槽栅结构末端，特别是末端尖角处栅氧化层击穿的概率，从而提高了器件的可靠性。所述多晶硅桥可以在去除所述沟槽外多余的多晶硅层时简单更改掩模图形得到，工艺简单，不会增加制作成本。
【专利附图】
【附图说明】
[0031]图1显示为本发明的沟槽栅型半导体器件结构的剖面结构示意图。
[0032]图2显示为本发明的沟槽栅型半导体器件结构的俯视示意图。
[0033]图3显示为本发明的沟槽栅型半导体器件结构在实施例二中的剖面结构示意图。
[0034]图4显示为本发明的沟槽栅型半导体器件结构的制作方法中在衬底中形成沟槽的示意图。
[0035]图5显示为本发明的沟槽栅型半导体器件结构的制作方法中在沟槽内侧面形成栅氧化层的示意图。
[0036]图6显示为本发明的沟槽栅型半导体器件结构的制作方法中沉积多晶硅层的示意图。
[0037]图7显示为本发明的沟槽栅型半导体器件结构的制作方法中刻蚀多晶硅层形成多晶娃桥的不意图。
[0038]图8显示为本发明的沟槽栅型半导体器件结构的制作方法中沉积绝缘层并形成接触孔的示意图。
[0039]图9显示为本发明的沟槽栅型半导体器件结构的制作方法中沉积栅极金属层的示意图。
[0040]元件标号说明
[0041]I 衬底
[0042]2 沟槽栅结构
[0043]3 多晶硅桥
[0044]4 绝缘层
[0045]5 接触孔
[0046]6 栅极金属层
[0047]7 集电极金属
[0048]8 集电极层
[0049]9 基区
[0050]10 发射区
[0051]11 漏区
[0052]12 沟道区
[0053]13 源区
[0054]14 沟槽
[0055]15 栅氧化层
[0056]16 多晶硅层
[0057]17 多晶硅栅极
【具体实施方式】
[0058]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0059]请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0060]实施例一
[0061]本发明提供一种沟槽栅型半导体器件结构，请参阅图1及图2，分别显示为该沟槽栅型半导体器件结构的剖视图及俯视图，包括:
[0062]衬底I ;
[0063]至少两条沟槽栅结构2，所述沟槽栅结构2形成于所述衬底I中，从所述衬底I正面向背面方向延伸；各沟槽栅结构2之间相互平行排列；
[0064]多晶硅桥3，形成于所述衬底I表面，并与所述沟槽栅结构2接触，将各沟槽栅结构2并联；
[0065]绝缘层4，覆盖所述沟槽栅结构2及所述多晶硅桥3 ；
[0066]至少一个接触孔5，所述接触孔5位于所述多晶硅桥3上方并贯通所述绝缘层4 ；
[0067]栅极金属层6，形成于所述绝缘层4表面并填充于所述接触孔5内，与所述多晶硅桥3欧姆接触；
[0068]所述多晶硅桥3靠近所述沟槽栅结构2的第一端，所述多晶硅桥3外侧与所述沟槽栅结构2第一端之间的距离为L，其中，L>0。
[0069]具体的，所述沟槽栅型半导体器件结构为功率场效应晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT)，本实施例中，所述沟槽栅型半导体器件结构以绝缘栅双极型晶体管为例，其中，所述衬底I作为IGBT的漂移区。
[0070]如图1所示，所述绝缘栅双极型晶体管自下而上依次包括集电极金属7、集电极层8及漂移区(衬底I);所述沟槽栅结构2形成于所述漂移区中；所述漂移区中还形成有基区9，所述基区9位于相邻两条沟槽栅结构2之间，所述基区9上部两侧形成有发射区10 ；所述基区9上方形成有与所述基区9及发射区10欧姆接触的发射极金属(未图示)。
[0071]具体的，所述集电极层8为P型掺杂，所述漂移区(衬底I)为N型掺杂，所述基区9为P型掺杂，所述发射区10为N型重掺杂，所述沟槽栅结构2包括从所述漂移区正面向背面方向延伸的沟槽，形成于沟槽内壁上的栅氧化层，及填充于所述沟槽内的多晶硅栅极，所述沟槽的延伸距离小于所述漂移区的厚度。
[0072]在另一实施例中，所述集电极层8与所述漂移区之间还可形成有一 N型缓冲层(未图示)，使得IGBT的纵向耐压结构由非穿通结构(NPT, Non-Punch through)变为软穿通结构(SPT, Soft-Punch Through)。非穿通(NPT)技术基于不对少子寿命进行杀伤而有很好的输运效率，不过其载流子注入系数比较低；而在漂移区和集电区之间存在缓冲层的穿通型IGBT可以在保证耐压的前提下，减少漂移区的厚度，并控制IGBT背表面的空穴注入效率，从而改善IGBT性能。
[0073]需要指出的是，沟槽栅型IGBT有多种类型，本实施例仅为一个示例，在其它实施例中，所述沟槽栅型IGBT的类型还可以为浮空型等现有IGBT结构，此处不应过分限制本发明的保护范围。
[0074]如图2所示，示出了所述多晶硅桥3外侧与所述沟槽栅结构2第一端之间的距离为L。所述栅极金属层填充于绝缘层中的接触孔内与所述多晶硅桥欧姆接触，使得多个沟槽栅结构通过所述多晶硅桥与所述栅极金属层电连接。所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离L>0，使得多晶硅桥避开了沟槽栅结构末端，且沟槽栅结构末端被绝缘层所覆盖。这种多个沟槽栅结构的并联连接方式可以有效降低沟槽栅结构末端，特别是末端尖角处栅氧化层击穿的概率，从而提高了器件的可靠性。本实施例中，L的取值范围是
0.1?5 μ m,优选为I μ m。
[0075]进一步的，所述接触孔5优选为位于相邻两条沟槽栅结构2之间，使得所述沟槽栅结构2与所述多晶硅桥3之间的接触不受接触孔工艺的影响，从而进一步提高器件可靠性。其中，位于所述接触孔5底部位置的多晶硅桥部分可以通过离子注入进行重掺杂，以降低所述栅极金属层6与所述多晶硅桥之间接触电阻。
[0076]具体的，所述多晶硅桥3包括但不限于直线型、折线形或弧形，本实施例中，所述多晶硅桥3优选为直线型(如图2所示)，所述多晶硅桥3与所述沟槽栅结构2垂直连接。所述多晶硅桥3采用直线型且与所述沟槽栅结构2垂直连接，可以降低器件制作工艺的复杂性，有利于提闻生广效率。
[0077]本发明的沟槽型半导体器件结构包括至少两条相互平行排列的沟槽栅结构，各沟槽栅结构通过多晶硅桥并联连接，且所述多晶硅桥靠近所述沟槽栅结构的第一端，所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离L>0，栅极金属层填充于绝缘层中的接触孔内与所述多晶硅桥欧姆接触。由于多晶硅桥避开了沟槽栅结构末端，这种连接方式可以有效降低沟槽栅结构末端，特别是末端尖角处栅氧化层击穿的概率，从而提高了器件的可靠性。
[0078]实施例二
[0079]本实施例与实施例一米用基本相同的技术方案，不同之处在于实施例一中，所述沟槽栅型半导体器件结构为绝缘栅双极型晶体管(IGBT)，而本实施例中，所述沟槽栅型半导体器件结构为功率场效应晶体管(MOSFET)，其中，所述衬底I作为所述功率场效应晶体管的漂移区。
[0080]请参阅图3,显示为一种沟槽型功率场效应晶体管的剖面示意图，如图所示,所述功率场效应管自下而上依次包括漏区11、漂移区(衬底I)、沟道区12及源区13，所述沟槽栅结构3从所述源区13表面向下延伸至所述漂移区中。
[0081]具体的，本实施例中，所述漏区11为N型重掺杂，所述漂移区为N型掺杂，所述沟道区12为P型掺杂，所述源区13为N型重掺杂。
[0082]功率场效应晶体管在器件处于导通状态时具有非常低的导通电阻，最小化器件本身的功率损耗，当器件处于关断状态时，能拥有足够高的反向击穿电压。
[0083]需要指出的是，沟槽栅型功率场效应管有多种类型，本实施例仅为一个示例，在其它实施例中，所述沟槽栅型功率场效应管还可以采用其它现有类型，如深沟槽型等，此处不应过分限制本发明的保护范围。
[0084]所述沟槽栅型功率场效应管中，由于多晶硅桥避开了沟槽栅结构末端，这种连接方式可以有效降低沟槽栅结构末端，特别是末端尖角处栅氧化层击穿的概率，从而提高了器件的可靠性。
[0085]实施例三
[0086]本发明还提供一种沟槽栅型半导体器件结构的制作方法，包括以下步骤:
[0087]首先请参阅图4，提供一衬底1，在所述衬底I中形成至少两条平行排列的沟槽14。
[0088]具体的，所述衬底I包括但不限于S1、Ge、SiGe等常规半导体材料，根据器件类型，所述衬底I可以为P型掺杂或N型掺杂。所述沟槽14通过刻蚀形成。
[0089]然后请参阅图5，通过热氧化或其它沉积方法在所述沟槽14内侧面形成栅氧化层15 ;所述栅氧化层15的材料可以为二氧化硅。
[0090]接着请参阅图6，沉积多晶硅层16，所述多晶硅层16填充于所述沟槽14内，并覆盖所述衬底I。
[0091]再请参阅图7，通过光刻、显影等常规半导体工艺在所述多晶硅层16表面形成多晶硅桥图形，并刻蚀所述多晶硅层16形成多晶硅桥3，同时去除所述沟槽14外多余的多晶硅层。其中，填充于所述沟槽14内的多晶硅层作为沟槽栅结构2的多晶硅栅极17，所述多晶硅栅极17外侧面及底部被所述栅氧化层15所包围。
[0092]具体的，如图2所示，所述多晶硅桥3位于所述衬底I表面，并与所述沟槽栅结构2接触，将各沟槽栅结构2并联；所述多晶硅桥3靠近所述沟槽栅结构2的第一端，所述多晶硅桥3外侧与所述沟槽栅结构2第一端之间的距离为L，其中，L>0。
[0093]本实施例中，L的取值范围是0.1?5μπι，优选为I μ m。若L取值过小，所述沟槽栅结构2末端，特别是末端尖角处栅氧化层被击穿的风险仍然较大；若L取值过大，将使得有源区有效面积变小，不利于器件的小型化。
[0094]接着请参阅图8，在所述衬底I上形成覆盖所述多晶硅桥3及所述沟槽栅结构第一端的绝缘层4，并在所述绝缘层4中形成至少一个接触孔5 ;所述接触孔5位于所述多晶硅桥3上方并贯通所述绝缘层4。
[0095]具体的，所述绝缘层4包括但不限于二氧化硅、氮化硅等绝缘材料，所述绝缘层4作为保护层，覆盖所述沟槽栅结构2的第一端。
[0096]进一步的，所述接触孔5优选为位于相邻两条沟槽栅结构2之间，使得所述沟槽栅结构2与所述多晶硅桥3之间的接触不受接触孔工艺的影响，从而进一步提高器件可靠性。其中，位于所述接触孔5底部位置的多晶硅桥部分可以通过离子注入进行重掺杂，以降低所述栅极金属层6与所述多晶硅桥之间接触电阻。
[0097]最后请参阅图9，在所述绝缘层4表面沉积栅极金属层6，所述栅极金属层6填充于所述接触孔5内，与所述多晶硅桥3欧姆接触。
[0098]具体的，所述栅极金属层6包括但不限于Cu、Ag、Au等电的良导体。所述栅极金属层填充于绝缘层中的接触孔内与所述多晶硅桥欧姆接触，使得多个沟槽栅结构通过所述多晶硅桥与所述栅极金属层电连接。
[0099]需要指出的是，除了以上步骤，在制作沟槽栅型半导体器件结构的过程中，根据制作的器件的具体类型，如沟槽型IGBT、功率MOSFET等，及器件的具体导电类型，还需要在器件相关区域进行相应类型的掺杂，并制作相关的功能层此为本领域公知常识，此处不应过分限制本发明的保护范围。
[0100]至此，制作得到了沟槽型半导体器件结构，其中，在去除所述沟槽外多余的多晶硅层时简单更改掩模图形即可制作得到多晶硅桥，工艺简单，不会增加制作成本。该多晶硅桥将多个沟槽栅结构并联连接，且所述多晶硅桥靠近所述沟槽栅结构的第一端，所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离L>0，栅极金属层填充于绝缘层中的接触孔内与所述多晶硅桥欧姆接触，使得多个沟槽栅通过多晶硅桥与所述栅极金属层电连接。由于多晶硅桥避开了沟槽栅结构末端，这种连接方式可以有效降低沟槽栅结构末端，特别是末端尖角处栅氧化层击穿的概率，从而提高了器件的可靠性。
[0101]综上所述，本发明的沟槽型半导体器件结构包括至少两条相互平行排列的沟槽栅结构，各沟槽栅结构通过多晶硅桥并联连接，且所述多晶硅桥靠近所述沟槽栅结构的第一端，所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离L>0，栅极金属层填充于绝缘层中的接触孔内与所述多晶硅桥欧姆接触。由于多晶硅桥避开了沟槽栅结构末端，这种连接方式可以有效降低沟槽栅结构末端，特别是末端尖角处栅氧化层击穿的概率，从而提高了器件的可靠性。所述多晶硅桥可以在去除所述沟槽外多余的多晶硅层时简单更改掩模图形得到，工艺简单，不会增加制作成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0102]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种沟槽栅型半导体器件结构，包括: 衬底； 至少两条沟槽栅结构，所述沟槽栅结构形成于所述衬底中，从所述衬底正面向背面方向延伸；各沟槽栅结构之间相互平行排列； 多晶硅桥，形成于所述衬底表面，并与所述沟槽栅结构接触，将各沟槽栅结构并联； 绝缘层，覆盖所述沟槽栅结构及所述多晶硅桥； 至少一个接触孔，所述接触孔位于所述多晶硅桥上方并贯通所述绝缘层； 栅极金属层，形成于所述绝缘层表面并填充于所述接触孔内，与所述多晶硅桥欧姆接触； 其特征在于: 所述多晶硅桥靠近所述沟槽栅结构的第一端，所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离为L，其中，L>0。
2.根据权利要求1所述的沟槽栅型半导体器件结构，其特征在于:L的取值范围是0.1 ?5 μ m0
3.根据权利要求1所述的沟槽栅型半导体器件结构，其特征在于:所述接触孔位于相邻两条沟槽栅结构之间。
4.根据权利要求1所述的沟槽栅型半导体器件结构，其特征在于:所述多晶硅桥为直线型、折线形或弧形。
5.根据权利要求1所述的沟槽栅型半导体器件结构，其特征在于:所述多晶硅桥与所述沟槽栅结构垂直连接。
6.根据权利要求1所述的沟槽栅型半导体器件结构，其特征在于:所述沟槽栅型半导体器件结构为功率场效应晶体管或绝缘栅双极型晶体管。
7.根据权利要求6所述的沟槽栅型半导体器件结构，其特征在于:所述功率场效应管自下而上依次包括漏区、漂移区、沟道区及源区，所述沟槽栅结构从所述源区表面向下延伸至所述漂移区中。
8.根据权利要求6所述的沟槽栅型半导体器件结构，其特征在于:所述绝缘栅双极性晶体管自下而上依次包括集电极金属、集电极层及漂移区；所述沟槽栅结构形成于所述漂移区中；所述漂移区中还形成有基区，所述基区位于相邻两条沟槽栅结构之间，所述基区上部两侧形成有发射区；所述基区上方形成有与所述基区及发射区欧姆接触的发射极金属。
9.一种沟槽栅型半导体器件结构的制作方法，其特征在于，包括以下步骤: 提供一衬底，在所述衬底中形成至少两条平行排列的沟槽； 在所述沟槽内侧面形成栅氧化层； 沉积多晶硅层，所述多晶硅层填充于所述沟槽内，并覆盖所述衬底； 刻蚀所述多晶硅层形成多晶硅桥，并去除所述沟槽外多余的多晶硅层；所述多晶硅桥位于所述衬底表面，并与所述沟槽栅结构接触，将各沟槽栅结构并联；所述多晶硅桥靠近所述沟槽栅结构的第一端，所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离为L，其中，L>0 ; 在所述衬底上形成覆盖所述多晶硅桥及所述沟槽栅结构第一端的绝缘层，并在所述绝缘层中形成至少一个接触孔；所述接触孔位于所述多晶硅桥上方并贯通所述绝缘层； 在所述绝缘层表面沉积栅极金属层，所述栅极金属层填充于所述接触孔内，与所述多晶娃桥欧姆接触。
10.根据权利要求9所述的沟槽栅型半导体器件结构的制作方法，其特征在于:L的取值范围是0.1?5μπι。
【文档编号】H01L21/336GK104319287SQ201410607160
【公开日】2015年1月28日 申请日期:2014年10月31日 优先权日:2014年10月31日
【发明者】郭景贤, 白玉明, 张海涛 申请人:无锡同方微电子有限公司