一种应用于电源管脚的静电保护电路的制作方法
【专利摘要】本发明公开了一种应用于电源管脚的静电保护电路。本电路通过MOS管导通电阻和电容对静电的响应特性以及MOS管增益特性快速响应静电，控制MOS管瞬时导通，打开对地的静电泄放通路，完成静电泄放，保护电源管脚不受静电损坏。
【专利说明】—种应用于电源管脚的静电保护电路
【技术领域】
[0001 ] 本发明主要涉及静电保护电路设计领域，特指一种应用于电源管脚的静电保护电路。
【背景技术】
[0002]集成电路芯片与外界的接口必然会有静电泄放(ESD:electrostatic discharge)问题。当一个高电势的带电体接触到电路的外引脚时，静电泄放现象就会发生。由于芯片每个输入或输出引脚的电容很小，所以ESD产生的电压很大，可能损坏芯片上的器件，导致芯片失效。
[0003]为了减轻ESD的问题，芯片1通常会采用ESD保护电路，通常是将外部电荷放电箝位到VDD或者GND，从而限制了加到芯片内部电路上的电压。由于ESD本身的电路结构不同，在保护电路的同时也引入了一些严重问题，其一是ESD保护电路在节点对地和VDD间引入相当大的电容，降低了工作速度和电路输入输出端口的匹配度；其二是ESD器件会将电源和地信号上的噪声耦合到电路的输入，从而影响了信号的质量；其三是ESD电路若设计不当，可能会导致在静电泄放时导致CMOS电路发生闩锁效应。
【发明内容】
[0004]本发明要解决的问题就在于:针对现有技术存在的技术问题，提出一种应用于电源管脚的静电保护电路。
[0005]本发明提出的解决方案为:本电路通过MOS管导通电阻和电容对静电的响应特性以及MOS管增益特性，控制MOS管瞬时导通，打开对地的静电泄放通路，完成静电泄放，保护电源管脚不受静电损坏。
【专利附图】
【附图说明】
[0006]图1是本发明的电路原理示意图。
【具体实施方式】
[0007]以下将结合附图和具体实施对本发明做进一步详细说明。
[0008]如图1所示:
当VDD管脚没有静电袭击时反相器U1的输入为高电平,输出为低电平,则M9导通；M3、M4> M5> M6' M7> M8形成一个直流偏置，使得Mltl导通，M11是倒比管，即导通电阻很大，保证M11的漏极为高电平，则Mtl的栅极为低电平^^截止’由于仏、]^、]^、]^的导通电阻很大，所以静态电流可以忽略不计；
当VDD管脚受到正的静电袭击时VDD瞬间变高，M5, M6, M7的正向偏置电压很大，导通电阻很小，M8的栅极被拉低，M10的栅极变高，M10截止，M11导通使得M15的栅极变低，Mtl的栅极变高，M0导通，完成静电泄放，M18和m19在保证凡能够放电的同时，保证凡的栅极电压不至于过高而击穿凡，导致管子失效；
当VDD管脚受到负的静电袭击时
VDD瞬间变低，则此时GND的电压要远高于VDD电压，S卩GND此时是逻辑上的高电平；m5、m6、m7截止，由于电容Ci两端电压不会突变的特性，使得m8截止；m2导通使得反相器Ui的输入为高电平，此时Ui特性不再是方向器，Ui输出为高电平，则M9截止；Mn栅极变低，则Mn截止；此时M17导通，则M15的栅极为逻辑上的高电平，则M15导通，U2、U3形成电压缓冲器，M18、M19截止，M0通过M15形成栅漏连接状态，形成静电泄放通路，完成放电。
[0009]综上所述，由于增加了 M318和M14，使得电路能够对静电快速响应放电同时，电路能够快速的恢复正常工作状态，且由于增加了 m18、m19，极大的加强了电路的可靠性，即本发明能够快速完成静电泄放，可靠的保护电源管脚不受静电损坏。
【权利要求】
1.一种应用于电源管脚的静电保护电路，其特征在于: 电源管脚信号VDD连接到PMOS管Mp M3> M4, M9, M13的源极以及NMOS管Mtl的漏极和电容Cp C2的一端；地信号GND连接到NMOS管M2、M7, M8, M11, M15, M17, M19的源极以及PMOS管M16的漏极，PMOS管M1和NMOS管M2的栅极接地，漏极连接到反相器U1的输入，反相器U1的输出连接到PMOS管M9的栅极；PM0S管M3和M4的栅极与PMOS管M3的漏极以及NMOS管M5的漏极连接，NMOS管M5、M6、M7的栅极连接到电源，M5源极连接到M6的漏极，M6的源极连接到M7的漏极以及NMOS管M8的栅极和电容C1的另一端；PM0S管M4的漏极和NMOS管M8的漏极连接到PMOS管Mltl的栅极；PM0S管M9漏极与PMOS管Mltl的源极连接，M10的漏极和NMOS管M11的漏极以及NMOS管M17的漏极连接到PMOS管M13、M14的栅极以及NMOS管M15的栅极和电容C2的另一端；NM0S管M17的栅极接地；PM0S管M13的漏极连接到PMOS管M14、M16的源极，M14的漏极连接到M15的漏极以及M16的栅极和反相器U2的输入，U2输出连接到反相器U3的输入，U3的输出连接到NMOS管M18的栅极和漏极以及NMOS管Mtl的栅极，NMOS管M18的源极连接到NMOS管M19的栅极和漏极。
【文档编号】H01L23/60GK104392984SQ201410757507
【公开日】2015年3月4日 申请日期:2014年12月12日 优先权日:2014年12月12日
【发明者】蒋仁杰 申请人:长沙景嘉微电子股份有限公司