用于检测通孔的电学测试结构的制备方法
【专利摘要】本发明提供了用于检测通孔的电学测试结构的制备方法，通过在设计版图时，将通孔图形与多条相邻的金属图形的重叠区相交叉连接，且通孔图形的尺寸大于目标通孔的尺寸，使得后续在光刻胶中形成的通孔图案大于目标通孔图形尺寸，从而扩大了光刻的工艺窗口，提高了光刻分辨率和光刻精度；并且，以硬掩膜层为掩膜，将硬掩膜层中的上层金属图案刻蚀到刻蚀阻挡层和上介质层中，从而形成目标通孔图案；目标通孔的尺寸由硬掩膜层中的上金属图案的尺寸和通孔尺寸共同来决定，而不是由光刻胶中的通孔图形的尺寸来决定，因此，无需对通孔图形进行拆分，就可以获得间距更小的目标通孔，并且扩大了工艺窗口、提高了光刻分辨率。
【专利说明】用于检测通孔的电学测试结构的制备方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体涉及用于检测通孔电阻和漏电的电学测试结构的制备方法。
【背景技术】
[0002]根据摩尔定律，半导体器件关键尺寸的不断缩小，互连线的线宽尺寸也持续减小，为了获得互连线介电膜中更低的电阻和电容，0.13um及以下的工艺代，逐步由铜互连代替了铝互连。由于金属铜干法刻蚀难度大，一般采用双大马士革工艺来形成铜互连和通孔。
[0003]铜互连工艺中，电阻和漏电是工艺非常关注的部分，电阻的大小影响器件的速度，漏电的大小影响器件的可靠性，漏电过大甚至会导致器件失效，所以在工艺开发过程中，会设计一些结构来监控铜互连结构的电阻和漏电，一旦发现电阻和漏电值超出规格，就说明工艺存在一定的问题。
[0004]现有的检测通孔电阻和漏电的电学测试结构通常包括上层金属，通孔和下层金属；在该电学测试结构的制备过程中，由于互连尺寸不断缩小，对于小尺寸通孔的电学测试结构采用的版图中的图形间的关键尺寸逐渐达到了单次光刻技术的极限，光刻的工艺窗口越来越小，这将会导致对光刻分辨率的要求越来越高；为了提高光刻分辨率，可以采用图形拆分拼接技术等工艺，利用大尺寸的图形来拼接形成小尺寸的图形；然而，针对多层图形需要拆分多次，多次图形拆分拼接技术的应用无疑增加了工艺复杂度和工艺成本；例如，在制备电学测试结构中，不仅需要拆分上、下层金属图形，还需要拆分通孔图形。
[0005]因此，在检测小尺寸通孔电阻和漏电的电学测试结构的制备过程中，研宄如何在不增加成本和工艺复杂度的前提下，提高光刻分辨率和光刻精度具有重要意义。
【发明内容】
[0006]为了克服以上问题，本发明旨在提供一种用于检测通孔电阻和漏电的电学测试结构的制备方法，通过对版图进行设计，在无需对通孔版图进行拆分的前提下，提高通孔的光刻分辨率，进而简化工艺步骤。
[0007]为了实现上述目的，本发明提供了一种用于检测通孔电阻和漏电的电学测试结构的制备方法，在一表面具有下介质层的半导体衬底上进行，其包括:
[0008]步骤01:设计版图；所述版图包括:按一定间距排列的多条金属图形和与多条相邻的金属图形交叉连接的通孔图形；其中，每条所述金属图形由上层金属图形和下层金属图形构成；所述上层金属图形的端部和与之相邻的所述下层金属图形的端部重叠，以形成重叠区；所述通孔图形与多条相邻金属图形上的所述重叠区相连接，且所述通孔图形的尺寸大于目标通孔的尺寸；
[0009]步骤02:采用所述版图中的所述下层金属图形，在所述半导体衬底表面的下介质层中刻蚀出多条下层金属图案，并在所述多条下层金属图案中填充金属，以形成下层金属；
[0010]步骤03:在完成所述步骤02的半导体衬底上依次沉积上介质层、刻蚀阻挡层和硬掩膜层；
[0011]步骤04:采用所述版图中的所述上层金属图形，经光刻和刻蚀，在所述硬掩膜层中形成多条上层金属图案；
[0012]步骤05:在完成所述步骤04的半导体衬底上涂覆光刻胶；然后采用所述版图中的所述通孔图形，在所述光刻胶中形成所述通孔图案；
[0013]步骤06:通过刻蚀工艺，刻蚀所述刻蚀阻挡层和所述上介质层，并停止于所述上介质层中，从而在部分所述上介质层中形成目标通孔图案；
[0014]步骤07:去除所述硬掩膜层表面的残余光刻胶；
[0015]步骤08:以所述硬掩膜层为掩膜，继续向下刻蚀所述上介质层，直至暴露出所述下层金属表面，以在所述上介质层中形成上层金属图案和所述目标通孔；其中，所述目标通孔的尺寸由所述光刻胶中的所述通孔图案与所述硬掩膜层中的所述上层金属图案的重叠区域决定；
[0016]步骤09:去除刻蚀阻挡层和硬掩膜层，然后向目标通孔中和上层金属图案中填充金属，以形成填充通孔和上层金属。
[0017]优选地，所述步骤01中，所述上层金属图形为条状，所述下层金属图形为条状，所述通孔图形为条状，所述通孔图形长度方向上的两端超出与之相连的所述金属图形的边缘。
[0018]优选地，多条所述上层金属图形或多条所述下层金属图形构成:呈“S”型连续环绕的链状。
[0019]优选地，多条所述上层金属图形或多条所述下层金属图形构成:呈多根叉指型交叉排布的链状。
[0020]优选地，所述步骤05中，在涂覆光刻胶之前，先在完成所述步骤04的半导体衬底上涂覆底部抗反射层。
[0021]优选地，所述步骤06包括:首先，在所述底部抗反射层中刻蚀出所述多条通孔图案，然后，刻蚀所述刻蚀阻挡层和所述上介质层。
[0022]优选地，所述步骤07还包括:去除所述硬掩膜层表面的所述底部抗反射层。
[0023]优选地，所述步骤06、所述步骤08或所述步骤09中，采用等离子体干法刻蚀工艺。
[0024]优选地，所述步骤07中，去除所述残余光刻胶采用干法刻蚀工艺。
[0025]根据权利要求1所述的制备方法，其特征在于，所述步骤02或所述步骤09中，所述填充金属采用铜电镀法。
[0026]本发明的用于检测通孔电阻和漏电的电学测试结构的制备方法，通过在设计版图时，将通孔图形与多条相邻的金属图形的重叠区相交叉连接，且通孔图形的尺寸大于目标通孔顶部的尺寸，使得后续在光刻胶中形成的通孔图案大于目标通孔图形尺寸，从而扩大了刻蚀工艺窗口，提高了光刻分辨率和光刻精度；并且，可以通过调节刻蚀气体及参数，使硬掩膜层的刻蚀速率相比于刻蚀阻挡层、下介质层较小，这样，能够以硬掩膜层为掩膜，将硬掩膜层中的上层金属图案刻蚀到刻蚀阻挡层和下介质层中，从而形成目标通孔图案，由此可见，目标通孔的尺寸由硬掩膜层中的上金属图案的尺寸和通孔尺寸共同来决定，而不是由光刻胶中的通孔图形的尺寸来决定，因此，无需对通孔图形进行拆分，就可以获得间距更小的目标通孔，光刻胶中的通孔图案起到了扩大工艺窗口、提高光刻分辨率的作用。
【专利附图】
【附图说明】
[0027]图1为本发明的一个较佳实施例的电学测试结构的版图的各个结构分解示意图
[0028]图2为本发明的一个较佳实施例的电学测试结构的版图的结构示意图
[0029]图3为本发明的一个较佳实施例的电学测试结构的版图的结构示意图
[0030]图4为本发明的一个较佳实施例的电学测试结构的版图的结构示意图
[0031]图5为本发明的一个较佳实施例的电学测试结构的版图的结构示意图
[0032]图6为本发明的一个较佳实施例的电学测试结构的制备方法的流程示意图
[0033]图7-14为本发明的一个较佳实施例的电学测试结构的制备过程的示意图
[0034]图15为本发明的一个较佳实施例中制备出的电学测试结构的俯视结构示意图
【具体实施方式】
[0035]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
[0036]如前所述，当互连尺寸不断减小时，测试结构中的上层金属和下层金属以及通孔尺寸和最小间距也都越来越小，对光刻分辨率的要求越来越高，逐渐达到了单次光刻分辨率的极限；如果采用图形拆分技术，将需要对每一层图形都进行拆分，无疑增加了工艺复杂度和工艺成本；为了避免多次图形拆分带来的繁杂步骤和工艺成本，本发明对版图中的通孔图形进行改进，使得在后续光刻胶中形成的通孔图案尺寸大于目标通孔尺寸，扩大了光刻工艺窗口 ；并且，通过调整刻蚀选择比，使硬掩膜层的刻蚀速率远小于刻蚀阻挡层和下介质层的刻蚀速率，从而使硬掩膜层起到掩膜作用，将通孔图案与硬掩膜层中的上层金属图案刻蚀到刻蚀阻挡层和上介质层中，同时在上介质层中形成上层金属层图案和目标通孔，最终形成的目标通孔顶部的尺寸小于版图中通孔图形的尺寸，也即实现了测试结构中的更小尺寸更小间距的通孔。
[0037]本发明的测试结构的制备过程中所采用的版图包括:按一定间距排列的多条金属图形和与多条相邻的金属图形交叉连接的通孔图形；其中，每条金属图形由上层金属图形和下层金属图形构成；上层金属图形的端部和与之相邻的下层金属图形的端部重叠，以形成重叠区；通孔图形与多条相邻金属图形上的重叠区相连接，且通孔图形的尺寸大于目标通孔顶部的尺寸。
[0038]本发明的一个实施例中的测试结构的版图中各个结构，请参阅图1，上层金属图形、下层金属图形和通孔图形均为条状；通孔图形的尺寸大于目标通孔的尺寸，这样能够使光刻胶中通孔图案的尺寸大于目标通孔顶部尺寸，从而扩大光刻的工艺窗口，提高光刻分辨率和光刻精度。
[0039]下面采用图1中的各个图形来构成测试结构的各种版图图形；
[0040]请参阅图2，为本发明的一个较佳实施例的电学测试结构的版图的结构示意图，多条上金属层图形1构成呈“S”型连续环绕的链状，在水平排布的每条链上，每条下层金属图形2与相邻的上层金属图形1相互重叠排布，两者重叠区域为重叠区；每条通孔图形3交叉连接相邻的两条水平排布的链上的重叠区；且通孔图形3长度方向上的两端超出了与之相连的上层金属图形1和下层金属图形2的边缘；
[0041]请参阅图3，为本发明的一个较佳实施例的电学测试结构的版图的结构示意图，多条上金属层图形1构成呈“S”型连续环绕的链状，在水平排布的每条链上，每条下层金属图形2与相邻的上层金属图形1相互重叠排布，两者重叠区域为重叠区；每条通孔图形3交叉连接相邻的三条水平排布的链上的重叠区；且通孔图形3长度方向上的两端超出了与之相连的上层金属图形1和下层金属图形2的边缘；
[0042]请参阅图4，为本发明的一个较佳实施例的电学测试结构的版图的结构示意图，多条上金属层图形1构成呈多根叉指型交叉排布的链状，在水平排布的每条链上，每条下层金属图形2与相邻的上层金属图形1相互重叠排布，两者重叠区域为重叠区；每条通孔图形3交叉连接相邻的两条水平排布的链上的重叠区；且通孔图形3长度方向上的两端超出了与之相连的上层金属图形1和下层金属图形2的边缘；
[0043]请参阅图5，为本发明的一个较佳实施例的电学测试结构的版图的结构示意图，多条上金属层图形1构成呈多根叉指型交叉排布的链状，在水平排布的每条链上，每条下层金属图形2与相邻的上层金属图形1相互重叠排布，两者重叠区域为重叠区；每条通孔图形3交叉连接相邻的三条水平排布的链上的重叠区；且通孔图形3长度方向上的两端超出了与之相连的上层金属图形1和下层金属图形2的边缘。
[0044]需要说明的是，上层金属图形、下层金属图形和通孔图形分别位于三个掩膜版，将该三个掩膜版依次重叠起来，能够形成上述版图中的图形。上述图2-5中的上金属层图形和下金属层图形可以互换。
[0045]以下结合附图6-14以采用图4中所示版图为例对本发明的用于检测通孔电阻和漏电的电学测试结构的制备方法作进一步详细说明。其中，图6为本发明的一个较佳实施例的电学测试结构的制备方法的流程示意图，图7-13为本发明的一个较佳实施例的电学测试结构的制备过程的示意图。需说明的是，图7-13是各个制备过程中沿图2中的虚线截面示意图；附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
[0046]本实施例中，请参阅图6，用于监测通孔电阻和漏电的电学测试结构的制备方法，在一表面具有下介质层的半导体衬底上进行，其包括以下步骤:
[0047]步骤01:设计版图；本步骤中设计出如图4中所示的版图图形；其中，上层金属图形、下层金属图形和通孔图形分别位于各自的掩膜版中。
[0048]步骤02:请参阅图7，采用版图中的下层金属图形，在半导体衬底100表面的下介质层101中刻蚀出多条下层金属图案，并在多条下层金属图案中填充金属，以形成下层金属 102 ；
[0049]具体的，采用下层金属图形掩膜版，经光刻和刻蚀工艺如等离子体干法刻蚀工艺来刻蚀出多条下层金属图案；可以采用铜电镀法在下层金属图案中填充金属铜，从而在下介质层101中形成了下层金属102。
[0050]步骤03:请参阅图8，在完成步骤02的半导体衬底100上依次沉积上介质层103、刻蚀阻挡层104和硬掩膜层105 ;
[0051]具体的，可以但不限于采用化学气相沉积法来依次沉积上介质层103、刻蚀阻挡层104和硬掩膜层105。
[0052]步骤04:请参阅图9，采用版图中的上层金属图形，经光刻和刻蚀，在硬掩膜层105中形成多条上层金属图案；
[0053]具体的，采用上层金属图形掩膜版，经光刻和刻蚀工艺如等离子体干法刻蚀工艺来刻蚀出上层金属图案；这里，还可以包括首先对上层金属图形进行双重图形化拆分，然后再进行光刻和刻蚀。
[0054]步骤05:请参阅图10，在完成步骤04的半导体衬底100上涂覆光刻胶107 ;然后采用版图中的通孔图形，在光刻胶107中形成通孔图案；
[0055]具体的，在涂覆光刻胶之前先涂覆底部抗反射层106，如图10所示；然后，采用通孔图形掩膜版经曝光、显影等工序在光刻胶107中形成通孔图案。
[0056]步骤06:请参阅图11，通过刻蚀工艺，刻蚀刻蚀阻挡层104和上介质层103，并停止于上介质层103中，从而在部分上介质层中103形成目标通孔图案；
[0057]具体的，该步骤06包括:
[0058]首先，在底部抗反射层106中刻蚀出多条目标通孔图案；
[0059]然后，刻蚀刻蚀阻挡层104和上介质层103，并停止于上介质层103中；
[0060]这里，可以通过调节刻蚀工艺条件和参数，例如选择对底部抗反射层106和硬掩膜层105的刻蚀选择比大的，且对底部抗反射层106、刻蚀阻挡层104和上介质层103的刻蚀选择比接近的工艺气体，硬掩膜层105就可以起到掩膜作用，而不被刻蚀掉或刻蚀的极少；这样，底部抗反射层106刻蚀出光刻胶107中的通孔图案，而在刻蚀阻挡层104和上介质层103中刻蚀出硬掩膜层105中的上层金属图案，如图11所示。
[0061]之所以要停止于上介质层103中，而不继续刻蚀下去，是为了后续一次性刻蚀上层金属图案和通孔图形，获得符合深度要求的上层金属图案和通孔图形。
[0062]步骤07:请参阅图12，去除硬掩膜层105表面的残余光刻胶107 ；
[0063]具体的，本步骤07中，包括:去除硬掩膜层105表面的底部抗反射层106和残余光刻胶107。去除残余光刻胶107和底部抗反射层106的方法采用干法刻蚀工艺。
[0064]步骤08:请参阅图13，以硬掩膜层105为掩膜，继续向下刻蚀上介质层103直至暴露出下层金属102表面，从而在上介质层103中形成上层金属图案和目标通孔；
[0065]具体的，可以但不限于采用等离子体干法刻蚀工艺，这里可以沿用上述步骤06中的刻蚀气体继续刻蚀，也可以采用对上介质层103、刻蚀阻挡层104相对于硬掩膜层105、下层金属102的刻蚀选择比大的刻蚀气体，以避免对下层金属102的过刻蚀。
[0066]其中，目标通孔的尺寸由光刻胶107中的通孔图案与硬掩膜层104中的上层金属图案的重叠区域决定；
[0067]步骤09:请参阅图14，去除刻蚀阻挡层104和硬掩膜层105，然后向目标通孔中和上层金属图案中填充金属，以形成填充通孔和上层金属。
[0068]具体的，可以采用铜电镀填充铜金属，从而完成电学测试结构的制备。
[0069]如图15所示，本实施例中制备出的电学测试结构的俯视结构示意图，目标通孔203位于上层金属201和下层金属202的重叠区域；当对目标通孔203进行测试时，将上层金属201和下层金属202分别引出，将引出极分别于探针相连采用两端测试法进行测试。上、下层金属201、202的引出和测试过程为本领域技术人员可以知晓的，本发明对此不再赘述。
[0070]综上所述，本发明的用于检测通孔电阻和漏电的电学测试结构的制备方法，通过在设计版图时，将通孔图形与多条相邻的金属图形的重叠区相交叉连接，且通孔图形的尺寸大于目标通孔顶部的尺寸，使得后续在光刻胶中形成的通孔图案大于目标通孔图形尺寸，从而扩大了刻蚀工艺窗口，提高了光刻分辨率和光刻精度；并且，可以通过调节刻蚀气体及参数，使硬掩膜层的刻蚀速率相比于刻蚀阻挡层、下介质层较小，这样，能够以硬掩膜层为掩膜，将硬掩膜层中的上层金属图案刻蚀到刻蚀阻挡层和下介质层中，从而形成目标通孔图案，由此可见，目标通孔的尺寸由硬掩膜层中的上金属图案的尺寸和通孔尺寸共同来决定，而不是由光刻胶中的通孔图形的尺寸来决定，因此，无需对通孔图形进行拆分，就可以获得间距更小的目标通孔，光刻胶中的通孔图案起到了扩大工艺窗口、提高光刻分辨率的作用
[0071]虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
【权利要求】
1.一种用于检测通孔电阻和漏电的电学测试结构的制备方法，在一表面具有下介质层的半导体衬底上进行，其特征在于，包括: 步骤Ol:设计版图；所述版图包括:按一定间距排列的多条金属图形和与多条相邻的金属图形交叉连接的通孔图形；其中，每条所述金属图形由上层金属图形和下层金属图形构成；所述上层金属图形的端部和与之相邻的所述下层金属图形的端部重叠，以形成重叠区；所述通孔图形与多条相邻金属图形上的所述重叠区相连接，且所述通孔图形的尺寸大于目标通孔的尺寸； 步骤02:采用所述版图中的所述下层金属图形，在所述半导体衬底表面的下介质层中刻蚀出多条下层金属图案，并在所述多条下层金属图案中填充金属，以形成下层金属； 步骤03:在完成所述步骤02的半导体衬底上依次沉积上介质层、刻蚀阻挡层和硬掩膜层； 步骤04:采用所述版图中的所述上层金属图形，经光刻和刻蚀，在所述硬掩膜层中形成多条上层金属图案； 步骤05:在完成所述步骤04的半导体衬底上涂覆光刻胶；然后采用所述版图中的所述通孔图形，在所述光刻胶中形成所述通孔图案； 步骤06:通过刻蚀工艺，刻蚀所述刻蚀阻挡层和所述上介质层，并停止于所述上介质层中，从而在部分所述上介质层中形成目标通孔图案； 步骤07:去除所述硬掩膜层表面的残余光刻胶； 步骤08:以所述硬掩膜层为掩膜，继续向下刻蚀所述上介质层，直至暴露出所述下层金属表面，从而在所述上介质层中形成上层金属图案和所述目标通孔；其中，所述目标通孔的尺寸由所述光刻胶中的所述通孔图案与所述硬掩膜层中的所述上层金属图案的重叠区域决定； 步骤09:去除所述刻蚀阻挡层和所述硬掩膜层，然后向所述目标通孔中和所述上层金属图案中填充金属，以形成填充通孔和上层金属。
2.根据权利要求1所述的制备方法，其特征在于，所述步骤01中，所述上层金属图形为条状，所述下层金属图形为条状，所述通孔图形为条状，所述通孔图形长度方向上的两端超出与之相连的所述金属图形的边缘。
3.根据权利要求2所述的制备方法，其特征在于，多条所述上层金属图形或多条所述下层金属图形构成:呈“S”型连续环绕的链状。
4.根据权利要求2所述的制备方法，其特征在于，多条所述上层金属图形或多条所述下层金属图形构成:呈多根叉指型交叉排布的链状。
5.根据权利要求1所述的制备方法，其特征在于，所述步骤05中，在涂覆光刻胶之前，先在完成所述步骤04的半导体衬底上涂覆底部抗反射层。
6.根据权利要求5所述的制备方法，其特征在于，所述步骤06包括:首先，在所述底部抗反射层中刻蚀出所述多条通孔图案，然后，刻蚀所述刻蚀阻挡层和所述上介质层。
7.根据权利要求5所述的制备方法，其特征在于，所述步骤07还包括:去除所述硬掩膜层表面的所述底部抗反射层。
8.根据权利要求1-7任意一项所述的制备方法，其特征在于，所述步骤06、所述步骤08或所述步骤09中，采用等离子体干法刻蚀工艺。
9.根据权利要求1-7任意一项所述的制备方法，其特征在于，所述步骤07中，去除所述残余光刻胶采用干法刻蚀工艺。
10.根据权利要求1所述的制备方法，其特征在于，所述步骤02或所述步骤09中，所述填充金属采用铜电镀法。
【文档编号】H01L21/66GK104465446SQ201410852300
【公开日】2015年3月25日 申请日期:2014年12月30日 优先权日:2014年12月30日
【发明者】卢意飞 申请人:上海集成电路研发中心有限公司