半导体沟槽结构的制作方法
【专利摘要】本实用新型提供了一种半导体沟槽结构，所述半导体沟槽结构包括：半导体衬底；所述半导体衬底中形成有沟槽，所述沟槽的转折处均为圆弧形；所述沟槽及半导体衬底表面形成有氧化层。即得到了形貌良好、圆滑的沟槽，从而能够在此沟槽内得到厚度均匀的氧化层，改善了半导体器件的特性，保证半导体器件的稳定性和可靠性。
【专利说明】半导体沟槽结构
【技术领域】
[0001]本实用新型涉及集成电路制造【技术领域】，特别涉及一种半导体沟槽结构。
【背景技术】
[0002]功率器件可分为功率集成电路(IC)器件和功率分立器件两类，其中，功率分立器件又包括功率M0SFET、大功率晶体管和IGBT等器件。早期功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大功率、高性能成了半导体器件发展的趋势。但以平面工艺MOSFET器件为例，由于其本身体内JFET寄生电阻的限制，单个元胞的面积减小有限，这样就使增加原胞密度变得很困难，不能使平面工艺MOSFET的导通电阻RDSON进一步减小。沟槽工艺由于将沟槽从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小，在此基础上增加元胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标。
[0003]沟槽工艺常用于制作栅极、隔离技术等，甚至用于超结工艺中的P、N型掺杂。在上述具体应用中，通常沟槽工艺均包括如下过程，结合图1?图5，传统的沟槽工艺包括:
[0004]如图1所示，提供衬底10，并在所述衬底10上淀积介质层11 ;通常的，所述衬底10为N型〈100〉晶向衬底。
[0005]如图2所示，去除部分所述介质层11，形成第一窗口 12。
[0006]接着，如图3所示，刻蚀所述衬底10，去除介质层11，形成第二窗口 13。在此过程中，将形成多个夹角，具体的，第二窗口 13侧壁和衬底上表面之间形成夹角Θ I ;第二窗口13侧壁和第二窗口 13底壁之间形成夹角Θ 2;第二窗口 13底壁之间形成夹角Θ3。通常的，夹角Θ I的角度要求为90°?100° ;夹角Θ2和夹角Θ 3的角度均要求为钝角，即大于 90°。
[0007]接着，如图4所示，在所述第二窗口 13及衬底10表面进行修复层生长；接着去除生长的修复层，形成沟槽14。这层修复层通过对硅衬底执行氧化工艺而形成，其目的是修复刻蚀形成第二窗口 13时对槽形貌的损伤，常用温度为950°C?1000°C。由于衬底10是<100>晶向，而第二窗口 13侧壁是〈011〉晶向，根据半导体特性，<011>晶向生长氧化层的速率比〈100〉晶向要快。所以在相同的生长环境下，第二窗口 13侧壁的修复层生长较厚，从而导致第二窗口 13侧壁消耗硅的厚度多于衬底10上表面的厚度。由此，形成沟槽14后，将使得沟槽14侧壁和衬底上表面的夹角变小，形成锐角夹角Θ 4，即沟槽14顶部出现了明显的关起。
[0008]接着，如图5所示，在所述沟槽14及衬底10表面进行氧化层15生长。根据半导体膜层在平坦处易于生长、在尖锐/突起处不易于生长的特性，从而在拐角位置d2、d4、d6的氧化层15厚度小于平面处dl、d3、d5氧化层15厚度。也就是说，所形成的氧化层15非常的不平坦，即所形成的氧化层15的质量不高。
[0009]已知的，氧化层的质量将影响到后续所形成的栅极、隔离结构或者PN结的质量。例如，在栅极的制作中，氧化层(在栅极中通常称为栅氧层)的质量决定了 MOSFET器件的开启电压、栅源耐压等一系列基本参数，栅氧层的厚度均匀性是衡量栅氧耐压的重要因素，如果栅氧层的厚度不均匀，当栅极施加电压时，能量会先从栅氧层上厚度薄的区域击穿，从而使器件失效，并存在可靠性风险。
[0010]因此，如何优化沟槽形貌，以得到质量更佳的氧化层，成了本领域技术人员亟待解决的技术难题。
实用新型内容
[0011]本实用新型的目的在于提供一种半导体沟槽结构，以解决现有的沟槽形貌较差、顶部具有明显的突起，从而导致所形成的氧化层不平坦的问题。
[0012]为解决上述技术问题，本实用新型提供一种半导体沟槽结构，所述半导体沟槽结构包括:半导体衬底；所述半导体衬底中形成有沟槽，所述沟槽的转折处均为圆弧形；所述沟槽及半导体衬底表面形成有氧化层。
[0013]可选的，在所述的半导体沟槽结构中，所述半导体衬底为N型〈100〉晶向的半导体衬底。
[0014]可选的，在所述的半导体沟槽结构中，所述沟槽的深度为0.1微米?50微米。
[0015]在本实用新型提供的半导体沟槽结构中，所述沟槽的转折处均为圆弧形，即得到了形貌良好、圆滑的沟槽，从而能够在此沟槽内得到厚度均匀的氧化层，改善了半导体器件的特性，保证半导体器件的稳定性和可靠性。
【专利附图】
【附图说明】
[0016]图1?图5是传统的形成半导体沟槽结构的剖面示意图；
[0017]图6是本实用新型实施例的半导体沟槽结构的形成方法的流程示意图；
[0018]图7?图13是本实用新型实施例的形成半导体沟槽结构的剖面示意图；
[0019]图14是图11所示剖面示意图的局部放大图；
[0020]图15是图13所示剖面示意图的局部放大图。
【具体实施方式】
[0021]以下结合附图和具体实施例对本实用新型提出的半导体沟槽结构的形成方法作进一步详细说明。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
[0022]请参考图6，其为本实用新型实施例的半导体沟槽结构的形成方法的流程示意图。如图6所示，所述半导体沟槽结构的形成方法包括:
[0023]步骤S20:提供半导体衬底，并在所述半导体衬底上顺次形成第一介质层和第二介质层；
[0024]步骤S21:去除部分第二介质层，形成第一窗口 ；
[0025]步骤S22:执行氧化工艺，在所述第一窗口中形成鸟嘴结构；
[0026]步骤S23:刻蚀所述第一窗口中的鸟嘴结构及其下方的半导体衬底，形成第二窗π ；
[0027]步骤S24:去除所述第二介质层和第一介质层，形成第三窗口 ；
[0028]步骤S25:在所述第三窗口及半导体衬底表面进行修复层生长，接着去除生长的修复层，形成沟槽；
[0029]步骤S26:在所述沟槽及半导体衬底表面形成氧化层。
[0030]在本申请实施例中，所述第三窗口的侧壁与半导体衬底上表面之间、所述第三窗口的侧壁与侧壁之间、所述第三窗口的侧壁与底壁之间、以及所述第三窗口的底壁与底壁之间均具有夹角，且夹角均为钝角。所述沟槽的转折处均为圆弧形。
[0031]具体的，请参考图7?图15，其中，图7?图13是本实用新型实施例的形成半导体沟槽结构的剖面示意图；图14是图11所示剖面示意图的局部放大图；图15是图13所示剖面示意图的局部放大图。
[0032]如图7所示，提供半导体衬底30，并在所述半导体衬底30上顺次形成第一介质层31和第二介质层32。
[0033]在本申请实施例中，所述半导体衬底30可以是硅衬底、锗硅衬底、II1- V族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底。本实施例中采用的是硅衬底。更具体地，本实施例中采用的硅衬底是形成功率器件常用的N型〈100〉晶向的硅衬底。
[0034]在本申请实施例中，所述第一介质层31的材料为二氧化硅。进一步的，所述第一介质层31的厚度为10埃?1000埃，例如，所述第一介质层31的厚度为10埃、50埃、100埃、150埃、200埃、300埃、500埃、650埃、800埃或者1000埃。
[0035]在本申请实施例中，所述第二介质层32的材料为氮化硅、氮氧化硅和多晶硅中的一种或多种。具体的，当后续所形成的沟槽线宽的要求大于0.5微米时，第二介质层的材料优选为氮化硅，即第二介质层为氮化硅层。当后续所形成的沟槽线宽的要求小于等于0.5微米时，第二介质层的材料优选为多晶硅和氮化硅，具体的，第二介质层为多晶硅层和位于所述多晶硅层上的氮化硅层。通过第二介质层的材料优选为多晶硅和氮化硅，可使得后续所形成的鸟嘴结构的鸟嘴长度较小，从而可减少后续所形成的沟槽顶部线宽的损失，即易于得到线宽较小的沟槽。进一步的，所述第二介质层32的厚度为1000埃?5000埃，例如，所述第二介质层32的厚度为1000埃、1300埃、1800埃、2500埃、3000埃、3800埃、4200埃或者5000埃。
[0036]优选的，所述第二介质层32与第一介质层31的厚度比为3:1。特别的，当所述第二介质层32的材料为氮化硅时，所述第二介质层32与第一介质层31的厚度比设为3:1，能够更好地匹配/平衡膜层之间的应力。
[0037]接着，如图8所示，去除部分第二介质层32，形成第一窗口 33。具体的，可通过如下方法形成所述第一窗口 33:首先，在所述第二介质层32表面形成光刻胶；接着，对所述光刻胶执行光刻工艺，以使所述光刻胶暴露出部分第二介质层32 ;然后，对暴露出的部分第二介质层32执行刻蚀工艺，从而形成第一窗口 33 ;最后，可通过干法去胶加湿法去胶的方式去除剩余的光刻胶。
[0038]在本申请实施例中，由于仅去除了部分第二介质层32，而保留了第一介质层31，即在第一窗口 33中存在第一介质层31,由此可以避免在第一窗口 33的边沿第一介质层31和第二介质层32交接的区域存在颗粒沾污或者台阶差，从而提高了后续执行氧化工艺后所形成的鸟嘴结构的形貌。
[0039]接着，如图9所示，执行氧化工艺，在所述第一窗口 33中形成鸟嘴结构34。优选的，所述鸟嘴结构的厚度为500埃?10000埃，例如，所述鸟嘴结构的厚度为500埃、1500埃、2000 埃、3500 埃、5000 埃、6500 埃、8500 埃或者 10000 埃。
[0040]具体的，由于在第一窗口 33中没有第二介质层，因此，在执行氧化工艺时，将选择性的在第一窗口 33中进行氧化反应，形成鸟嘴结构34。进一步的，在执行氧化工艺时，在第一窗口 33中的第一介质层31和半导体衬底30的界面处，会有氧化气氛进入，且越往具有第二介质层32覆盖的方向氧化气氛越少,从而导致从第一窗口 33中的第一介质层31和半导体衬底30的界面处往具有第二介质层32覆盖的方向，氧化反应越来越弱，对应消耗的半导体衬底30从第一窗口 33中的第一介质层31和半导体衬底30的界面处往具有第二介质层32覆盖的方向逐渐减少，从而在第一窗口 33中形成业界称为“鸟嘴”的结构。
[0041]进一步的，在第一窗口 33中所形成的鸟嘴结构34的生长厚度越厚，则鸟嘴结构34的鸟嘴长度越长，从而后续形成沟槽顶部的角度越圆滑。此种情况适用于对于沟槽线宽要求不闻的广品。
[0042]此外，当选用的第二介质层32的材料为多晶硅和氮化硅(具体的，多晶硅层上覆盖氮化硅层)时，则可以有效减小鸟嘴结构34的鸟嘴长度，从而适用于对于沟槽线宽要求较闻的广品。
[0043]进一步的，当选用的第二介质层32的材料为氮化硅时，在相同的氧化工艺条件下，第二介质层32 (氮化硅)的厚度越厚，鸟嘴结构34的鸟嘴长度越小。但是，在此，优选的所述第二介质层32与第一介质层31的厚度比为3:1，从而能够更好地匹配/平衡膜层之间的应力。
[0044]接着，如图10所示，刻蚀所述鸟嘴结构34和半导体衬底30，形成第二窗口 35。具体的，刻蚀所述鸟嘴结构34和半导体衬底30，形成第二窗口 35包括:执行第一步刻蚀工艺，去除所述鸟嘴结构34 ;执行第二步刻蚀工艺，去除部分半导体衬底30。在本申请实施例中，第一步刻蚀工艺采用干法刻蚀工艺；优选的，该第一步刻蚀工艺采用过刻蚀工艺，即刻蚀过量。由此，能够避免第二步刻蚀时出现残留、毛刺等问题，从而提高所形成的半导体器件的质量。在本申请实施例中，第二步刻蚀工艺的刻蚀深度为0.1微米?50微米，其中，该第二步刻蚀工艺的刻蚀深度由所要形成的沟槽的深度决定。
[0045]接着，如图11所示，去除所述第二介质层32和第一介质层31，形成第三窗口 36。在此，所述第三窗口 36的侧壁与半导体衬底30上表面之间、所述第三窗口 36的侧壁与侧壁之间、所述第三窗口 36的侧壁与底壁之间、以及所述第三窗口 36的底壁与底壁之间均具有夹角，且夹角均为钝角。在本申请实施例中，可通过干法加湿法刻蚀工艺去除所述第二介质层32和第一介质层31,形成第三窗口 36。
[0046]具体的，请同时参考图11和图14，所述第三窗口 36的侧壁与半导体衬底30上表面之间具有夹角Θ 5、所述第三窗口 36的侧壁与侧壁之间具有夹角Θ 6、所述第三窗口 36的侧壁与底壁之间具有夹角Θ 7、以及所述第三窗口 36的底壁与底壁之间具有夹角Θ8，其中，夹角Θ5、夹角Θ6、夹角Θ7和夹角Θ 8均为钝角。
[0047]对比图11和图3可见，在本申请实施例中，由于形成了鸟嘴结构，所形成的第三窗口 36的顶部出现两个钝角，相较于图3中的直角结构，有效的改善了窗口的形貌。[0048]接着，请参考图12，在所述第三窗口 36及半导体衬底30表面进行修复层生长，接着去除生长的修复层，形成沟槽37。在此，所述沟槽37的转折处均为圆弧形。在本申请实施例中，通过高温氧化工艺形成所述修复层，由此所形成的修复层的材料为氧化物。优选的，所述高温氧化工艺的温度为1000°C?1200°C。高温可以使第三窗口 36的侧壁与半导体衬底30上表面之间的夹角、所述第三窗口 36的侧壁与侧壁之间的夹角、所述第三窗口 36的侧壁与底壁之间的夹角、以及所述第三窗口 36的底壁与底壁之间的夹角圆角化，且温度越高、时间越长圆角化的效果越好，即所形成的沟槽37的转折处的圆弧形更为圆滑。
[0049]进一步的，所述修复层的厚度为500埃?5000埃。所述修复层的厚度越厚，消耗的半导体衬底30的厚度也越厚，由此将会产生较大的线宽损失，因此，优选的，所述修复层的厚度为500埃?5000埃。具体的，可根据所要形成的半导体器件/产品的实际情况选择合适的工艺时间和修复层厚度。
[0050]在本申请实施例中，通过漂洗(即湿法工艺)去除所述修复层。请结合参考图14和图12，原有的夹角Θ5、夹角Θ6、夹角Θ7和夹角Θ 8处，均变成了圆弧形，由此使得沟槽37的形貌整体非常缓和，当施加电压和能量时，可以使整个沟槽非常理想的处于一个等势状态。
[0051]接着，请参考图13，在所述沟槽37及半导体衬底30表面形成氧化层38。在本申请实施例中，形成所述氧化层38的工艺温度优选为1050°C?1150°C。优选的，利用掺氯氧化物在所述沟槽37及半导体衬底30表面形成氧化层38，掺氯氧化物可以有效减少氧化层38中的可动离子，提高所述氧化层38的质量。
[0052]进一步的，对比图15和图5，其中，图15中d7、d8、d9、dlO、dll、dl2位置分别与图5中dl、d2、d3、d4、d5、d6位置对应，可以看出，在本申请实施例中，拐角处由于沟槽形貌的优化，使氧化层厚度均匀性得到明显提升，从而改善了半导体器件的特性，保证半导体器件的稳定性和可靠性。
[0053]请继续参考图13，可见通过上述半导体沟槽结构的形成方法将形成如下一半导体沟槽结构，其具体包括:半导体衬底30 ;所述半导体衬底30中形成有沟槽37 (可参考图12)，所述沟槽37的转折处均为圆弧形；所述沟槽37及半导体衬底30表面形成有氧化层38。进一步的，所述半导体衬底30为N型〈100〉晶向的半导体衬底。所述沟槽37的深度为0.1微米?50微米。
[0054]综上可见，在本申请实施例提供的半导体沟槽结构及其形成方法中，通过执行氧化工艺，在第一窗口中形成鸟嘴结构，由于所述鸟嘴结构的存在，将得到形貌良好、圆滑的沟槽，从而能够在此沟槽内得到厚度均匀的氧化层，改善了半导体器件的特性，保证半导体器件的稳定性和可靠性。
[0055]上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
【权利要求】
1.一种半导体沟槽结构，其特征在于，包括:半导体衬底；所述半导体衬底中形成有沟槽，所述沟槽的转折处均为圆弧形；所述沟槽及半导体衬底表面形成有氧化层。
2.如权利要求1所述的半导体沟槽结构，其特征在于，所述半导体衬底为N型〈100〉晶向的半导体衬底。
3.如权利要求1所述的半导体沟槽结构，其特征在于，所述沟槽的深度为0.1微米?50微米。
【文档编号】H01L21/762GK203733772SQ201420106256
【公开日】2014年7月23日 申请日期:2014年3月10日 优先权日:2014年3月10日
【发明者】杨彦涛, 季锋, 江宇雷, 赵金波, 刘琛, 桑雨果 申请人:杭州士兰集成电路有限公司