集成电路的电感衬底隔离结构的制作方法
【专利摘要】本实用新型提供一种集成电路的电感衬底隔离结构，包括：p型衬底；在所述p型衬底中形成的n型阱区，所述n型阱区包括多个n阱；在所述多个n阱中注入形成的多个p型有源区；覆盖在所述n型阱区上的多晶硅屏蔽层，所述多晶硅屏蔽层包括多条n型多晶硅，每条n型多晶硅覆盖在相邻两个n阱之间，并通过所述p型有源区间隔开；覆盖在所述多晶硅屏蔽层上的金属层，所述金属层为X型金属结构，所述X型金属结构设置在所述n型阱区的对角线位置；覆盖在所述金属层上的电感，所述电感的中心点与所述X型金属结构的中心点重合。本实用新型能有效降低电感对衬底的电磁损耗，减小电感与屏蔽层及衬底之间的耦合电容，提高电感的品质因数和工作频率。
【专利说明】集成电路的电感衬底隔离结构
【技术领域】
[0001]本实用新型涉及射频集成电路【技术领域】，特别是涉及一种集成电路的电感衬底隔离结构。
【背景技术】
[0002]射频集成电路中电感的品质因数也称Q值和电感的工作频率对射频电路的性能影响起到了至关重要，对电感衬底的隔离的好与坏会严重影响到电感的品质因数和工作频率，影响着部分射频电路的性能提高。现代集成电路中对电感衬底的隔离技术不断发展，出现了各种不同的衬底隔离技术，隔离效果也是各有千秋，近年来隔离技术也得到了长远提闻。
[0003]现代射频集成电路中，电感衬底隔离中有两种典型的隔离方案，第一种方案是用金属层接地作为屏蔽层；第二种方案是利用η阱接地或者η阱浮空作为屏蔽层。
[0004]现有技术中存在的缺陷有:电感对衬底的涡流效应不能得到有效的消除，造成电感对衬底的损耗过大，影响电感品质因数与工作频率。
实用新型内容
[0005]基于此，本实用新型提供一种集成电路的电感衬底隔离结构，能有效降低电感对衬底的电磁损耗，减小电感与屏蔽层及衬底之间的耦合电容，提高电感的品质因数和工作频率。
[0006]一种集成电路的电感衬底隔离结构，包括:
[0007]P型衬底；
[0008]在所述P型衬底中形成的η型阱区，所述η型阱区包括多个η阱；
[0009]在所述多个η阱中注入形成的多个P型有源区；其中，所述η型阱区为矩形，所述η型阱区的对角线将所述η型阱区划分为四个三角形区域，多个所述P型有源区之间等间距平行分布在每个三角形区域上；相对的两个三角形区域上的P型有源区的排列方向相同，相邻的两个三角形区域上的P型有源区的排列方向相互垂直；
[0010]覆盖在所述η型阱区上的多晶硅屏蔽层，所述多晶硅屏蔽层包括多条η型多晶硅，每条η型多晶硅覆盖在相邻两个η阱之间，并通过所述P型有源区间隔开；
[0011 ] 覆盖在所述多晶硅屏蔽层上的金属层，所述金属层为X型金属结构，所述X型金属结构设置在所述η型阱区的对角线位置；
[0012]覆盖在所述金属层上的电感，所述电感的中心点与所述X型金属结构的中心点重八口 ο
[0013]上述集成电路的电感衬底隔离结构，P型衬底中形成有η型阱区，在多个η阱中注入形成有多个P型有源区，多条η型多晶硅覆盖在相邻两个η阱之间，并通过所述P型有源区间隔开，从而形成反偏Pn结的屏蔽架构，能有效阻断电感对衬底的涡流作用；Χ型金属结构设置在所述η型阱区的对角线位置并覆盖在η型多晶硅上，将电流点汇聚到电感中心点并拉到低电位点，可有效减小电感对于连接金属的涡流作用；本实用新型的电感衬底隔离结构，能大大减少电感电磁作用对衬底的涡流效应，显著提高隔离效果，提高电感品质因数，稳定电感的工作频率，从而有效发挥集成电路的性能。
【专利附图】
【附图说明】
[0014]图1为本实用新型集成电路的电感衬底隔离结构在一实施例中的结构示意图。
[0015]图2为图1中P型衬底的结构示意图。
[0016]图3为图1中多晶硅屏蔽层的结构示意图。
[0017]图4为图1中P型衬底的剖面示意图。
[0018]图5为图1中多晶硅屏蔽层与金属层的结构示意图。
[0019]图6为本实用新型集成电路的电感衬底隔离结构在另一实施例中的电位连接示意图。
【具体实施方式】
[0020]下面结合实施例及附图对本实用新型作进一步详细说明，但本实用新型的实施方式不限于此。
[0021]如图1所示，是本实用新型集成电路的电感衬底隔离结构在一实施例中的结构示意图，包括:
[0022]P 型衬底 11;
[0023]在所述P型衬底11中形成的η型阱区，所述η型阱区包括多个η阱12 ;
[0024]在所述多个η阱12中注入形成的多个P型有源区13 ;其中，如图2所述为P型衬底的结构示意图，所述η型阱区为矩形，所述η型阱区的对角线将所述η型阱区划分为四个三角形区域(21?24)，多个所述P型有源区13之间等间距平行分布在每个三角形区域上；相对的两个三角形区域上的P型有源区13的排列方向相同，相邻的两个三角形区域上的P型有源区13的排列方向相互垂直；
[0025]覆盖在所述η型阱区上的多晶硅屏蔽层，如图3所示为多晶硅屏蔽层的结构示意图，如图4所不为P型衬底的首1J面不意图，所述多晶娃屏蔽层包括多条η型多晶娃14,每条η型多晶硅14覆盖在相邻两个η阱12之间，并通过所述ρ型有源区13间隔开；
[0026]覆盖在所述多晶硅屏蔽层上的金属层，如图5所示为多晶硅屏蔽层与金属层的结构示意图，所述金属层为X型金属结构15，所述X型金属结构15设置在所述η型阱区的对角线位置；
[0027]覆盖在所述金属层上的电感16，所述电感的中心点与所述X型金属结构15的中心点重合；
[0028]本实施例的电感衬底隔离结构基于P型衬底工艺，图1中的电感16是以八边螺旋电感为例进行说明，在实际设计中本实施例所指的电感可选用其他类型的电感，并且电感的匝数可按照实际设计需要而选择。
[0029]如图2所示，P型衬底11上注入形成η型阱区，所述η型阱区包括多个η阱12，在所述多个η阱12中注入形成的多个ρ型有源区13 ；
[0030]图2中，P型衬底11上的η型阱区为矩形，由其对角线可划分出四个三角形区域(21?24)，p型有源区13为长条形状，每个三角形区域上的多个P型有源区13之间等间距平行分布；相对的两个三角形区域上的P型有源区13的排列方向相同，相邻的两个三角形区域上的P型有源区13的排列方向相互垂直；如图2中，三角形区域21和三角形区域23中，P型有源区13的排列方向相同，三角形区域22和三角形区域24中P型有源区13的排列方向相同，但三角形区域22和24中P型有源区13的排列方向相互垂直；因此在电感下方具有四个各放置在左右上下四朝向的长条型梳状隔离带。η型阱区上采用P型注入，P型注入层区域在生产时生成P型有源区13，相邻的两个P型有源区13交替区域的P型衬底区域则为采用η型注入形成η阱，两者之间在互补金属氧化物半导体工艺中形成了双ρη结结构，能有效地阻断电感对于衬底的涡流作用。
[0031]如图3所示，是多晶硅屏蔽层的结构示意图，如图4所示，是所述P型衬底11的剖面示意图；结合图3和图4，多晶硅屏蔽层覆盖在衬底表面，包括多条η型多晶硅14，每条η型多晶硅14覆盖在相邻两个η阱12之间，并通过所述P型有源区13间隔开；
[0032]同图2所示的衬底中的P型有源区13的结构，多条η型多晶硅14覆盖在衬底上四个三角形区域上，每个三角形区域上的多条η型多晶硅14之间等间距平行分布；相对的两个三角形区域上的η型多晶硅14的排列方向相同，相邻的两个三角形区域上的η型多晶硅14的排列方向相互垂直，并且各条η型多晶硅14都不接触。
[0033]如图5所不,所述金属层为X型金属结构15,所述X型金属结构15设置在所述η型阱区的对角线位置；η阱12中各个P型有源区13是间隔开的，各条η型多晶硅14也是间隔开，在通过通孔将X型金属结构15设置在η型阱区对角线位置上后，X型金属结构15就可将所有P型有源区13和所有η型多晶硅14连接起来，从而形成连接作用。
[0034]在一较佳实施例中，如图4所示，所述P型衬底11连接至集成电路的低电位点，所述η阱12连接到集成电路的高电位点，所述P型有源区13和所述η型多晶硅14连接到集成电路的低电位点；
[0035]本实施例中，P型衬底I部分的电位接到VSS等低电位点，η阱12中的P型有源区13以及η型多晶硅层都可连接到VSS等低电位，η阱12连接到VDD等高电位，因此在η阱12和P型有源区13，以及η阱12和P型衬底11之间形成反偏的ρη结，反偏的ρη结结构能有效地阻断电感对于衬底的涡流作用。
[0036]传统技术中，有的方案采用了长条型的η阱作为隔离层对电感进行隔离，其隔离效果达不到预期要求。相对于传统技术方案，本实施例中，引入了双反偏ρη结作为隔离层，大大减少了电感电磁作用对衬底的涡流效应，有效提高隔离的效果，使电感品质参数达到最优从而使射频电路的性能得到有效发挥。其中，η阱交替连接处的上方覆盖有η型多晶硅作为电感屏蔽层，多晶硅屏蔽层和上方电感正交放置，使电感电磁感应作用对下方屏蔽层作用减到最小，有利于提高电感性能。
[0037]传统技术中常常使用金属层作为屏蔽层，相对于传统技术，本实施例中采用多晶硅作为屏蔽层，可以显著减少电感对于屏蔽层的耦合电容，而耦合电容会严重影响电感的工作频率，过大的耦合电容会使电感的工作频率减低，电路工作会受到严重影响。本实施例采用此设计结构可以把电感对于屏蔽层的耦合电容减到最小，结合上述的双反偏ρη结结构隔离技术，可以很大程度上减少电感对于衬底的电磁损耗，提高电感的品质因数，稳定电感的工作频率，最大程度发挥电感的性能，提高射频电路的性能。
[0038]如图6所述，是一较佳实施例中集成电路的电感衬底隔离结构的电位连接示意图，所述多晶硅屏蔽层可通过其中一条所述η型多晶硅12连接到所述集成电路的高电位占.
[0039]所述金属层还可包括一金属条，所述金属条的一端连接所述X型金属结构的中心点，另一端连接到集成电路的低电位点；
[0040]本实施例中，金属层还包括一金属条，金属条的一端设置在X型金属结构15的中心点，另一端连接到电感外部的VSS低电位点，用于连接外部低电位的金属条可以放置在电感区域四边的中心点，如标识图A、B、C、D四处位置点；由于X型金属结构15覆盖在η型多晶娃14上,η型多晶娃14覆盖在两个η讲12之上，因此所有η型多晶娃14和η讲中的P型有源区12都可连接到X型金属结构15，通过X型金属结构15将电流点汇聚到电感中心点，从而将电位拉到低电位点；相对于传统技术方案，本实施例中，由于电感对于连接金属是有电磁作用的，从电感中心点将电位拉到电感外部，会有效减小电感对于连接金属的涡流作用。
[0041]在一较佳实施例中，所述η型阱区的中心点通过电导体介质连接到集成电路的高电位点；
[0042]电感16下方的η阱12的电位，可在η型阱区的中心点通过通孔，采用电导体介质直接连接到外电路的高电位点；所述通孔，是指穿过各种介质层从某一金属层到毗邻的另一金属层形成电通路的开口 ；本实施例的电导体介质可以是多晶硅或者金属层如铝或者铜，电导体介质可根据实际需要，选择符合工艺要求的最小宽度。
[0043]传统技术方案中会把衬底接触放置在电感对角区域或者是在电感四边的其中任一位置。相对于传统技术方案，本实施例将η阱电位接触点放置在中心点，可让电位更均匀的分布于η阱区域，使得隔离效果更好，而且可使双反偏ρη结的隔离端η极电位有效达到VDD等高电位，使反偏ρη结正常工作，从而提升电感对衬底的隔离效果。
[0044]如图6所示，区域3(图6中虚线框3)示出了金属层及多晶硅屏蔽层与η型阱区的电位连接，该连接点图中是在A位置点，可选择该图中B、C和D四个位置点，即η型阱区四条边的中点位置，连接到外电路高电位的电导体介质可为集成电路中的其他金属层。
[0045]如图6所示，电感衬底隔离结构还可包括在所述P型衬底上注入形成的在所述电感外围的第一隔离环17，以及在所述ρ型衬底上注入η型掺杂形成的在所述第一隔离环外围的第二隔离环18 ;所述第一隔离环17连接到集成电路的低电位点；所述第二隔离环18连接到集成电路的高电位点；
[0046]本实施例中，在电感区域的外圈采用了双隔离环的结构来对电感进行隔离。两个隔离环中，第一隔离环17位于里圈，可通过通孔和注入工艺在P型衬底上做衬底接触，其电位点连接到外电路的低电位；第二隔离环18位于外圈，可先在ρ型衬底上进行η型掺杂，然后在此区域通过通孔和注入工艺做成η型衬底接触，其电位点连接到外电路的高电位。隔离环的宽度跟按照实际需要而设置，比如可以是5um或者更大，隔离环与电感区域的距离可以按照实际需要而适当增减。
[0047]如图6的区域4(图6中虚线框4所示区域)所示，两圈隔离环可以适当做切断处理，第一隔离环17可具有一切断开口，第二隔离环18也可具有一切断开口，也即是两个隔离环没有完全闭合；如图6所示，切断开口依次可为注入层、有源层和金属层，可防止电感对两外圈接触环产生涡流损耗，该切断开口可以在电感区域的四个方向，也可以在四个方向中的其中任何位置。传统技术方案中，有的方案将电感裸露于芯片中，没有采用任何隔离设计；相对于传统技术，本技术方案中两个隔离换可以将电感和电感以外的环境彻底隔离开,可以防止电感和电感外圈电路的相互影响，改善电感和外圈电路的性能,使射频电路的设计与制造达到最优化。
[0048]本实用新型集成电路的电感衬底隔离结构，P型衬底中形成的η型阱区，在多个η阱中注入形成的多个P型有源区，多条η型多晶硅覆盖在相邻两个η阱之间，并通过所述P型有源区间隔开，从而形成反偏ρη结的屏蔽架构，能有效阻断电感对衬底的涡流作用；Χ型金属结构设置在所述η型阱区的对角线位置并覆盖在η型多晶硅上，将电流点汇聚到电感中心点并拉到低电位点，可有效减小电感对于连接金属的涡流作用；本实用新型的电感衬底隔离结构，能大大减少电感电磁作用对衬底的涡流效应，显著提高隔离效果，提高电感品质因数，稳定电感的工作频率，从而有效发挥集成电路的性能。
[0049]以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。
【权利要求】
1.一种集成电路的电感衬底隔离结构，其特征在于，包括: P型衬底； 在所述P型衬底中形成的η型阱区，所述η型阱区包括多个η阱； 在所述多个η阱中注入形成的多个P型有源区；其中，所述η型阱区为矩形，所述η型阱区的对角线将所述η型阱区划分为四个三角形区域，多个所述P型有源区之间等间距平行分布在每个三角形区域上；相对的两个三角形区域上的P型有源区的排列方向相同，相邻的两个三角形区域上的P型有源区的排列方向相互垂直； 覆盖在所述η型阱区上的多晶硅屏蔽层，所述多晶硅屏蔽层包括多条η型多晶硅，每条η型多晶硅覆盖在相邻两个η阱之间，并通过所述P型有源区间隔开； 覆盖在所述多晶硅屏蔽层上的金属层，所述金属层为X型金属结构，所述X型金属结构设置在所述η型阱区的对角线位置； 覆盖在所述金属层上的电感，所述电感的中心点与所述X型金属结构的中心点重合。
2.根据权利要求1所述的集成电路的电感衬底隔离结构，其特征在于，所述P型衬底连接至集成电路的低电位点，所述η阱连接到集成电路的高电位点，所述P型有源区和所述η型多晶硅连接到集成电路的低电位点。
3.根据权利要求1所述的集成电路的电感衬底隔离结构，其特征在于，所述金属层还包括一金属条，所述金属条的一端连接所述X型金属结构的中心点，另一端连接到集成电路的低电位点。
4.根据权利要求1所述的集成电路的电感衬底隔离结构，其特征在于，所述多晶硅屏蔽层通过其中一条所述η型多晶硅连接到所述集成电路的高电位点。
5.根据权利要求1所述的集成电路的电感衬底隔离结构，其特征在于，所述η型阱区的中心点通过电导体介质连接到集成电路的高电位点。
6.根据权利要求1所述的集成电路的电感衬底隔离结构，其特征在于，还包括在所述P型衬底上注入形成的在所述电感外围的第一隔离环，以及在所述P型衬底上注入η型掺杂形成的在所述第一隔离环外围的第二隔离环；所述第一隔离环连接到集成电路的低电位点；所述第二隔离环连接到集成电路的高电位点。
7.根据权利要求6所述的集成电路的电感衬底隔离结构，其特征在于，所述第一隔离环具有一切断开口。
8.根据权利要求6所述的集成电路的电感衬底隔离结构，其特征在于，所述第二隔离环具有一切断开口。
【文档编号】H01L23/522GK203967076SQ201420353516
【公开日】2014年11月26日 申请日期:2014年6月26日 优先权日:2014年6月26日
【发明者】刘志坚 申请人:珠海市杰理科技有限公司