沟槽肖特基半导体器件的制作方法
【专利摘要】本实用新型公开一种沟槽肖特基半导体器件，其沟槽四壁均具有第一二氧化硅氧化层，一第一导电多晶硅体嵌入沟槽中间处，2个第二导电多晶硅体分别嵌入沟槽边缘处，且第一多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层；第一导电多晶硅体位于单晶硅外延层的深度大于所述第二导电多晶硅体位于单晶硅外延层的深度，且第一导电多晶硅体底部与沟槽底部之间的距离小于第二导电多晶硅体底部与沟槽底部之间的距离；位于单晶硅外延层内的上部区域且位于所述沟槽上部外侧四周具有第二导电类型掺杂区。本实用新型改善了器件的可靠性，电势线密度将在沟槽的顶部降低，且器件正向压降和器件损耗均得到了减小，且保护了器件表面的肖特基势垒，进一步降低了器件的漏电流。
【专利说明】
沟槽肖特基半导体器件
【技术领域】
[0001]本实用新型涉及半导体器件，特别涉及一种沟槽肖特基半导体器件。
【背景技术】
[0002]肖特基势垒二极管是利用金属与半导体接触形成的金属一半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由位于下方的高掺杂浓度的N +衬底和位于上方的低掺杂浓度的N —外延生长层构成，高掺杂浓度的N +衬底底面沉积下金属层形成欧姆接触，构成肖特基势垒二极管的阴极；低掺杂浓度的N—外延生长层顶面沉积上金属层形成肖特基势垒接触，构成肖特基势垒二极管的阳极。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，与PN结二极管相比，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。针对上述问题，沟槽式肖特基势垒二极管整流器件被发明出来，其具有低正向导通开启电压的同时，克服了上述平面型肖特基二极管的缺点。
[0003]肖特基二极管作为一种常规的整流器件已被大家熟知，其用于开关式电源及其它高速电开关式设备，传统的肖特基二极管反向阻断电压低，反向漏电流大，而沟槽型肖特基二极管整流器件可以很好的解决此问题。为此，如何克服上述不足，并进一步优化肖特基势垒二极管整流器件性能和提高器件可靠性是本实用新型研究的课题。
【发明内容】
[0004]本实用新型目的是提供一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件改善了器件的可靠性，电势线密度将在沟槽的顶部降低，且器件正向压降和器件损耗均得到了减小，且在器件反向关断时，第二导电类型区域耗尽夹断，保护了器件表面的肖特基势垒，进一步降低了器件的漏电流。
[0005]为达到上述目的，本实用新型采用的技术方案是:一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞并联构成，所述肖特基势垒单胞包括硅片，位于所述硅片背面的下金属层，位于所述硅片正面的上金属层，所述硅片下部与所述下金属层连接的第一导电类型重掺杂的单晶硅衬底，所述硅片上部与上金属层连接的第一导电类型轻掺杂的单晶硅外延层，位于所述单晶硅外延层上部并开口于所述单晶硅外延层上表面的沟槽，所述沟槽四壁均具有第一二氧化娃氧化层，一第一导电多晶娃体嵌入所述沟槽中间处，2个第二导电多晶硅体分别嵌入所述沟槽边缘处且位于第一导电多晶硅体两侧，位于第一导电多晶硅体中下部的第一多晶硅中下部位于沟槽内，位于第二导电多晶硅体中下部的第二多晶硅中下部位于沟槽内，所述第一多晶硅中下部、第二多晶硅中下部和单晶娃外延层之间设有第一二氧化娃氧化层；
[0006]位于第一导电多晶娃体上部的第一多晶娃上部位于上金属层内，且第一多晶娃上部四周与上金属层之间设有第二二氧化硅氧化层，位于第二导电多晶硅体上部的第二多晶硅上部位于上金属层内，且第二多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层；
[0007]所述第一导电多晶硅体位于单晶硅外延层的深度大于所述第二导电多晶硅体位于单晶硅外延层的深度，且第一导电多晶硅体底部与沟槽底部之间的距离小于第二导电多晶硅体底部与沟槽底部之间的距离；
[0008]位于单晶硅外延层内的上部区域且位于所述沟槽上部外侧四周具有第二导电类型掺杂区，第二导电类型掺杂区与单晶硅外延层的接触面为弧形面，所述第二导电类型掺杂区位于单晶硅外延层的深度小于第二导电多晶硅体位于单晶硅外延层的深度。
[0009]上述技术方案中进一步改进的技术方案如下:
[0010]1、上述方案中，所述第一导电多晶娃体中第一多晶娃上部与第一多晶娃中下部的高度比为1:5?7。
[0011]2、上述方案中，所述第二导电多晶硅体中第二多晶硅上部与第二多晶硅中下部的高度比为1:2?3。
[0012]3、上述方案中，所述第一导电多晶硅体与第二导电多晶硅体的高度比为1:2?3.5:1。
[0013]4、上述方案中，所述第二导电类型掺杂区的深度与第二导电多晶硅体的深度比为
2.5:10
[0014]由于上述技术方案运用，本实用新型与现有技术相比具有下列优点和效果:
[0015]1、本实用新型沟槽肖特基半导体器件，其沟槽四壁均具有第一二氧化硅氧化层，一第一导电多晶硅体嵌入所述沟槽中间处，2个第二导电多晶硅体分别嵌入所述沟槽边缘处且位于第一导电多晶娃体两侧，位于第一导电多晶娃体中下部的第一多晶娃中下部位于沟槽内，位于第二导电多晶硅体中下部的第二多晶硅中下部位于沟槽内，所述第一多晶硅中下部、第二多晶娃中下部和单晶娃外延层之间设有第一二氧化娃氧化层，位于第一导电多晶硅体上部的第一多晶硅上部位于上金属层内，且第一多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，位于第二导电多晶硅体上部的第二多晶硅上部位于上金属层内，且第二多晶硅，改善了器件的可靠性，同时由于第二二氧化硅氧化层的存在，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电。
[0016]2.本实用新型沟槽肖特基半导体器件，其进一步包括位于单晶硅外延层内的上部区域且位于所述沟槽上部外侧四周具有第二导电类型掺杂区，第二导电类型掺杂区与单晶硅外延层的接触面为弧形面，所述第二导电类型掺杂区位于单晶硅外延层的深度小于第二导电多晶硅体位于单晶硅外延层的深度，有源区面积得到了适当增加，器件正向压降和器件损耗均得到了减小，且在器件反向关断时，第二导电类型区域耗尽夹断，保护了器件表面的肖特基势垒，器件漏电流降低。
【专利附图】
【附图说明】
[0017]附图1为本实用新型沟槽肖特基半导体器件截面结构示意图。
[0018]以上附图中，1、肖特基势垒单胞；2、硅片；3、下金属层；4、上金属层；5、单晶硅衬底；6、单晶娃外延层；7、沟槽；8、第一二氧化娃氧化层；9、第一导电多晶娃体；91、第一多晶硅中下部；92、第一多晶硅上部；10、第二二氧化硅氧化层；11、第二导电多晶硅体；111、第二多晶硅中下部；112、第二多晶硅上部；12、第二导电类型掺杂区。
【具体实施方式】
[0019]下面结合附图及实施例对本实用新型作进一步描述:
[0020]实施例:一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞I并联构成，所述肖特基势垒单胞I包括硅片2，位于所述硅片2背面的下金属层3，位于所述硅片2正面的上金属层4，所述硅片2下部与所述下金属层3连接的第一导电类型重掺杂的单晶硅衬底5，所述硅片2上部与上金属层4连接的第一导电类型轻掺杂的单晶娃外延层6,位于所述单晶娃外延层6上部并开口于所述单晶娃外延层6上表面的沟槽7，所述沟槽7四壁均具有第一二氧化娃氧化层8, —第一导电多晶娃体9嵌入所述沟槽7中间处，2个第二导电多晶硅体11分别嵌入所述沟槽7边缘处且位于第一导电多晶娃体9两侧,位于第一导电多晶娃体9中下部的第一多晶娃中下部91位于沟槽7内，位于第二导电多晶硅体11中下部的第二多晶硅中下部111位于沟槽7内，所述第一多晶硅中下部91、第二多晶硅中下部111和单晶硅外延层6之间设有第一二氧化硅氧化层8 ；
[0021]位于第一导电多晶娃体9上部的第一多晶娃上部92位于上金属层4内，且第一多晶硅上部92四周与上金属层4之间设有第二二氧化硅氧化层10，位于第二导电多晶硅体11上部的第二多晶硅上部112位于上金属层4内，且第二多晶硅上部112四周与上金属层4之间设有第二二氧化硅氧化层10 ；
[0022]所述第一导电多晶硅体9位于单晶硅外延层6的深度dl大于所述第二导电多晶硅体11位于单晶硅外延层6的深度d2，且第一导电多晶硅体9底部与沟槽7底部之间的距离小于第二导电多晶硅体11底部与沟槽7底部之间的距离；
[0023]位于单晶硅外延层6内的上部区域且位于所述沟槽7上部外侧四周具有第二导电类型掺杂区12，第二导电类型掺杂区12与单晶硅外延层6的接触面为弧形面，所述第二导电类型掺杂区12位于单晶硅外延层6的深度小于第二导电多晶硅体11位于单晶硅外延层6的深度。
[0024]上述第一导电多晶硅体9中第一多晶硅上部92与第一多晶硅中下部91的高度比为 1:6。
[0025]上述第二导电多晶硅体11中第二多晶硅上部112与第二多晶硅中下部112的高度比为1:2.5。
[0026]上述第一导电多晶硅体9与第二导电多晶硅体11的高度比为3:1。
[0027]上述第二导电类型掺杂区12的深度与第二导电多晶硅体11的深度比为2.5:10。
[0028]上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
【权利要求】
1.一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞(I)并联构成，所述肖特基势垒单胞(I)包括硅片(2 )，位于所述硅片(2 )背面的下金属层(3)，位于所述硅片(2)正面的上金属层(4)，所述硅片(2)下部与所述下金属层(3)连接的第一导电类型重掺杂的单晶硅衬底(5)，所述硅片(2)上部与上金属层(4)连接的第一导电类型轻掺杂的单晶娃外延层(6),位于所述单晶娃外延层(6)上部并开口于所述单晶硅外延层(6)上表面的沟槽(7)，其特征在于:所述沟槽(7)四壁均具有第一二氧化硅氧化层(8), —第一导电多晶娃体(9)嵌入所述沟槽(7)中间处,2个第二导电多晶娃体(11)分别嵌入所述沟槽(7)边缘处且位于第一导电多晶硅体(9)两侧，位于第一导电多晶硅体(9)中下部的第一多晶硅中下部(91)位于沟槽(7)内，位于第二导电多晶硅体(11)中下部的第二多晶硅中下部(111)位于沟槽(7)内，所述第一多晶硅中下部(91)、第二多晶硅中下部(111)和单晶硅外延层(6)之间设有第一二氧化硅氧化层(8); 位于第一导电多晶娃体(9)上部的第一多晶娃上部(92)位于上金属层(4)内，且第一多晶硅上部(92)四周与上金属层(4)之间设有第二二氧化硅氧化层(10)，位于第二导电多晶硅体(11)上部的第二多晶硅上部(112)位于上金属层(4)内，且第二多晶硅上部(112)四周与上金属层(4)之间设有第二二氧化硅氧化层(10); 所述第一导电多晶硅体(9)位于单晶硅外延层(6)的深度(dl)大于所述第二导电多晶硅体(11)位于单晶硅外延层(6 )的深度(d2 )，且第一导电多晶硅体(9 )底部与沟槽(7 )底部之间的距离小于第二导电多晶硅体(11)底部与沟槽(7)底部之间的距离； 位于单晶硅外延层(6)内的上部区域且位于所述沟槽(7)上部外侧四周具有第二导电类型掺杂区(12)，第二导电类型掺杂区(12)与单晶硅外延层(6)的接触面为弧形面，所述第二导电类型掺杂区(12 )位于单晶硅外延层(6 )的深度小于第二导电多晶硅体(11)位于单晶硅外延层(6)的深度。
2.根据权利要求1所述的沟槽肖特基半导体器件，其特征在于:所述第一导电多晶硅体(9)中第一多晶硅上部(92)与第一多晶硅中下部(91)的高度比为1:5?7。
3.根据权利要求1所述的沟槽肖特基半导体器件，其特征在于:所述第二导电多晶硅体(11)中第二多晶硅上部(112)与第二多晶硅中下部(111)的高度比为1:2?3。
4.根据权利要求1所述的沟槽肖特基半导体器件，其特征在于:所述第一导电多晶硅体(9)与第二导电多晶硅体(11)的高度比为2?3.5:1。
5.根据权利要求1所述的沟槽肖特基半导体器件，其特征在于:所述第二导电类型掺杂区(12)的深度与第二导电多晶硅体(11)的深度比为2?3 =10
【文档编号】H01L29/872GK203983293SQ201420384843
【公开日】2014年12月3日 申请日期:2014年7月11日 优先权日:2014年7月11日
【发明者】徐吉程, 毛振东, 薛璐 申请人:苏州硅能半导体科技股份有限公司