半导体器件及半导体器件的制造方法与流程

本发明涉及半导体器件及半导体器件的制造方法，例如本发明适用于使用了氮化物半导体的半导体器件及其制造方法。

背景技术：

近年来，使用了带隙比Si还大的III-V族化合物的半导体器件受到关注。其中，使用了氮化镓(GaN)等氮化物半导体的半导体器件具有以高速且低损失进行工作的特性。另外，对于使用了氮化镓系的氮化物半导体的功率MISFET(Metal Insulator Semiconductor Field Effect Transistor)而言，其可进行常关(normally off)动作，并且正在进行对其的开发。

例如，在下面的非专利文献1中，公开了具有由Al₂O₃形成的栅极绝缘膜的GaN FET。

[现有技术文献]

[非专利文献]

[非专利文献1]IEDM 2009,p.153-156A Normally-off GaN FET with High Threshold Voltage Uniformity Using A Novel Piezo Neutralization Technique

技术实现要素：

发明所要解决的课题

本发明人从事于使用了上述氮化物半导体的半导体器件的研发，对于常关型的半导体器件的特性提高，进行了潜心研究。在该过程中，发现对于使用了氮化物半导体的半导体器件及半导体器件的制造方法而言，还有改善的余地。

从本说明书的描述及附图，可以清楚其他问题和新颖的特征。

用于解决课题的手段

在本申请中公开的实施方式之中，对代表性的实施方式进行说明如下。

本申请中公开的一个实施方式所示的半导体器件具有在氮化物半导体层上隔着栅极绝缘膜而形成的栅电极，栅极绝缘膜具有：在氮化物半导体层上形成的第1金属的氧化膜，和在第1金属的氧化膜上形成的第2金属的氧化膜。并且，第1金属与构成上述氮化物半导体层的元素不同，第2金属比第1金属的电负性低。

本申请中公开的一个实施方式所示的半导体器件的制造方法为，在氮化物半导体层上堆积第1金属的氧化膜，在其上形成第2金属的氧化膜，进一步在其上形成栅电极。另外，具有对第2金属的氧化膜进行热处理的工序。并且，第2金属比第1金属的电负性低。

发明的效果

根据本申请中公开的、以下所示的代表性的实施方式所示的半导体器件，可提高半导体器件的特性。

根据本申请中公开的、以下所示的代表性的实施方式所示的半导体器件的制造方法，可制造特性良好的半导体器件。

附图说明

[图1]为示出实施方式1的半导体器件的构成的截面图。

[图2]为示出实施方式1的比较例1的半导体器件的构成的截面图。

[图3]为示出热处理前后的氧化铝膜的电容-电压特性的曲线图。

[图4]为示出实施方式1的栅极绝缘膜的电容-电压特性的曲线图。

[图5]为示出实施方式1的比较例3的半导体器件的构成的截面图。

[图6]为示出实施方式1的半导体器件的制造工序的截面图。

[图7]为示出实施方式1的半导体器件的制造工序的截面图，并且是示出与图6接续的制造工序的截面图。

[图8]为示出实施方式1的半导体器件的制造工序的截面图，并且是示出与图7接续的制造工序的截面图。

[图9]为示出实施方式1的半导体器件的制造工序的截面图，并且是示出与图8接续的制造工序的截面图。

[图10]为示出实施方式1的半导体器件的其他构成的截面图。

[图11]为示出实施方式1的半导体器件的特征性构成的截面图。

[图12]为示出实施方式2的半导体器件的构成的截面图。

[图13]为示出实施方式3的半导体器件的构成的截面图。

[图14]为示出实施方式3的半导体器件的制造工序的截面图。

[图15]为示出实施方式3的半导体器件的制造工序的截面图，并且是示出与图14接续的制造工序的截面图。

[图16]为示出实施方式3的半导体器件的制造工序的截面图，并且是示出与图15接续的制造工序的截面图。

[图17]为示出实施方式3的半导体器件的制造工序的截面图，并且是示出与图16接续的制造工序的截面图。

[图18]为示出实施方式3的半导体器件的制造工序的截面图，并且是示出与图17接续的制造工序的截面图。

[图19]为示出实施方式3的半导体器件的制造工序的截面图，并且是示出与图18接续的制造工序的截面图。

[图20]为示出实施方式3的半导体器件的制造工序的截面图，并且是示出与图19接续的制造工序的截面图。

[图21]为示出实施方式3的半导体器件的制造工序的截面图，并且是示出与图20接续的制造工序的截面图。

[图22]为示出实施方式3的半导体器件的制造工序的截面图，并且是示出与图21接续的制造工序的截面图。

[图23]为示出实施方式3的半导体器件的制造工序的截面图，并且是示出与图22接续的制造工序的截面图。

[图24]为示出实施方式3的半导体器件的构成的俯视图的一个例子。

[图25]为示出实施方式4的半导体器件的构成的截面图。

具体实施方式

在以下实施方式中，为了方便，在必要时分割成多个部分或实施方式来说明，但除了特别明示的情况之外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部的变形例、应用例、详细说明、补充说明等关系。另外，在以下实施方式中，提到要素的数等(包括个数、数值、量、范围等)时，除了特别明示的情况以及在原理上明确限定为特定数的情况等之外，均不限定于该特定数，可以是特定数以上也可以是特定数以下。

而且，在以下实施方式中，除了特别明示的情况以及被认为原理上明确是必须的情况等之外，其构成要素(还包括要素步骤等)并非一定是必须的。相同地，在以下实施方式中，涉及到构成要素等的形状、位置关系等时，除了特别明示的情况和认为原理上明确不成立的情况等之外，包括实质上与该形状等近似或类似的情况等。在这点上，对于上述数等(包括个数、数值、量、范围等)也是同样的。

以下，基于附图对实施方式进行详细说明。需要说明的是，用于说明实施方式的全部附图中，对具有同一功能的部件标注同一或相关联的符号，省略对其的重复说明。另外，在存在多个类似的部件(部位)的情况下，有时对总称的符号追加记号从而表示个别或特定的部位。另外，在以下实施方式中，除非特别必要，否则原则上对同一或同样的部分不进行重复说明。

另外，在实施方式所使用的附图中，也存在为了易于观察附图而在剖视图中也省略了剖面线的情况。另外，也存在为了易于观察附图而在俯视图中也标注了剖面线的情况。

另外，在截面图及俯视图中，各部位的大小并非与实际器件相对应的尺寸，有时为了易于理解附图，而将特定的部位相对放大。另外，即便在截面图和俯视图相对应的情况下，有时为了易于理解附图，而将特定的部位相对放大。

(实施方式1)

以下，一边参照附图一边对本实施方式的半导体器件进行详细说明。

[结构说明]

图1为示出本实施方式的半导体器件的构成的截面图。图1所示的半导体器件为使用了氮化物半导体的MIS(Metal Insulator Semiconductor)型的场效应晶体管(FET；Field Effect Transistor)。

如图1所示，在本实施方式的半导体器件中，在由氮化物半导体形成的沟道层CH上具有隔着栅极绝缘膜GI而配置的栅电极GE。这里，栅极绝缘膜GI具有在沟道层CH上形成的第1栅极绝缘膜GIa、和在第1栅极绝缘膜GIa上形成的第2栅极绝缘膜GIb。第1栅极绝缘膜GIa由第1金属的氧化物形成。第2栅极绝缘膜GIb由第2金属的氧化物形成。并且，第2金属的电负性比第1金属的电负性低。

另外，第1栅极绝缘膜GIa不是将沟道层(氮化物半导体)CH热氧化而形成的膜，而是由所谓的堆积法(沉积法)形成的膜。

另外，第1栅极绝缘膜GIa比第2栅极绝缘膜GIb厚。换言之，第1栅极绝缘膜GIa的膜厚比第2栅极绝缘膜GIb的膜厚更大。

第1金属例如为铝(Al)。此时，第1金属的氧化物成为氧化铝(Al₂O₃)。

第2金属为选自由Hf、Zr、Ta、Ti、Nb、La、Y、Mg的组中的1种以上的元素。此时，第2金属的氧化物例如成为氧化铪(HfO₂)、氧化锆(ZrO)、氧化钽(Ta₂O₅)、氧化钛(TiO₂)、氧化铌(Nb₂O₅)、氧化镧(La₂O₃)、氧化钇(Y₂O₃)、氧化镁(MgO)。第2金属与氧的组成比不限于上述的组成比。另外，作为第2金属，也可以含有2种以上的元素。此时，成为2种金属与氧的化合物。但是，此时，2种以上的元素均应比第1金属的电负性低。另外，第2金属的氧化物不含第1金属或比第1金属的电负性低的金属元素。但是，有时作为杂质水平的金属(例如，0.01％以下的金属)，含有第1金属或比第1金属的电负性低的金属元素。

像这样，在本实施方式中，作为栅极绝缘膜GI，将电负性不同的第1金属及第2金属各自的氧化物层叠使用，且在上层配置了电负性低的第2金属的氧化膜，因此，能够使阈值电压(Vth)向正方向偏移。并且，通过调整偏移量，能够使阈值电压(Vth)为正(Vth>0)。

例如，如图2的比较例1所示，作为栅极绝缘膜GI而以单层使用氧化铝膜时，阈值电压(Vth)为负(Vth<0)。若阈值电压(Vth)为负(Vth<0)，则成为常开(normally on)状态。图2为示出本实施方式的比较例1的半导体器件的构成的截面图。

即，当在氮化物半导体层(例如，GaN层)上经堆积法形成氧化铝膜时，膜中的陷阱密度有变高的倾向。像这样，若膜中的陷阱密度变高，则如图3所示，电容-电压特性(C-V特性)的迟滞(hysteresis)变大(参照图3的曲线图(a))。因此，在氧化铝形成后，进行热处理(后退火)从而减少陷阱。

然而，根据本发明人等的研究，就电容-电压特性而言获得了如下结果。图3为示出热处理(后退火)前后的氧化铝膜的电容-电压特性的曲线图。纵轴表示电容(Capacitance[arb.unit])、横轴表示栅电极(Gate Voltage[V])。如图3所示，通过热处理，能够实现迟滞的改善。即，热处理前的氧化铝膜(曲线图(a))表现出迟滞，但对于热处理后的氧化铝膜(曲线图(b))而言，改善了迟滞。然而，对于热处理后的氧化铝膜(曲线图(b))而言，已经研究明白，平带电压(Vfb)向负方向偏移、成为Vfb<0V。

因此，在将热处理后的氧化铝膜(曲线图(b))应用于MISFET的栅极绝缘膜时，FET的阈值电压(Vth)变为负(Vth<0)，因此常关化转变变得困难。

与此相对，在本实施方式中，与构成第1金属的氧化膜的第1金属的电负性相比，构成在其上层叠的第2金属的氧化膜的第2金属的电负性较低，因此，由于两电负性之差而发生界面极化。由于该界面极化的发生，而向第1金属的氧化膜中导入负电荷，因此能够使平带电压(Vfb)向正方向偏移。由此，能够使由于热处理而成为负的阈值电压(Vth)向正方向偏移。并且，通过调整偏移量，能够实现阈值电压(Vth)为正(Vth>0)的常关化转变。

图4为示出本实施方式的栅极绝缘膜的电容-电压特性的曲线图。作为栅极绝缘膜GI使用了100nm左右的氧化铝与其上的氧化铪的层叠膜。纵轴表示电容(Capacitance[arb.unit])、横轴表示栅电极(Gate Voltage[V])。

图4中记载了上层的氧化铪的膜厚为0nm、1nm、3nm及5nm时的曲线图。氧化铪的膜厚为0nm、即氧化铝膜单层时(w/oHfO₂)，阈值电压(Vth)为负(Vth<0)，与此相对，随着氧化铪的膜厚按1nm，3nm，5nm的顺序增大，阈值电压(Vth)向正方向偏移。像这样，作为栅极绝缘膜GI，将电负性不同的第1金属及第2金属各自的氧化物层叠使用、并在上层配置了电负性低的第2金属的氧化膜，因此，可确认到阈值电压(Vth)向正方向偏移

并且，这里，对于氧化铪的膜厚为3nm及5nm而言，可确认阈值电压(Vth)变为正(Vth>0)。

需要说明的是，在图4中未示出，但在氧化铪的膜厚超过10nm后，阈值电压(Vth)向正方向的偏移停止，阈值电压(Vth)至此不再增大。

因而，作为氧化铪(第2金属的氧化膜)的膜厚，例如优选为1nm以上且10nm以下，更优选为3nm以上且5nm以下。另外，氧化铪(第2金属的氧化膜)若变得过厚，则整体的栅极绝缘膜也变厚。因此，发生由于晶体管驱动电流的降低引起的迁移率的降低。另外，若将氧化铪(第2金属的氧化膜)形成为不必要的较大厚度，则成膜工序处的处理时间变长，批量生产率降低，另外还产生制造成本的上升等实用方面的问题。因而，氧化铪(第2金属的氧化膜)优选为比下层的氧化铝膜(第1金属的氧化膜)更薄，并优选设为10nm以下的膜厚。

这里，对作为下层的膜和上层的膜分别使用了氧化铝膜和氧化铪膜的情况进行了说明，但由于下层的膜本来需要确保栅极绝缘膜的主要特性即绝缘性(漏电流)、耐绝缘破坏性，因此需要一定程度(例如，以SiO₂换算膜厚计为30nm以上，即若为SiO₂膜则为30nm以上、若为Al₂O₃膜则为60nm以上)的膜厚。与此相对，上层的膜只要是在上层的膜和下层的膜的界面处能够产生极化的水平的膜厚即是充分的，作为产生这种极化的膜厚，即便使用其他第2金属(例如，Zr、Ta、Ti、Nb、La、Y、Mg)的氧化膜，也可考虑优选为1nm以上且10nm以下，更优选为3nm以上且5nm以下。

另一方面，作为使用层叠了的绝缘膜作为栅极绝缘膜的MISFET，可举出将Si衬底上的氧化硅膜(SiO₂)与其上的氧化铪(HfO₂)的层叠膜用作为栅极绝缘膜的MISFET(比较例2)。

像这样，使用高介电常数膜的HfO₂膜作为栅极绝缘膜是为了抑制栅漏电流。即，若由于MISFET的微细化而也用作为栅极绝缘膜的氧化硅膜(SiO₂)的膜厚变得过薄(例如，2nm以下)，则栅漏电流变大。因此，通过使用高介电常数膜，能够增大实际的栅极绝缘膜的膜厚，并降低栅漏电流。

另外，对于在Si衬底上使用HfO₂/SiO₂层叠膜作为栅极绝缘膜的情况而言，为了调整阈值电压，可以使用向Si沟道注入杂质离子及活化等一般的方法。另一方面，对于氮化物半导体(特别是GaN)而言，通过该方法不能控制阈值电压。这是由于，存在这样的问题：即便向氮化物半导体(GaN)中导入p型杂质，活化效率也非常低，难以实现仅实现高阈值化的高浓度杂质的导入。即，在将Si衬底上的HfO₂/SiO₂层叠膜用作栅极绝缘膜时，本身不存在难以控制为高阈值这样的问题，而是氮化物半导体衬底固有的问题。

这里，对于比较例2的MISFET而言，为了使Si衬底与高介电常数膜之间的界面状态良好，将Si衬底热氧化从而设置SiO₂。因而，该SiO₂的膜厚优选形成为极薄(例如，以2nm以下形成)。若使SiO₂的膜厚过大，则违反高介电常数化。另一方面，为了使SiO₂膜成为使Si衬底和高介电常数膜之间的界面状态良好的膜，应当是将Si衬底热氧化而成的膜，例如，对于利用CVD(Chemical Vapor Deposition)法这样的堆积法形成的膜而言，不能使该膜与Si衬底的界面状态良好。

与此相对，对于本实施方式的栅极绝缘膜的下层的第1金属的氧化膜而言，不是将其下面的氮化物半导体层(也可以是氮化物半导体衬底)热氧化而成的膜。即，下层的第1金属的氧化膜不是构成氮化物半导体层的元素的氧化物。换句话说，第1金属与构成氮化物半导体层的元素不同。氮化物半导体层的热氧化膜没有良好的绝缘性，不能用作栅极绝缘膜。因此，下层的第1金属的氧化膜为利用CVD法、ALD(Atomic Layer Deposition，原子层堆积)法等堆积法形成的膜。另外，下层的第1金属的氧化膜较厚地形成，例如具有30nm以上的膜厚。与此相对，如上所述，若膜厚为一定程度以上，使平带电压(Vfb)向正方向偏移的效果变得恒定，因此，上层的第2金属的氧化膜没有必要太增厚。例如，10nm以下的膜厚已经足够。像这样，上层的第2金属的氧化膜比下层的第1金属的氧化膜薄。

因而，对于本实施方式的MISFET而言，如比较例3那样，在将沟道层(氮化物半导体层)CH直接氧化而成的氧化膜Ox用作栅极绝缘膜GI时，不能发挥作伪栅极绝缘膜的功能。另外，即便在这样的、将沟道层(氮化物半导体层)CH直接氧化而成的氧化膜Ox上层叠第2金属的氧化膜，也不能发挥作为栅极绝缘膜的功能。图5为示出本实施方式的比较例3的半导体器件的构成的截面图。

另外，对于本实施方式的MISFET而言，如比较例2所示，在极薄地形成下层的第1金属的氧化膜(例如，2nm以下)时，不能发挥出作为栅极绝缘膜的功能。相反，对于比较例2的MISFET而言，在如本实施方式的MISFET那样利用CVD法、ALD法那样的堆积法形成栅极绝缘膜的下层的膜的情况下，衬底和下层的膜之间的界面状态变得不良、MISFET的工作特性变差。另外，对于比较例2的MISFET而言，在如本实施方式的MISFET那样将栅极绝缘膜的下层的膜较厚地(例如，30nm以上)形成的情况下，工作速度等的驱动力降低。另外，对于比较例2的MISFET而言，在较厚地形成栅极绝缘膜的下层的膜(例如，30nm以上)、进一步层叠上层的膜的情况下，同样工作速度等的驱动力降低。

另外，对于本实施方式的MISFE而言，由于要求高电压区域的耐压，因此与微细化了的、以低电压驱动的比较例2这样的MISFET相比，栅极绝缘膜的整体膜厚成为其数十倍。例如，比较例2的HfO₂/SiO₂的上层、下层都是为1nm以下的膜厚。与此相对，对于本实施方式的MISFET而言，例如HfO₂为1nm～10nm左右，SiO₂为30nm～100nm左右。

像这样，在本实施方式中，对于在氮化物半导体层的主表面上形成的MISFET而言，作为栅极绝缘膜GI，使用了不是将氮化物半导体层直接氧化而成的膜的第1金属的氧化膜(第1栅极绝缘膜GIa)、和比第1金属的电负性低的第2金属的氧化膜(第2栅极绝缘膜GIb)的层叠膜，由此能够使阈值电压(Vth)向正方向偏移。并且，通过调整偏移量，能够实现使阈值电压(Vth)为正(Vth>0)的常关化转变。

[制法说明]

下面，参照图6～图9，对本实施方式的半导体器件的制造方法进行说明，并使该半导体器件的构成更加明确。图6～图9为示出本实施方式的半导体器件的制造工序的截面图。

如图6所示，准备形成有沟道层CH的衬底。沟道层CH为氮化物半导体层，并且使用例如含有n型杂质离子的氮化镓层(nGaN层)。作为衬底，使用nGaN衬底，也可以将该衬底用作沟道层CH。另外，也可以利用有机金属化学气相沉积(MOCVD:Metal Organic Chemical Vapor Deposition)法等，在Si衬底等支承衬底上使nGaN层异质外延生长，并将该nGaN层用作沟道层CH。

首先，使用稀释HCl溶液等将沟道层(nGaN层、nGaN衬底)CH的表面清洗。接着，在沟道层CH上形成具有第1栅极绝缘膜GIa和第2栅极绝缘膜GIb的栅极绝缘膜GI。

首先，如图7所示，在沟道层CH上形成第1栅极绝缘膜(第1金属的氧化膜)GIa。例如，作为第1栅极绝缘膜GIa，利用堆积法堆积氧化铝膜(Al₂O₃膜)。例如，以三甲基铝(Al(CH₃)₃，TMA)及H₂O(氧化剂)为原料气体，在400℃的气氛中利用ALD法，堆积100nm左右的膜厚的氧化铝膜(Al₂O₃膜)。根据ALD法，可形成控制性、被覆性良好、膜质良好的膜。需要说明的是，作为氧化剂，除了H₂O以外，也可以使用臭氧(O₃)、氧(O₂)。ALD法与CVD法不同，通过2步骤(吸附反应和氧化反应)进行膜的生长。对于CVD法而言，TMA和H₂O生成氧化铝(Al₂O₃)，从而在衬底蒸镀，与此相对，在ALD法中，首先TMA吸附在下层的膜的表面，通过与H₂O反应来形成氧化铝(Al₂O₃)的层，将这样的工序重复进行从而使层厚变大。

接着，进行热处理。例如，在氮(N₂)气氛中，于750℃进行1分钟左右的热处理。通过该热处理，第1栅极绝缘膜GIa(这里，氧化铝膜)中的陷阱(缺陷)减少。特别地，在GaN上利用堆积法形成氧化铝时，膜中的陷阱密度增高，如上所述，电容-电压特性(C-V特性)的迟滞变大(参照图3的曲线图(a))。因此，通过进行热处理(后退火)，可降低陷阱密度、并改善迟滞。

接着，如图8所示，在第1栅极绝缘膜GIa(这里，氧化铝膜)上形成氧化铪膜(HfO₂膜)作为例如第2栅极绝缘膜(第2金属的氧化膜)GIb。例如，利用使用了Hf金属靶、和氩(Ar)和氧(O₂)的混合气体的反应性溅射法来堆积氧化铪膜。氧化铪膜的膜厚优选为1～10nm左右。本实施方式的半导体器件的阈值电位(Vth)为例如+1～+4V左右。在使阈值电位(Vth)大于+4V的情况下，也可以使氧化铪膜的膜厚大于上述范围。反应性溅射法为PVD法的一种。在形成第2栅极绝缘膜GIb时，除了PVD(Physical Vapor Deposition)法以外，还可使用ALD法、CVD法。

接着，进行热处理。例如，在氮(N₂)气氛中，于750℃进行1分钟左右的热处理。通过该热处理，第2栅极绝缘膜GIb(这里，氧化铪膜)中的陷阱(缺陷)减少。需要说明的是，在上述工序中，分别进行了第1栅极绝缘膜GIa(氧化铝膜)形成后的热处理、和第2栅极绝缘膜GIb(氧化铪膜)形成后的热处理，但也可以省略第1栅极绝缘膜GIa形成后的热处理，并在第1栅极绝缘膜GIa(氧化铝膜)和第2栅极绝缘膜GIb(氧化铪膜)的层叠膜形成以后，一并进行热处理。

由此，可形成具有第1栅极绝缘膜GIa(氧化铝膜)和第2栅极绝缘膜GIb(氧化铪膜)的层叠膜的栅极绝缘膜GI。

接着，如图9所示，在栅极绝缘膜GI上形成栅电极GE。例如，在栅极绝缘膜GI上形成例如氮化钛(TiN)膜作为导电性膜。例如，利用使用Ti金属靶、及氩(Ar)和氮(N₂)的混合气体的反应性溅射法，堆积100nm左右的氮化钛膜。在形成栅电极GE时，除了PVD法以外，也可以使用ALD法、CVD法。接着，利用光刻技术及蚀刻技术，通过对氮化钛膜进行构图从而形成栅电极GE。需要说明的是，在对该氮化钛膜进行蚀刻时，也可以对下层的栅极绝缘膜GI进行蚀刻。另外，作为栅电极GE的形成材料，除了TiN膜以外，也可以使用Ti、Ta、TaN、Au、Al、W、WN、Ir、Pt、Ru等金属或金属化合物。另外，也可以使用将2种以上的这些金属或金属化合物层叠而成的膜。

像这样，根据本实施方式，将第1金属的氧化膜、和比第1金属的电负性低的第2金属的氧化膜层叠、并将其用作栅极绝缘膜，由此可使阈值电压(Vth)向正方向偏移。

特别地，即便进行用于降低氧化膜中的陷阱密度的热处理，也能够使向负方向偏移了的阈值电压(Vth)恢复到正方向。

需要说明的是，对于图1所示的半导体器件(MISFET)而言，未记载源电极SE及漏电极DE，但例如如图10所示，也可以通过向栅电极GE两侧的沟道层(氮化物半导体)CH中导入n型或p型的杂质，从而形成源极区域SR及漏极区域DR。并且，还可以在源极区域SR及漏极区域DR上分别设置源电极SE及漏电极DE。图10为示出本实施方式的半导体器件的其他构成的截面图。

参照图11，以下总结并说明本实施方式的半导体器件的特征性的构成。图11为示出本实施方式的半导体器件的特征性的构成的截面图。

如图11所示，本实施方式的半导体器件具有在沟道层(氮化物半导体)CH上隔着栅极绝缘膜GI而形成的栅电极GE。

栅极绝缘膜GI具有在沟道层(氮化物半导体)CH上形成的第1金属M1的氧化膜M1O、和在氧化膜M1O上形成的第2金属M2的氧化膜M2O。毋庸赘言，M1和O的组成比、M2和O的组成比根据所选择的元素而变化。

并且，第2金属M2的电负性比第1金属M1的电负性小。第1金属M1及第2金属选自以下表1(鲍林电负性)所示的第2族、第3族、第4族、第5族及第13族。作为第1金属M1及第2金属，特别优选为其氧化物在器件工作范围温度(例如<200℃)下以固体存在，且在薄膜的情况下具有良好的绝缘性。在这些金属之中，由电负性的关系出发，选择下层的氧化膜及上层的氧化膜的组合即可。

作为第1金属M1、即构成下层的氧化膜的金属(元素)，优选为Al。需要说明的是，如后述实施方式2等所说明的那样，也可以使用Si(第14族)。在形成第1金属的氧化物时，若氮化物半导体表面被氧化，则形成绝缘性低的界面氧化物层，有损栅极绝缘膜的特性。上述Al的氧化物、即氧化铝即便形成在氮化物半导体(特别是GaN)上，该界面反应层也难以形成，从这一方面考虑，优选用于下层。

[表1]

(实施方式2)

在实施方式1(图1)中，作为栅极绝缘膜GI的下层的膜(GIa)，使用了第1金属的氧化膜(例如，氧化铝膜)，但在本实施方式中，作为构成栅极绝缘膜GI的下层的膜(GIa)的元素，使用了Si(半导体)。

[结构说明]

图12为示出本实施方式的半导体器件的构成的截面图。如图12所示，在本实施方式的半导体器件中，与实施方式1的情况相同，具有在由氮化物半导体形成的沟道层CH上隔着栅极绝缘膜GI而配置的栅电极GE。这里，栅极绝缘膜GI具有在沟道层CH上形成的第1栅极绝缘膜GIa即氧化硅膜(SiO₂)，和在第1栅极绝缘膜GIa上形成的第2栅极绝缘膜(第2金属的氧化膜)GIb。像这样，代替实施方式1的第1金属而使用了Si。即，第1栅极绝缘膜GIa由作为半导体的Si的氧化物形成。第2栅极绝缘膜GIb由第2金属的氧化物形成。并且，第2金属的电负性比Si(半导体)的电负性低。

另外，作为第1栅极绝缘膜GIa的氧化硅膜不是将沟道层(氮化物半导体)CH热氧化而形成的膜，而是利用所谓的堆积法(沉积法)所形成的膜。即，下层的Si的氧化膜并非是构成氮化物半导体层的元素的氧化物。像这样，Si的氧化膜不是通过沟道层(氮化物半导体)的直接氧化而形成的，因此Si与构成沟道层(氮化物半导体)的元素不同。

另外，作为第1栅极绝缘膜GIa的氧化硅膜比第2栅极绝缘膜GIb厚。换言之，作为第1栅极绝缘膜GIa的氧化硅膜的膜厚比第2栅极绝缘膜GIb的膜厚更大。

作为第1栅极绝缘膜GIa(氧化硅膜)的膜厚，例如优选为30nm以上。

作为第2栅极绝缘膜GIb(第2金属的氧化膜)氧化铪(第2金属的氧化膜)的膜厚，例如优选为1nm以上且10nm以下，更优选为3nm以上且5nm以下。

第2金属为选自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg的组中的1种以上的元素。此时，第2金属的氧化物为例如氧化铝(Al₂O₃)、氧化铪(HfO₂)、氧化锆(ZrO)、氧化钽(Ta₂O₅)、氧化钛(TiO₂)、氧化铌(Nb₂O₅)、氧化镧(La₂O₃)、氧化钇(Y₂O₃)、氧化镁(MgO)等。第2金属与氧的组成比不限于上述的组成比。另外，作为第2金属，也可以含有2种以上的元素。此时，成为2种金属与氧的化合物。但是，此时，2种以上的元素均应比Si的电负性低。另外，第2金属的氧化物不含Si或比Si的电负性低的金属元素。但是，有时作为杂质水平的金属(例如，0.01％以下的金属)，含有Si或比Si的电负性低的金属元素。

像这样，在本实施方式中，作为栅极绝缘膜GI，将电负性不同的Si及第2金属各自的氧化物层叠并使用，在上层配置比Si的电负性还低的第2金属的氧化膜，因此与实施方式1的情况相同，能够使阈值电压(Vth)向正方向偏移。

另外，在本实施方式中，使用氧化硅膜(SiO₂)作为第1栅极绝缘膜GIa，因此与在实施方式1中说明的使用氧化铝(Al₂O₃)的情况相比，阈值电压(Vth)向正方向的偏移效果更大。即，Si与Al的电负性具有Al<Si的关系(参照表1)，因此，在作为第2栅极绝缘膜GIb而使用了相同的第2金属(除Al以外)的氧化膜的情况下，Si、Al和第2金属的电负性的关系成为第2金属<Al<Si的关系。

因此，对于电负性之差而言，与第2金属和Al的组合相比，第2金属和Si的组合一方更大。实施方式1中说明的界面极化的起源为电负性之差，差越大，界面极化量也越大。因而，在作为下层的栅极绝缘膜(GIa)使用了氧化硅膜(SiO₂)的情况下，与使用了氧化铝(Al₂O₃)的情况相比，阈值电压(Vth)向正方向的偏移效果更大。另外，氧化硅膜即便在薄膜的情况下，也具有良好的绝缘性，因此适合用作栅极绝缘膜GI的下层。

[制法说明]

接着，对本实施方式的半导体器件的制造方法进行说明。在本实施方式的半导体器件的制造方法中，作为第1栅极绝缘膜GIa，代替第1金属的氧化膜而形成了氧化硅膜，除此以外，与实施方式1的情况相同。

即，按与实施方式1同样的方式，将沟道层(nGaN层，nGaN衬底)CH的表面清洗，在沟道层CH上利用堆积法堆积氧化硅膜(SiO₂膜)作为第1栅极绝缘膜GIa。

例如，以三(二甲基氨基)硅烷(SiH(N(CH₃)₂)₃，TDMAS)及臭氧(O₃，氧化剂)为原料气体，在480℃的气氛中，利用ALD法堆积50nm左右膜厚的氧化硅膜(SiO₂膜)。除了ALD法以外，也可以利用CVD法(热CVD、等离子体CVD法等)堆积氧化硅膜。

通过ALD法，可形成控制性、被覆性良好、膜质良好的膜。ALD法与CVD法不同，通过2步骤(吸附反应和氧化反应)进行膜的生长。对于CVD法而言，TDMAS和臭氧生成氧化硅(SiO₂)，从而在衬底蒸镀，与此相对，在ALD法中，首先TDMAS吸附在下层的膜的表面，通过与臭氧反应来形成氧化硅(SiO₂)的层，将这样的工序重复进行从而使层厚变大。

接着，进行热处理。例如，在氮(N₂)气氛中，于750℃进行30分钟左右的热处理。通过该热处理，第1栅极绝缘膜GIa(这里，氧化硅膜)中的陷阱(缺陷)减少。

此后，按与实施方式1的情况相同的方式，在第1栅极绝缘膜GIa(这里，氧化硅膜)上形成例如氧化铪膜(HfO₂膜)作为第2栅极绝缘膜GIb。例如，利用使用了Hf金属靶、和氩(Ar)和氧(O₂)的混合气体的反应性溅射法来堆积氧化铪膜。氧化铪膜的膜厚(尽管根据阈值电位(Vth)而不同)优选为1～10nm左右。反应性溅射法为PVD法的一种。在形成第2栅极绝缘膜GIb时，除了PVD法以外，还可使用ALD法、CVD法。

接着，进行热处理。例如，在氮(N₂)气氛中，于750℃进行1分钟左右的热处理。通过该热处理，第2栅极绝缘膜GIb(这里，氧化铪膜)中的陷阱(缺陷)减少。需要说明的是，在上述工序中，分别进行了第1栅极绝缘膜GIa(氧化硅膜)形成后的热处理，和第2栅极绝缘膜GIb(氧化铪膜)形成后的热处理，但也可以省略第1栅极绝缘膜GIa形成后的热处理，并在第1栅极绝缘膜GIa(氧化硅膜)和第2栅极绝缘膜GIb(氧化铪膜)的层叠膜形成以后，一并进行热处理。

由此，形成了具有第1栅极绝缘膜GIa(氧化硅膜)和第2栅极绝缘膜GIb(氧化铪膜)的层叠膜的栅极绝缘膜GI。这里，作为第2金属例示了Hf，但第2金属为选自例如Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg的组的1种以上的元素。例如，作为第2金属的氧化物，也可以使用选自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg的组的1种以上的元素的氧化物。

接着，按与实施方式1相同的方式，在栅极绝缘膜GI上形成栅电极GE。

像这样，根据本实施方式，将氧化硅膜和比Si的电负性低的第2金属的氧化膜层叠、并作为栅极绝缘膜使用，由此，能够使阈值电压(Vth)向正方向偏移。

特别地，即便进行用于降低氧化膜中的陷阱密度的热处理，也能够使向负方向偏移了的阈值电压(Vth)恢复到正方向。

需要说明的是，在本实施方式中，也可以向栅电极GE两侧的沟道层(氮化物半导体)CH中导入n型或p型的杂质，从而形成源极区域SR及漏极区域DR，进一步在源极区域SR及漏极区域DR上分别设置源电极SE及漏电极DE(参照图10)。

(实施方式3)

以下，参照附图对本实施方式的半导体器件进行详细说明。

[结构说明]

图13为示出本实施方式的半导体器件的构成的截面图。图13所示的半导体器件为使用了氮化物半导体的MISFET。该半导体器件也称为高电子迁移率晶体管(HEMT:High Electron Mobility Transistor)、功率晶体管。本实施方式的半导体器件为所谓的凹陷栅极(recess gate)型的半导体器件。

在本实施方式的半导体器件中，具有在衬底S上形成的多个氮化物半导体层。具体而言，在衬底S上依次形成成核层NUC、应变松弛层STR、缓冲层BU、沟道层(也称为电子迁移层)CH及势垒层BA。栅电极GE贯通绝缘膜IF及势垒层BA，并且在挖深到沟道层CH的中途的槽(也称为沟道，凹部)T的内部隔着栅极绝缘膜GI而形成。这里，栅极绝缘膜GI具有在沟道层CH上形成的第1栅极绝缘膜GIa，和在第1栅极绝缘膜GIa上形成的第2栅极绝缘膜GIb。第1栅极绝缘膜GIa由第1金属的氧化物形成。第2栅极绝缘膜GIb由第2金属的氧化物形成。并且，第2金属的电负性比第1金属的电负性低。另外，源电极SE及漏电极DE在栅电极GE的两侧的势垒层BA上形成。

另外，作为第1栅极绝缘膜GIa的氧化硅膜不是将沟道层(氮化物半导体)CH热氧化而形成的膜，而是利用所谓的堆积法(沉积法)形成的膜。即，下层的第1金属的氧化膜不是构成氮化物半导体层的元素的氧化物。像这样，第1金属的氧化膜不是利用沟道层(氮化物半导体)的直接氧化而形成的，因此第1金属与构成沟道层(氮化物半导体)的元素不同。

另外，作为第1栅极绝缘膜GIa的第1金属的氧化膜比第2栅极绝缘膜GIb厚。换言之，作为第1栅极绝缘膜GIa的第1金属的氧化膜的膜厚比第2栅极绝缘膜GIb的膜厚大。

作为第1栅极绝缘膜GIa(第1金属的氧化膜)的膜厚，例如优选为30nm以上。

作为第2栅极绝缘膜GIb(第2金属的氧化膜)的膜厚，例如优选为1nm以上且10nm以下，更优选为3nm以上且5nm以下。

第2金属为选自Hf、Zr、Ta、Ti、Nb、La、Y、Mg的组的1种以上的元素。此时，第2金属的氧化物成为例如氧化铪(HfO₂)、氧化锆(ZrO)、氧化钽(Ta₂O₅)、氧化钛(TiO₂)、氧化铌(Nb₂O₅)、氧化镧(La₂O₃)、氧化钇(Y₂O₃)、氧化镁(MgO)。第2金属与氧的组成比不限于上述的组成比。另外，作为第2金属，也可以含有2种以上的元素。此时，成为2种金属与氧的化合物。但是，此时，2种以上的元素均应比第1金属的电负性低。另外，第2金属的氧化物不含第1金属或比第1金属的电负性低的金属元素。但是，有时作为杂质水平的金属(例如，0.01％以下的金属)，含有第1金属或比第1金属的电负性低的金属元素。

如图13所示，在衬底S上形成成核层NUC、在成核层NUC上形成应变松弛层STR。成核层NUC的形成是为了在应变松弛层STR等的上部形成的层在生长时，生成晶核。而且，成核层NUC的形成是为了防止在上部形成的层的构成元素(例如，Ga等)从在上部形成的层向衬底S扩散而使衬底S发生变质。另外，应变松弛层STRd的形成是为了使相对于衬底S的应力松弛，从而抑制在衬底S中发生翘起、裂纹。

在该应变松弛层STR上形成缓冲层BU，在缓冲层BU上形成由氮化物半导体形成的沟道层(也称为电子迁移层)CH，在沟道层CH上形成由氮化物半导体形成的势垒层BA。在势垒层BA上形成有源电极SE及漏电极DE。该源电极SE及漏电极DE和势垒层BA分别欧姆连接。在栅电极GE、源电极SE及漏电极DE上形成绝缘层IL1。在该绝缘层IL1之中，除去源电极SE及漏电极DE上的绝缘层IL1而形成接触孔。在该接触孔的内部埋入导电性膜，在其上形成布线M。另外，在布线M上形成绝缘层IL2。

这里，对于本实施方式的半导体器件而言，在沟道层CH与势垒层BA的界面附近的沟道层侧生成二维电子气2DEG。另外，在向栅电极GE施加正的电位(阈值电位)的情况下，在栅电极GE和沟道层CH的界面附近形成沟道C。

上述二维电子气2DEG通过下面的机理形成。构成沟道层CH、势垒层BA的氮化物半导体(这里，氮化镓系的半导体)的禁带宽度(Band gap，带隙)、电子亲和力各不相同。因此，在它们的半导体的接合面上，生成阱势(well type potential)。电子在该阱势内蓄积，由此在沟道层CH和势垒层BA的界面附近生成二维电子气2DEG。

并且，在沟道层CH和势垒层BA的界面附近形成的二维电子气2DEG被形成有栅电极GE的槽T分开。因此，对于本实施方式的半导体器件而言，通过是否形成沟道C，能够在导通/截止之间进行切换。

并且，在本实施方式中，将第1金属的氧化物、和在其上配置的、比第1金属的电负性低的第2金属的氧化物的层叠膜用作栅极绝缘膜GI，因此，与实施方式1的情况相同，能够使平带电压(Vfb)向正方向偏移。由此，能够使阈值电压(Vth)向正方向偏移。并且，通过调整偏移量，能够使阈值电压(Vth)为正(Vth>0)，可以提高常关特性。

[制法说明]

接着，参照图14～图23，对本实施方式的半导体器件的制造方法进行说明，并使该半导体器件的构成更加明确。图14～图23为示出本实施方式的半导体器件的制造工序的截面图。

如图14所示，作为衬底S，使用例如由(111)面露出的硅(Si)形成的半导体衬底，在其上部利用有机金属化学气相沉积法等使例如氮化铝(AlN)层异质外延生长而作为成核层NUC。接着，作为应变松弛层STR，在成核层NUC上形成将氮化镓(GaN)层和氮化铝(AlN)层的层叠膜(AlN/GaN膜)重复层叠而成的超晶格结构体。例如，利用有机金属气相沉积法等、以分别为2～3nm左右的膜厚，将氮化镓(GaN)层及氮化铝(AlN)层分别重复进行异质外延生长100层(合计200层)左右。需要说明的是，作为衬底S，除了上述硅以外，也可以使用由SiC、蓝宝石等形成的衬底。

接着，在应变松弛层STR上形成缓冲层BU。在应变松弛层STR上利用有机金属气相沉积法等使例如AlGaN层(作为缓冲层BU)异质外延生长。

接着，如图15所示，在缓冲层BU上形成沟道层CH。例如，在缓冲层BU上使含有n型杂质离子的氮化镓层(nGaN层)异质外延生长。例如，使利用向氮化镓的材料气体中混合了n型杂质气体的气氛从而掺杂了n型杂质的氮化镓层(nGaN层)异质外延生长。作为n型杂质气体，可使用硅烷(SiH₄)。该沟道层CH的电子亲和力比缓冲层BU的电子亲和力大。另外，该沟道层CH为带隙比缓冲层BU的带隙窄的氮化物半导体。

接着，在沟道层CH上利用有机金属气相沉积法等使例如AlGaN层异质外延生长而作为势垒层BA。该势垒层BA的电子亲和力比沟道层CH的电子亲和力小。另外，该势垒层BA为带隙比沟道层CH的带隙宽的氮化物半导体。

由此，形成缓冲层BU、沟道层CH及势垒层BA的层叠体。层叠体通过上述异质外延生长、即在(0001)晶轴(C轴)方向上层叠的III族面生长而形成。换言之，通过(0001)Ga面生长而形成上述层叠体。在该层叠体之中，在沟道层CH和势垒层BA的界面附近生成二维电子气2DEG。

接着，如图16所示，在势垒层BA上形成具有开口部的绝缘膜IF。例如，作为绝缘膜IF，利用热CVD法等将氮化硅膜堆积在势垒层BA上。接着，通过使用光刻技术及蚀刻技术，在绝缘膜IF上形成开口部。

接着，以绝缘膜IF为掩膜，通过对势垒层BA及沟道层CH进行蚀刻，将绝缘膜IF及势垒层BA贯通从而形成到达沟道层CH的中途的槽T(图17)。在该蚀刻之后，为了使蚀刻破坏回复，也可以进行热处理(退火)。

接着，如图18及图19所示，在槽T内及绝缘膜IF上，形成具有第1栅极绝缘膜GIa和第2栅极绝缘膜GIb的栅极绝缘膜GI。例如，在沟道层CH的底部露出的槽T内及绝缘膜IF上形成第1栅极绝缘膜GIa。例如，作为第1栅极绝缘膜GIa，将氧化铝膜(Al₂O₃膜)堆积在槽T的底面、侧壁及绝缘膜IF上。具体而言，通过稀释HCl溶液将衬底S的表面清洗之后，例如，以三甲基铝(Al(CH₃)₃，TMA)及H₂O(氧化剂)为原料气体，在400℃的气氛中利用ALD法将100nm左右的膜厚的氧化铝膜(Al₂O₃膜)堆积在槽T内及绝缘膜IF上。根据ALD法，膜厚的控制性良好，另外在凹凸面上也能形成被覆性良好的膜。需要说明的是，作为氧化剂，除了H₂O以外，也可以使用臭氧(O₃)、氧(O₂)。

接着，进行热处理。例如，在氮(N₂)气氛中，于750℃进行1分钟左右的热处理。通过该热处理，第1栅极绝缘膜GIa(这里，氧化铝膜)中的陷阱(缺陷)减少。特别地，在GaN上利用堆积法形成氧化铝时，膜中的陷阱密度增高，电容-电压特性(C-V特性)的迟滞变大。因此，通过进行热处理(后退火)，可降低陷阱密度(参照图3)。

接着，如图19所示，在第1栅极绝缘膜GIa(这里，氧化铝膜)上形成氧化铪膜(HfO₂膜)作为例如第2栅极绝缘膜GIb。例如，利用使用了Hf金属靶、和氩(Ar)和氧(O₂)的混合气体的反应性溅射法来堆积氧化铪膜。氧化铪膜的膜厚(根据阈值电位(Vth)而不同)优选为1～10nm左右。反应性溅射法为PVD法的一种。在形成第2栅极绝缘膜GIb时，除了PVD法以外，还可使用ALD法、CVD法。

接着，进行热处理。例如，在氮(N₂)气氛中，于750℃进行1分钟左右的热处理。通过该热处理，第2栅极绝缘膜GIb(这里，氧化铪膜)中的陷阱(缺陷)减少。需要说明的是，在上述工序中，分别进行了第1栅极绝缘膜GIa(氧化铝膜)形成后的热处理、和第2栅极绝缘膜GIb(氧化铪膜)形成后的热处理，但也可以省略第1栅极绝缘膜GIa形成后的热处理，并在第1栅极绝缘膜GIa(氧化铝膜)和第2栅极绝缘膜GIb(氧化铪膜)的层叠膜形成以后，一并进行热处理。

由此，可形成具有第1栅极绝缘膜GIa(氧化铝膜)和第2栅极绝缘膜GIb(氧化铪膜)的层叠膜的栅极绝缘膜GI。

接着，如图20及图21所示，在栅极绝缘膜GI上形成栅电极GE。例如，在栅极绝缘膜GI上形成例如氮化钛(TiN)膜作为导电性膜(GE)。例如，利用使用Ti金属靶、及氩(Ar)和氮(N₂)的混合气体的反应性溅射法，堆积100nm左右的氮化钛膜。在形成栅电极GE时，除了PVD法以外，也可以使用ALD法、CVD法。接着，利用光刻技术及蚀刻技术，通过对氮化钛膜进行构图从而形成栅电极GE(图21)。需要说明的是，在对该氮化钛膜进行蚀刻时，也可以对下层的栅极绝缘膜GI进行蚀刻。另外，作为栅电极GE的形成材料，除了TiN膜以外，也可以使用Ti、Ta、TaN、Au、Al、W、WN、Ir、Pt、Ru等的金属或金属化合物。另外，也可以使用将2种以上的这些金属或金属化合物层叠而成的膜。

接着，如图22所示，在栅电极GE两侧的势垒层BA上形成源电极SE及漏电极DE。例如，利用蒸镀法等将由钛(Ti)膜和在其上部的铝(Al)膜形成的层叠膜(也称为Al/Ti膜)堆积在栅电极GE及势垒层BA上。并且，例如，利用溅射法等将由钛(Ti)膜和在其上部的氮化钛(TiN)膜形成的层叠膜(也称为TiN/Ti膜)堆积在Al/Ti膜上。接着，通过使用光刻技术及蚀刻技术，对TiN/Ti/Al/Ti膜进行构图，例如于550℃进行30分钟左右的热处理。通过该热处理，源电极SE及漏电极DE(TiN/Ti/Al/Ti膜)和势垒层BA(氮化物半导体膜)的界面的接触变成欧姆接触。

接着，如图23所示，在栅电极GE、源电极SE及漏电极DE上利用CVD法等形成例如氧化硅膜作为绝缘层IL1。接着，通过使用光刻技术及蚀刻技术，利用蚀刻将源电极SE及漏电极DE上的绝缘层IL1除去，从而形成接触孔。在包括该接触孔的内部在内的绝缘层IL1上，形成导电性膜。例如，利用溅射法等堆积铝合金膜。作为铝合金，可使用例如Al和Si的合金(Al-Si)、Al和Cu(铜)的合金(Al-Cu)、Al和Si和Cu(Al-Si-Cu)等。接着，通过使用光刻技术及蚀刻技术，对铝合金膜进行构图，由此形成接触孔内的导电性膜(插塞)及其上的布线M。

此后，在包括源电极SE及漏电极DE上的绝缘层IL1上，形成绝缘层(也称为覆盖膜(cover membrane)，表面保护膜)IL2。作为绝缘层IL2，例如，利用CVD法等堆积氮氧化硅(SiON)膜(参照图13)。

通过以上的工序，可形成本实施方式的半导体器件。

像这样，根据本实施方式，将第1金属的氧化膜、和比第1金属的电负性低的第2金属的氧化膜层叠并用作栅极绝缘膜，由此，能够使阈值电压(Vth)向正方向偏移。并且，通过调整偏移量，能够实现阈值电压(Vth)为正(Vth>0)的常关化转变。

特别地，即便进行用于降低氧化膜中的陷阱密度的热处理，也能够使向负方向偏移了的阈值电压(Vth)恢复到正方向。

对上述栅电极GE、源电极SE及漏电极DE的布局没有特别限制，例如，这些电极按图24的方式配置。图24为示出本实施方式的半导体器件的构成的俯视图的一个例子。例如，图13与图24的A-A截面部相对应。源电极SE和漏电极DE为在例如Y方向上延伸的直线状。换言之，为在Y方向上具有长边的矩形形状(四角形形状)。源电极SE和漏电极DE交替地在X方向上排列配置。并且，在源电极SE和漏电极DE之间配置栅电极GE。例如，在Y方向上延伸的直线状的多个栅电极部(GE)的一侧的端部(图中上侧)与在X方向上延伸的线(也称为栅极线(gate line))连接。另外，在Y方向上延伸的直线状的多个栅电极部(GE)的另一侧的端部(图中下侧)与在X方向上延伸的线(也称为栅极线)连接。需要说明的是，2根在X方向上延伸的线(也称为栅极线)之中，也可省略某一个，而将栅电极GE设为梳齿状。另外，多个源电极SE介由插塞(连接部)PG而与在X方向上延伸的源极线SL(source line)连接。另外，多个漏电极DE介由插塞(连接部)PG而与在X方向上延伸的漏极线DL(drain line)连接。需要说明的是，图13中，源极线SL及漏极线DL与布线M相对应。

(实施方式4)

在实施方式3(图13)中，作为栅极绝缘膜GI的下层的膜(GIa)，使用了第1金属的氧化膜(例如，氧化铝膜)，但在本实施方式中，作为构成栅极绝缘膜GI的下层的膜(GIa)的元素，使用Si(半导体)。

[结构说明]

图25为示出本实施方式的半导体器件的构成的截面图。如图25所示，本实施方式的半导体器件为与实施方式1相同的凹陷栅极型的高电子迁移率晶体管。对于本实施方式的半导体器件而言，除了作为第1栅极绝缘膜GIa，代替第1金属的氧化膜而形成了氧化硅膜以外，与实施方式3的情况相同。

对于本实施方式的半导体器件而言，与实施方式3的情况相同，具有在衬底S上形成的多个氮化物半导体层。具体而言，在衬底S上依次形成有成核层NUC、应变松弛层STR、缓冲层BU、沟道层(也称为电子迁移层)CH及势垒层BA。栅电极GE贯通绝缘膜IF及势垒层BA，并且在挖深到沟道层CH的中途的槽(也称为沟道，凹部)T的内部隔着栅极绝缘膜GI而形成。这里，栅极绝缘膜GI具有在沟道层CH上形成的第1栅极绝缘膜GIa，和在第1栅极绝缘膜GIa上形成的第2栅极绝缘膜GIb。第1栅极绝缘膜GIa由Si(半导体)的氧化物形成。第2栅极绝缘膜GIb由第2金属的氧化物形成。并且，第2金属的电负性比Si的电负性低。另外，源电极SE及漏电极DE在栅电极GE两侧的势垒层BA上形成。

另外，作为第1栅极绝缘膜GIa的氧化硅膜不是将沟道层(氮化物半导体)CH热氧化而形成的膜，而是利用所谓的堆积法(沉积法)形成的膜。即，下层的Si的氧化膜不是构成氮化物半导体层的元素的氧化物。像这样，Si的氧化膜不是利用沟道层(氮化物半导体)的直接氧化而形成的，因此Si与构成沟道层(氮化物半导体)的元素不同。

另外，作为第1栅极绝缘膜GIa的Si的氧化膜比第2栅极绝缘膜GIb厚。换言之，作为第1栅极绝缘膜GIa的氧化硅膜厚比第2栅极绝缘膜GIb的膜厚大。

作为第1栅极绝缘膜GIa(氧化硅膜)的膜厚，例如优选为30nm以上。

作为第2栅极绝缘膜GIb(第2金属的氧化膜)的膜厚，例如优选为1nm以上且10nm以下，更优选为3nm以上且5nm以下。

第2金属为选自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg的组的1种以上的元素。此时，第2金属的氧化物成为例如氧化铝(Al₂O₃)、氧化铪(HfO₂)、氧化锆(ZrO)、氧化钽(Ta₂O₅)、氧化钛(TiO₂)、氧化铌(Nb₂O₅)、氧化镧(La₂O₃)、氧化钇(Y₂O₃)、氧化镁(MgO)等。第2金属与氧的组成比不限于上述的组成比。另外，作为第2金属，也可以含有2种以上的元素。此时，成为2种金属与氧的化合物。但是，此时，2种以上的元素均应比Si的电负性低。另外，第2金属的氧化物不含Si或比Si的电负性低的金属元素。但是，有时作为杂质水平的金属(例如，0.01％以下的金属)，含有Si或比Si的电负性低的金属元素。

像这样，在本实施方式中，作为栅极绝缘膜GI，将电负性不同的Si及第2金属各自的氧化物层叠并使用，在上层配置比Si的电负性还低的第2金属的氧化膜，因此与实施方式1的情况相同，能够使阈值电压(Vth)向正方向偏移。

另外，在本实施方式中，使用氧化硅膜(SiO₂)作为第1栅极绝缘膜GIa，因此与在实施方式1中说明的使用氧化铝(Al₂O₃)的情况相比，阈值电压(Vth)向正方向偏移效果更大。即，Si与Al的电负性具有Al<Si的关系(参照表1)，因此，在作为第2栅极绝缘膜GIb而使用了相同的第2金属(除Al以外)的氧化膜的情况下，Si、Al和第2金属的电负性的关系成为第2金属<Al<Si的关系。

因此，对于电负性之差而言，与第2金属和Al的组合相比，第2金属和Si的组合一方更大。实施方式1中说明的界面极化的起源为电负性之差，差越大，界面极化量也越大。因而，作为下层的栅极绝缘膜(GIa)使用了氧化硅膜(SiO₂)的情况下，与使用了氧化铝(Al₂O₃)的情况相比，阈值电压(Vth)向正方向的偏移效果更大。

[制法说明]

接着，对本实施方式的半导体器件的制造方法进行说明。在本实施方式的半导体器件的制造方法中，作为第1栅极绝缘膜GIa，代替第1金属的氧化膜而形成了氧化硅膜，除此以外，与实施方式3的情况相同。

即，按与实施方式1相同的方式，在衬底S上依次形成成核层NUC、应变松弛层STR、缓冲层BU、沟道层CH及势垒层BA。作为这些层的构成材料，例如，可使用与实施方式3同样的材料。另外，这些层可通过与实施方式3同样的工序形成。

另外，沟道层CH的电子亲和力比缓冲层BU的电子亲和力更大。另外，该沟道层CH为带隙比缓冲层BU的带隙更窄的氮化物半导体。另外，该势垒层BA的电子亲和力比沟道层CH的电子亲和力小。另外，该势垒层BA为带隙比沟道层CH的带隙宽的氮化物半导体。

接着，在势垒层BA上形成具有开口部的绝缘膜IF，以绝缘膜IF为掩膜，通过对势垒层BA及沟道层CH进行蚀刻，从而形成槽T。

接着，在槽T内及绝缘膜IF上，形成具有第1栅极绝缘膜GIa和第2栅极绝缘膜GIb的栅极绝缘膜GI。例如，在沟道层CH的底部露出的槽T内及绝缘膜IF上形成第1栅极绝缘膜GIa。例如，作为第1栅极绝缘膜GIa，将氧化硅膜(SiO₂膜)堆积在槽T的底面、侧壁及绝缘膜IF上。具体而言，通过稀释HCl溶液将衬底S的表面清洗之后，例如，以三(二甲基氨基)硅烷(SiH(N(CH₃)₂)₃，TDMAS)及臭氧(O₃，氧化剂)为原料气体，在480℃的气氛中利用ALD法将50nm左右的膜厚的氧化硅膜(SiO₂膜)堆积在槽T内及绝缘膜IF上。除了ALD法以外，也可以利用CVD法(热CVD、等离子体CVD法等)堆积氧化硅膜。根据ALD法，膜厚的控制性良好，另外在凹凸面上也能形成被覆性良好的膜。

接着，进行热处理。例如，在氮(N₂)气氛中，于750℃进行1分钟左右的热处理。通过该热处理，第1栅极绝缘膜GIa(这里，氧化硅膜)中的陷阱(缺陷)减少。

接着，在第1栅极绝缘膜GIa(这里，氧化硅膜)上形成例如氧化铪膜(HfO₂膜)作为第2栅极绝缘膜GIb。例如，利用使用了Hf金属靶、和氩(Ar)和氧(O₂)的混合气体的反应性溅射法来堆积氧化铪膜。氧化铪膜的膜厚(尽管根据阈值电位(Vth)而不同)优选为1～10nm左右。反应性溅射法为PVD法的一种。在形成第2栅极绝缘膜GIb时，除了PVD法以外，还可使用ALD法、CVD法。

接着，进行热处理。例如，在氮(N₂)气氛中，于750℃进行1分钟左右的热处理。通过该热处理，第2栅极绝缘膜GIb(这里，氧化铪膜)中的陷阱(缺陷)减少。需要说明的是，在上述工序中，分别进行了第1栅极绝缘膜GIa(氧化硅膜)形成后的热处理、和第2栅极绝缘膜GIb(氧化铪膜)形成后的热处理，但也可以省略第1栅极绝缘膜GIa形成后的热处理，并在第1栅极绝缘膜GIa(氧化硅膜)和第2栅极绝缘膜GIb(氧化铪膜)的层叠膜形成以后，一并进行热处理。

由此，形成了具有第1栅极绝缘膜GIa(氧化硅膜)和第2栅极绝缘膜GIb(氧化铪膜)的层叠膜的栅极绝缘膜GI。

接着，按与实施方式3的情况相同的方式，形成栅电极GE、源电极SE及漏电极DE，进一步形成绝缘层IL1、插塞、布线M及绝缘层IL2(参照图25)。

通过以上的工序，可形成本实施方式的半导体器件。

像这样，根据本实施方式，将Si的氧化膜、和比Si的电负性低的第2金属的氧化膜层叠并用作栅极绝缘膜，由此，能够使阈值电压(Vth)向正方向偏移。并且，通过调整偏移量，能够实现阈值电压(Vth)为正(Vth>0)的常关化转变。

特别地，即便进行用于降低氧化膜中的陷阱密度的热处理，也能够使向负方向偏移了的阈值电压(Vth)恢复到正方向。

以上，基于实施方式对本发明人所进行的发明进行了具体地说明，但本发明不限于上述实施方式，毋庸赘述，在不脱离其要旨的范围内，可进行各种变更。

(附记1)

一种半导体器件，具有：

在衬底的上方形成的第1氮化物半导体层，

在上述第1氮化物半导体层上形成的第2氮化物半导体层，

在上述第2氮化物半导体层上形成的第3氮化物半导体层，

贯通上述第3氮化物半导体层、并且到达上述第2氮化物半导体层的槽，和

在上述槽内隔着栅极绝缘膜而配置的栅电极；其中，

上述第3氮化物半导体层的电子亲和力小于上述第2氮化物半导体层的电子亲和力，

上述第2氮化物半导体层的电子亲和力大于上述第1氮化物半导体层的电子亲和力，

上述栅极绝缘膜具有在上述槽的底面及侧壁上形成的Si的氧化膜、和在上述Si的氧化膜上形成的比上述Si的电负性低的金属的氧化膜，

上述Si与构成第2氮化物半导体层的元素不同。

(附记2)

一种半导体器件，在附记1记载的半导体器件中，

上述Si的氧化膜为堆积膜。

(附记3)

一种半导体器件，在附记2记载的半导体器件中，

上述堆积膜为利用原子层堆积法形成的膜。

(附记4)

一种半导体器件，在附记1记载的半导体器件中，

上述第2金属为选自Al、Hf、Zr、Ta、Ti、Nb、La、Y、Mg的组的1种以上的元素。

(附记5)

一种半导体器件，在附记4记载的半导体器件中，

上述第2氮化物半导体层为GaN。

(附记6)

一种半导体器件，在附记1记载的半导体器件中，

上述Si的氧化膜的厚度大于比上述Si的电负性低的金属的氧化膜。

(附记7)

一种半导体器件，在附记1记载的半导体器件中，

上述Si的氧化膜的厚度大于比上述Si的电负性低的金属的氧化膜，

比上述Si的电负性低的金属的氧化膜的膜厚为1nm以上且10nm以下。

(附记8)

一种半导体器件的制造方法，包括：

(a)工序，在氮化物半导体层上形成第1金属的氧化膜，

(b)工序，在上述第1金属的氧化膜上，形成比上述第1金属的电负性低的第2金属的氧化膜，和

(c)工序，在上述第2金属的氧化膜上形成栅电极；其中

上述(a)工序为将第1金属的氧化膜堆积在氮化物半导体层上的工序，

在上述(a)工序之后，具有对上述第1金属的氧化膜进行热处理的工序。

(附记9)

一种半导体器件的制造方法，在附记8记载的半导体器件的制造方法中，

上述(a)工序为利用原子层堆积法堆积上述第1金属的氧化膜的工序。

(附记10)

一种半导体器件的制造方法，在附记8记载的半导体器件的制造方法中，

上述第1金属为Al。

(附记11)

一种半导体器件的制造方法，在附记10记载的半导体器件的制造方法中，

上述第2金属为选自Hf，Zr，Ta，Ti，Nb，La，Y，Mg的组的1种以上的元素。

(附记12)

一种半导体器件的制造方法，在附记11记载的半导体器件的制造方法中，

上述氮化物半导体层为GaN。

(附记13)

一种半导体器件的制造方法，在附记8记载的半导体器件的制造方法中，

上述第1金属的氧化膜的厚度大于上述第2金属的氧化膜的厚度。

(附记14)

一种半导体器件的制造方法，在附记8记载的半导体器件的制造方法中，

上述第1金属的氧化膜的厚度大于上述第2金属的氧化膜的厚度，

上述第2金属的氧化膜的膜厚为1nm以上且10nm以下。

(附记15)

一种半导体器件的制造方法，包括：

(a)工序，在氮化物半导体层上，形成Si的氧化膜，

(b)工序，在上述Si的氧化膜上，形成比上述Si的电负性低的金属的氧化膜，

(c)工序，在比上述Si的电负性低的金属的氧化膜上，形成栅电极；其中，

上述(a)工序为将Si的氧化膜堆积在氮化物半导体层上的工序，

在上述(a)工序之后，具有对上述Si的氧化膜进行热处理的工序。

(附记16)

一种半导体器件的制造方法，包括：

(a)工序，在衬底的上方形成第1氮化物半导体层，在上述第1氮化物半导体层上形成比上述第1氮化物半导体层的电子亲和力大的第2氮化物半导体层，在上述第2氮化物半导体层上形成比上述第2氮化物半导体层的电子亲和力小的第3氮化物半导体层，

(b)工序，通过对上述第3氮化物半导体层及上述第2氮化物半导体层进行蚀刻，形成将上述第3氮化物半导体层贯通、到达上述第2氮化物半导体层的中途的槽，

(c)工序，在上述槽的底面及侧壁上形成第1金属的氧化膜，

(d)工序，在上述第1金属的氧化膜上，形成比上述第1金属的电负性低的第2金属的氧化膜，和

(e)工序，在上述第2金属的氧化膜上，形成栅电极；其中，

上述(c)工序为将上述第1金属的氧化膜堆积在上述槽的底面及侧壁上的工序，

上述(c)工序之后，具有对上述第1金属的氧化膜进行热处理的工序。

(附记17)

一种半导体器件的制造方法，包括：

(a)工序，在衬底的上方形成第1氮化物半导体层，在上述第1氮化物半导体层上形成比上述第1氮化物半导体层的电子亲和力大的第2氮化物半导体层，在上述第2氮化物半导体层上形成比上述第2氮化物半导体层的电子亲和力小的第3氮化物半导体层，

(b)工序，通过对上述第3氮化物半导体层及上述第2氮化物半导体层进行蚀刻，形成将上述第3氮化物半导体层贯通、到达上述第2氮化物半导体层的中途的槽，

(c)工序，在上述槽的底面及侧壁上形成Si的氧化膜，

(d)工序，在上述Si的氧化膜上，形成比上述Si的电负性低的金属的氧化膜，和

(e)工序，在上述金属的氧化膜上，形成栅电极；其中，

上述(c)工序为将上述Si的氧化膜堆积在上述槽的底面及侧壁上的工序，

上述(c)工序之后，具有对上述Si的氧化膜进行热处理的工序。

附图标记说明

2DEG 二维电子气

BA 势垒层

BU 缓冲层

C 沟道

CH 沟道层

DE 漏电极

DR 漏极区域

GE 栅电极

GI 栅极绝缘膜

GIa 第1栅极绝缘膜

GIb 第2栅极绝缘膜

IF 绝缘膜

IL1 绝缘层

IL2 绝缘层

M 布线

M1 第1金属

M1O 氧化膜

M2 第2金属

M2O 氧化膜

NUC 成核层

Ox 氧化膜

SE 源电极

SR 源极区域

STR 应变松弛层

T 槽