半导体装置的制造方法以及半导体装置与流程

本申请是于2014年4月25日提出的日本专利申请特愿2014-091422的相关申请，基于该日本专利申请主张优先权，并援引该日本专利申请所记载的全部内容构成本说明书。

本说明书中公开的技术涉及半导体装置的制造方法与半导体装置。

背景技术：

在日本特开2001-1244328号公报中公开了下述技术：在包含沟槽(trench)的半导体基板上配置第1埋入材料并在第1埋入材料上配置耐蚀刻性比第1埋入材料高的第2埋入材料，之后对第2埋入材料与第1埋入材料进行回蚀。

技术实现要素：

发明要解决的课题

已知在形成了由埋入材料埋入了的沟槽后，对半导体基板进行离子注入的技术。在对有沟槽的半导体基板进行离子注入时，难以准确地控制离子注入深度。因此，产生在制造出的半导体装置之间沟槽附近的杂质浓度不均、在半导体装置之间特性(即阈值)的不均变大这一问题。

用于解决课题的手段

本说明书中公开的半导体装置的制造方法，包括：在半导体基板的表面形成沟槽的工序；形成覆盖沟槽的内面的栅绝缘膜的工序；在沟槽内的栅绝缘膜的侧面堆积第1埋入材料的工序；在沟槽内的第1埋入材料的侧面堆积耐蚀刻性比第1埋入材料高的第2埋入材料的工序；从半导体基板的表面侧通过蚀刻去除沟槽内的第1埋入材料以及第2埋入材料的一部分，使沟槽内的第2埋入材料的表面配置于比沟槽内的第1埋入材料的表面浅的位置的工序；和在蚀刻后从半导体基板的表面侧对半导体基板进行离子注入而形成扩散层的工序。

上述方法中，沟槽内的第2埋入材料的耐蚀刻性比第1埋入材料高。因此，在蚀刻时，沟槽的宽度方向中央的埋入材料(即第2埋入材料)中的蚀刻速度变得比与沟槽的侧面相接的埋入材料(即第1埋入材料)慢。其结果，沟槽内的第2埋入材料的表面配置于比沟槽内的第1埋入材料的表面浅的位置。若这样在沟槽的宽度方向中央埋入材料的蚀刻速度慢，则蚀刻的精度提高、蚀刻后的第1埋入材料以及第2埋入材料的形状稳定。因此，还能够准确地控制之后的离子注入的深度。其结果，能够抑制在制造出的半导体装置之间沟槽附近的杂质浓度不均，能够抑制在半导体装置之间产生特性(即阈值)不均。

本说明书中公开的半导体装置具有：半导体基板；形成于半导体基板的表面的沟槽；覆盖沟槽的内面的栅绝缘膜；和设置于栅绝缘膜内侧的栅电极。栅电极的表面设置于比半导体基板的表面深的位置，栅电极中的沟槽宽度方向中央的第1部分的表面设置于比栅电极中的与栅绝缘膜相接的第2部分的表面浅的位置。

附图说明

图1是示意性地示出实施例的半导体装置的截面图。

图2是示意性地示出实施例的半导体装置的制造方法的截面图(1)。

图3是示意性地示出实施例的半导体装置的制造方法的截面图(2)。

图4是示意性地示出实施例的半导体装置的制造方法的截面图(3)。

图5是示意性地示出实施例的半导体装置的制造方法的截面图(4)。

图6是示意性地示出实施例的半导体装置的制造方法的截面图(5)。

图7是示意性地示出实施例的半导体装置的制造方法的截面图(6)。

图8是示意性地示出实施例的半导体装置的制造方法的截面图(7)。

图9是示意性地示出实施例的半导体装置的制造方法的截面图(8)。

图10是示意性地示出以往的半导体装置的制造方法的截面图(1)。

图11是示意性地示出以往的半导体装置的制造方法的截面图(2)。

具体实施方式

关于以下说明的实施例的特征，如下地列举。此外，以下的各特征均独立地发挥作用。

(特征1)第1埋入材料也可以是多晶硅。第2埋入材料也可以是多晶硅。第1埋入材料也可以为：含有磷的浓度比第2埋入材料含有磷的浓度高。

(特征2)在沟槽的宽度方向上，位于第2埋入材料两侧的第1埋入材料的宽度方向上的合计厚度，也可以比第2埋入材料的宽度方向上的厚度大。根据该方法，通过进行之后的热处理，能够使第1埋入材料内的磷充分地扩散到第2埋入材料内。因此，能够由第1埋入材料以及第2埋入材料形成适当地具备导电性的栅电极。

(特征3)也可以实施蚀刻以使得与栅绝缘膜相接的部分的第1埋入材料的表面位于距半导体基板的表面的深度为400nm以内的位置。根据该方法，能够防止离子注入深度在沟槽附近局部变深。

(特征4)半导体基板也可以是第1导电型的半导体基板。形成扩散层的工序也可以包括：从半导体基板的表面侧对半导体基板离子注入第1导电型杂质，形成在半导体基板的表面露出的第1导电型的表面半导体区的工序；从半导体基板的表面侧对半导体基板离子注入第2导电型杂质，在比表面半导体区深的位置形成第2导电型的顶体区(top body region)的工序；和从半导体基板的表面侧对半导体基板离子注入第1导电型杂质，在比顶体区深的位置形成与离子注入前相比使第1导电型杂质浓度增加了的第1导电型的势垒区(barrier region)的工序。表面半导体区、顶体区和势垒区，也可以与栅绝缘膜中的形成于沟槽侧面的部分相邻而形成。

(特征5)形成扩散层的工序也可以还包括：从半导体基板的表面侧对半导体基板离子注入第2导电型杂质，在比势垒区深的位置形成第2导电型的底体区(bottom body region)的工序。底体区也可以与栅绝缘膜中的形成于沟槽侧面的部分相邻而形成。如上所述，根据本说明书公开的制造方法，如上所述，通过蚀刻使沟槽内的第2埋入材料的表面配置于比沟槽内的第1埋入材料的表面浅的位置。因此，还能够准确地控制之后的离子注入深度，能够抑制在沟槽附近顶体区和底体区向半导体基板的背面方向歪斜、在顶体区与底体区之间形成的势垒区消失的情况发生。

(特征6)本说明书公开的半导体装置的第2部分的表面，也可以设置于距半导体基板的表面的深度为400nm以内的位置。

(特征7)本说明书公开的半导体装置也可以还具有：在半导体基板的表面露出的第1导电型的表面半导体区；设置于比表面半导体区深的位置的第2导电型的顶体区；设置于比顶体区深的位置的第1导电型的势垒区；和设置于比势垒区深的位置、第1导电型杂质浓度比势垒区低的第1导电型的漂移区(drift region)。沟槽也可以贯通表面半导体区、顶体区和势垒区，下端部突出到漂移区内。

(特征8)本说明书公开的半导体装置也可以还具有底体区，该底体区设置于比势垒区深且比漂移区浅的位置。沟槽也可以还贯通底体区。

(实施例)

(半导体装置2的结构)

如图1所示，本实施例的半导体装置2是IGBT(Insulated Gate Bipolar Transistor(绝缘栅双极型晶体管)的简称)。半导体装置2具有主要含Si的半导体基板10。在半导体基板10的表面10a形成有层间绝缘膜60以及表面电极40，在半导体基板10的背面形成有背面电极50。

在半导体基板10形成有发射区12、顶体区14、势垒区16、底体区18、漂移区20、集电区22、沟槽30、栅绝缘膜32以及栅电极34。

发射区12是n型半导体区。发射区12形成于在半导体基板10的表面10a露出的范围。发射区12形成于与沟槽30内的栅绝缘膜32相接的范围。发射区12的n型杂质的浓度比漂移区20的n型杂质浓度高。本实施例中，为6×10¹⁹atom/cm³以上且7×10¹⁹atom/cm³以下。在此，“杂质浓度”一词表示该区中杂质的峰值浓度之意。发射区12相对于表面电极40电阻(欧姆)连接。

顶体区14是p型半导体区。顶体区14设置于比发射区12深的位置。发射区12与顶体区14的接合面，位于距半导体基板10的表面10a的深度为0.6μm之处。顶体区14与沟槽30内的栅绝缘膜32相接。本实施例中，顶体区14的p型杂质的浓度为1×10¹⁷atom/cm³以上且2×10¹⁷atom/cm³以下。顶体区14的一部分以未图示的范围在半导体基板10的表面10a露出，相对于表面电极40电阻连接。

势垒区16是n型半导体区。势垒区16设置于比顶体区14深的位置。势垒区16通过顶体区14而从发射区12分离开。顶体区14与势垒区16的接合面位于距半导体基板10的表面10a的深度为1.7μm之处。势垒区16与沟槽30内的栅绝缘膜32相接。本实施例中，势垒区16的p型杂质的浓度为1×10¹⁶atom/cm³以上且2×10¹⁶atom/cm³以下。

底体区18是p型半导体区。底体区18设置于比势垒区16深的位置。底体区18通过势垒区16而从顶体区14分离开。势垒区16与底体区18的接合面位于距半导体基板10的表面10a的深度为2.0μm之处。底体区18与沟槽30内的栅绝缘膜32相接。本实施例中，底体区18的p型杂质浓度为3×10¹⁶atom/cm³以上且4×10¹⁶atom/cm³以下。

漂移区20是n型半导体区。漂移区20设置于比底体区18深的位置。漂移区20通过底体区18而从势垒区16分离开。底体区18与漂移区20的接合面位于距半导体基板10的表面10a的深度为3.5μm之处。漂移区20的n型杂质浓度比势垒区18的n型杂质浓度低。本实施例中，漂移区20的n型杂质浓度为1×10¹³atoms/cm³以上且1×10¹⁴atoms/cm³以下。

集电区22是p型半导体区。集电区22设置于比漂移区20深的位置。集电区22形成于在半导体基板10的背面露出的范围。集电区22相对于背面电极50电阻连接。

沟槽30形成于半导体基板10的表面10a。沟槽30形成为，从半导体基板10的表面10a贯通发射区12、顶体区14、势垒区16以及底体区18。沟槽30的下端部突出到漂移区20内。在沟槽30的内侧具备被栅绝缘膜32覆盖的栅电极34。栅绝缘膜32的一部分还形成于半导体基板10的表面10a。

栅电极34是含磷的多晶硅制的电极。栅电极34的表面设置于比半导体基板10的表面10a深的位置。另外，栅电极34中的沟槽30的宽度方向中央的第1部分34a的表面设置于比所述栅电极34中的与所述栅绝缘膜32相接的第2部分34b的表面浅的位置(即，靠近半导体基板10的表面10a)。即，第1部分34a的表面比第2部分34b的表面向上侧突出。另外，第2部分34b的表面形成于距半导体基板10的表面10a的深度为400nm以内之处(即，距半导体基板10的表面10a的深度与400nm相同或比其浅的位置)。栅电极34的表面被层间绝缘膜60覆盖。栅电极34通过层间绝缘膜60而相对于表面电极40电绝缘。只是，在未图示的位置，栅电极34可以与外部电连接。

(半导体装置2的制造方法)

接下来，对本实施例的半导体装置2的制造方法进行说明。首先，如图2所示，在由n型的Si构成的半导体基板10的表面10a形成沟槽30。沟槽30通过各向异性蚀刻等形成。

接着，如图3所示，在沟槽30的内面以及半导体基板10的表面10a形成栅绝缘膜32。栅绝缘膜32通过热氧化法形成。

接着，如图4所示，在沟槽30内的栅绝缘膜32的表面以及半导体基板10的表面10a侧的栅绝缘膜32的表面，堆积由含磷的多晶硅构成的第1层70。在沟槽30内，第1层70从栅绝缘膜32的侧面32a、32b与栅绝缘膜32的底面起生长。在此，以沟槽30内不被第1层70完全填充的方式形成第1层70。即，以在第1层70的侧面70a与侧面70b之间形成有间隙70c的方式，形成第1层70。第1层70通过CVD(Chemical Vapor Deposition，化学气相沉积)形成。

接着，如图5所示，在沟槽30内的第1层70的表面以及半导体基板10的表面10a侧的第1层70的表面，形成由不含磷的多晶硅构成的第2层80。在沟槽30内，第2层80从第1层70的侧面70a、70b与第1层70的底面起生长。在此，以间隙70c被第2层80完全填充的方式，形成第2层80。第2层80通过CVD形成。如图5所示，在沟槽30的宽度方向上位于第2层80两侧的第1层70的宽度方向上的厚度T1、T2的合计比第2层的宽度方向上的厚度T3大。

接着，如图6所示，对沟槽30内的第1层70以及第2层80进行蚀刻。在此，从表面(上侧)对第1层70以及第2层80进行蚀刻。由此，将形成在半导体基板10的表面10a上的第1层70以及第2层80去除。另外，将沟槽30内的第1层70以及第2层80的一部分(上部)去除。蚀刻通过CDE(Chemical Dry Etching，化学干蚀刻)进行。

如上所述，第1层70由含磷的多晶硅形成，第2层80由不含磷的多晶硅形成。不含磷的多晶硅与含磷的多晶硅相比，耐蚀刻性高。因此，当实施蚀刻时，第2层80的蚀刻速度比第1层70慢，所以使得第2层80的表面81配置于比第1层70的表面71浅的位置(即，靠近半导体基板10的表面10a)。即，使得表面81比表面71向上侧突出。另外，通过蚀刻，使得第1层70的表面71与第2层80的表面81整体位于比半导体基板10的表面10a靠下侧(深)的位置。实施蚀刻以使得与栅绝缘膜32相接的部分的第1层70的表面71位于距半导体基板10的表面10a的深度为400nm以内之处。

接着，如图7所示，从半导体基板10的表面10a侧对半导体基板10进行离子注入而形成发射区12、顶体区14、势垒区16以及底体区18。另外，不被注入离子的部分的半导体基板10构成漂移区20。该工序中，首先，离子注入p型杂质(磷)而形成底体区18。接着，离子注入n型杂质(硼)而形成势垒区16。接着，离子注入p型杂质而形成顶体区14。接着，离子注入n型杂质而形成发射区12。

在该工序中，如图7的箭头90、100所示，设有倾角(例如7°)地进行离子注入。另外，如箭头90、100所示，从不同方向分2次进行离子注入。由此，能够在沟槽30两侧均匀地形成各区12～18。

接着，如图8所示，在半导体基板10的表面10a形成层间绝缘膜60。本实施例中，层间绝缘膜60通过以CVD使BPSG(Boron Phosphorus Silicon Glass，硼磷硅玻璃)体积而形成。

接着，对半导体基板10进行热处理。由此，第1层70内的磷扩散到第2层80内。由此，磷的浓度在第1层70与第2层80均匀化，这两层的磷的浓度变得大致相等。如图9所示，沟槽30内的第1层70以及第2层80构成栅电极34。基于第1层70形成第2部分34b，基于第2层80形成第1部分34a。另外，通过热处理，层间绝缘膜60的表面被回流(reflow)，并且通过离子注入而形成的各区12～18活化。

之后，通过蚀刻去除会与表面电极40(参照图1)连接的部分的层间绝缘膜60以及栅绝缘膜32。接着，在半导体基板10的表面10a整面形成表面电极40(参照图1)。表面电极40例如可以通过溅射形成。进而，之后，在半导体基板10的背面形成集电区22。集电区22通过在对半导体基板10的背面离子注入p型杂质(磷)后进行激光退火而形成。接着，在半导体基板10的背面整面形成背面电极50。背面电极50例如可以通过溅射形成。

通过进行以上的各工序完成图1的半导体装置2。

接下来，为了与本实施例的制造方法进行比较，对以往的IGBT的制造方法进行说明。以往的制造方法中，在如图3所述地形成了栅绝缘膜32后，如图10所示，在沟槽30内形成电极层102。在此，用电极层102将沟槽30完全埋入。此时，如图10中虚线所示，沿沟槽30的中心形成内聚力弱的部分104。接着，如图11所示，从上侧对电极层102进行蚀刻。于是，在内聚力弱的部分104蚀刻快速进行，所以如图11所示，在电极层102的表面形成凹部106。当在电极层102的表面形成有凹部106时，在电极层102的表面，蚀刻向图11中箭头103a所示的深度方向和箭头103b所示的横向方向进行。当电极层102被这样蚀刻时，与栅绝缘膜32相接的部分的电极层102的表面102a的蚀刻速度，不仅受到箭头103a所示的深度方向的蚀刻速度还受到箭头103b所示的横向方向的蚀刻速度的影响。因此，表面102a的蚀刻速度不稳定，蚀刻后的表面102a的位置误差变大。接着，从半导体基板10的表面10a侧对半导体基板10进行离子注入，形成发射区12、顶体区14、势垒区16以及底体区18。沟槽30附近的离子注入深度根据表面102a的位置而变化。如上所述，表面102a的位置误差大，所以沟槽30附近的离子注入深度的误差也大。因此，在以往的方法中，存在沟槽附近的杂质浓度不均、在制造出的IGBT之间特性(即阈值)的不均变大这一问题。

相对于此，在本实施例的制造方法中，由不含磷的多晶硅形成的第2层80的耐蚀刻性比由含磷的多晶硅形成的第1层70高。因此，在蚀刻时变为第2层80的表面比第1层70的表面向上侧突出的形状。如果是这样的形状，则与栅绝缘膜32相接的部分的第1层70的表面71的蚀刻速度不受图11的箭头103b所示那样的横向方向的蚀刻速度的影响。因此，可以更准确地控制表面71的蚀刻速度，能够准确地控制蚀刻后的表面71的位置。因此，能够准确地控制离子注入时的离子注入深度。即，还能够防止蚀刻后所形成的各区12～18的形状产生不均。因此，在蚀刻后从半导体基板10的表面10a侧进行离子注入来形成扩散层的情况下，能够抑制沟槽附近的杂质浓度的不均、抑制在制造出的半导体装置之间产生特性(即阈值)不均。

另外，在本实施例的制造方法中，如图5～图8所示，在沟槽30的宽度方向上位于第2层80两侧的第1层70的宽度方向上的厚度T1、T2的合计，比第2层的宽度方向上的厚度T3大。因此，在之后的热处理工序(参照图9)中，第1层70内的磷充分扩散到第2层80内。因此，能基于第1层70以及第2层80形成适当地具备导电性的栅电极34。

另外，在本实施例的制造方法中，实施蚀刻以使得与栅绝缘膜32相接的第1层70的表面位于距半导体基板10的表面10a的深度为400nm以内之处(参照图6)。如果与栅绝缘膜32相接的第1层70的表面处于距半导体基板10的表面10a的深度超过400nm的位置，则在离子注入时在沟槽30附近，离子注入深度局部变深。因此，沟槽30附近的各区12～18向半导体基板10的背面方向大幅歪斜，半导体装置2的特性劣化。在这方面，若根据本实施例的制造方法，则相比于与栅绝缘膜32相接的第1层70的表面处于距半导体基板10的表面10a的深度超过400nm的位置的情况，在蚀刻后形成各区12～18的情况下，能够减小沟槽30附近的各区12～18的歪斜。能够制造具有良好特性的半导体装置2。

另外，通过本实施例的制造方法制造的半导体装置2，在顶体区14与底体区18之间具有势垒区16。如上所述，根据本实施例的制造方法，在蚀刻时成为第2层80的表面比第1层70的表面向上侧突出的形状。因此，还能够准确地控制之后离子注入的深度。因此，还能够抑制：在沟槽30附近，顶体区14与底体区18向半导体基板10的背面方向歪斜、在顶体区14与底体区之间形成的势垒区16消失的情况的发生。

以上详细说明了本说明书公开的技术的具体例，但是这些只是例示并不限定技术方案。技术方案中记载的技术包括对以上例示的具体例进行各种变形、变更所得的技术。例如，也可以采用以下变形例。

(变形例1)上述实施例中，用含磷的多晶硅形成第1层70，用不含磷的多晶硅形成第2层80。不限于此，第1层70以及第2层80也可以都用含磷的多晶硅来形成。该情况下，只要第1层70的磷浓度比第2层80的磷浓度高即可。

(变形例2)上述实施例中，半导体装置2是IGBT，但是半导体装置2只要是沟槽栅型的半导体装置则可以为任意半导体装置。例如，半导体装置2也可以是功率MOS。

(变形例3)上述实施例中，半导体基板10由Si形成。不限于此，半导体基板10也可以由SiC形成。

另外，本说明书或附图中说明的技术要素，单独或通过各种组合而发挥技术有用性，不限定于申请时技术方案记载的组合。另外，本说明书或附图中例示的技术同时实现多个目的，通过实现其中之一的目的本身也具备技术有用性。