半导体元件的制作方法

本发明是有关于一种半导体元件，且特别是有关于一种具备静电放电(ElectroStatic Discharge，ESD)保护能力的半导体元件。

背景技术：

静电放电(ESD)是电荷在非导体或未接地的导体上累积后，经由放电路径，在短时间内快速移动放电的现象。静电放电会造成集成电路中的电路的损害。例如，人体、封装集成电路的机器或测试集成电路的仪器都是常见的带电体，当上述带电体与芯片接触时，即有可能向芯片放电。静电放电的瞬间功率可能造成芯片中的集成电路损坏或失效。

因为和现有的CMOS工艺兼容，延伸漏极金氧半晶体管(Extended Drain MOSFET，EDMOSFET)、横向双扩散金氧半晶体管(Lateral double-diffused MOSFET，LDMOSFET)以及减少表面电场(Reduced Surface Field，RESURF)被广泛地应用在功率半导体元件(Power Semiconductor Device)中。在功率半导体元件领域中，具有低导通状态电阻(On-State Resistance)的MOS常被用来当作开关。然而，电流仅流经在低导通状态电阻的MOS表面，其使得ESD放电路径受到限制。此外，具有高击穿电压(Breakdown Voltage，BV)的MOS也具有较高的触发电压(Trigger Voltage)，其导致MOS损害的风险增高。在功率半导体元件领域中，上述两者考虑在改善静电放电保护的效能上是个极大的挑战。

技术实现要素：

本发明提供一种具备静电放电保护能力的半导体元件，其可降低导通状态电阻，且提升静电放电保护的效能。

本发明提供一种半导体元件，包括：栅极结构、具有第一导电型的第一掺杂区、具有第二导电型的多个第二掺杂区、具有第一导电型的第三掺杂区以及具有第二导电型的多个第四掺杂区。栅极结构位于基底上。第一掺杂区位于栅极结构的第一侧的基底中。第二掺杂区位于第一掺杂区中。 各第二掺杂区彼此分离。第三掺杂区位于栅极结构的第二侧的基底中。第四掺杂区位于第三掺杂区中。各第四掺杂区彼此分离。第二掺杂区与第四掺杂区交错设置。

在本发明的一实施例中，上述栅极结构包括第一部分以及第二部分。第一部分靠近第一掺杂区。第一部分具有第一栅介电层位于基底上。第二部分靠近第三掺杂区。第二部分具有第二栅介电层位于基底上。导体层覆盖第一栅介电层与第二栅介电层。第二栅介电层的厚度大于第一栅介电层的厚度。

在本发明的一实施例中，上述半导体元件还包括具有第一导电型的第一阱区位于基底中。第三掺杂区与第四掺杂区位于第一阱区中。

在本发明的一实施例中，上述半导体元件还包括具有第二导电型的第二阱区位于基底中。第一掺杂区与第二掺杂区位于第二阱区中。第二阱区与第一阱区不相互接触。

在本发明的一实施例中，上述半导体元件还包括具有第一导电型的第五掺杂区位于基底中。第三掺杂区与第四掺杂区位于第五掺杂区中。第五掺杂区更延伸至栅极结构的下方。

在本发明的一实施例中，上述半导体元件还包括具有第二导电型的第二阱区位于基底中。第五掺杂区位于第二阱区中。

在本发明的一实施例中，上述半导体元件还包括具有第二导电型的场区位于基底中。第一掺杂区与第二掺杂区位于场区中。场区与第五掺杂区相互接触。

在本发明的一实施例中，上述半导体元件还包括具有第二导电型的第二阱区位于基底中。场区位于第二阱区中。

本发明提供另一种半导体元件，包括：多个漏极区、多个源极区以及栅极结构。漏极区位于基底中。源极区位于基底中。漏极区与源极区呈棋盘式间隔地配置。栅极结构位于漏极区与源极区之间的基底上，以围绕漏极区与源极区。栅极结构包括多个第一部分以及多个第二部分。各第一部分靠近对应的源极区，且具有第一栅介电层位于基底上。各第二部分靠近对应的漏极区，且具有第二栅介电层位于基底上。导体层覆盖第一栅介电层与第二栅介电层。第二栅介电层的厚度大于第一栅介电层的厚度。

在本发明的一实施例中，上述各源极区包括具有第一导电型的第一掺杂区以及具有第二导电型的多个第二掺杂区。第一掺杂区位于基底中。第二掺杂区位于第一掺杂区中。第一掺杂区围绕第二掺杂区。上述各漏极区包括具有第一导电型的第三掺杂区以及具有第二导电型的多个第四掺杂区。第三掺杂区位于基底中。第四掺杂区位于第三掺杂区中。第三掺杂区围绕第四掺杂区。

基于上述，本发明可通过厚度较薄的第二栅介电层来降低元件的导通状态电阻。另外，由于第二掺杂区与第四掺杂区交错设置，因此，本发明可并联第二掺杂区、第一掺杂区、基底、第三掺杂区、第四掺杂区，以形成BJT结构(即P/N/P与N/P/N结构)，进而提升本实施例的半导体元件的二次击穿电流。因此，本发明不仅可降低功率半导体元件的导通状态电阻，还可以提升本实施例的半导体元件的静电放电保护的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是依照本发明的一实施例所绘示的半导体元件的上视示意图。

图2A与图2B分别是依照本发明的第一实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

图3A与图3B分别是依照本发明的第二实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

图4A与图4B分别是依照本发明的第三实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

图5A与图5B分别是依照本发明的第四实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

图6A与图6B分别是依照本发明的第五实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

图7是依照本发明的另一实施例所绘示的半导体元件的上视示意图。

图8A是现有的半导体元件的ESD测试结果的电压电流图。

图8B是本发明的第一实施例的半导体元件的ESD测试结果的电压电 流图。

【符号说明】

1、2、10、20、30、40、50：半导体元件

100：基底

102a、102b、202：栅极结构

104a、104b、204：源极区

106、206：漏极区

108a、108b：第一栅介电层

110a、110b：第二栅介电层

110c：介电层

112a、112b：导体层

114a、114b、214：第一掺杂区

116a、116b、216：第二掺杂区

118、218：第三掺杂区

120、220：第四掺杂区

122：第五掺杂区

124、224a、224b：第二阱区

126：场区

128：深阱区

130：第六掺杂区

200：隔离结构

222：第一阱区

D1、D2、D3：距离

S1、S3：第一侧

S2、S4：第二侧

P_1a、P_1b、P_1c：第一部分

P_2a、P_2b、P_2c：第二部分

具体实施方式

在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第 一导电型为P型，第二导电型为N型。P型掺杂例如是硼；N型掺杂例如是磷或是砷。在本实施例中，是以第一导电型为N型，第二导电型为P型为例来说明，但本发明并不以此为限。另外，相同或相似的元件符号代表相同或相似的元件。

图1是依照本发明的一实施例所绘示的半导体元件的上视示意图。图2A与图2B分别是依照本发明的第一实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

首先，请参照图1，以上视图来说，本发明提供一种半导体元件1，包括：基底100、两栅极结构102a、102b、两源极区104a、104b以及漏极区106。两栅极结构102a、102b位于基底100上。漏极区106位于两栅极结构102a、102b之间的基底100中。源极区104a位于栅极结构102a的第一侧S1的基底100中；而源极区104b则位于栅极结构102b的第二侧S4的基底100中。基底100可例如是具有第一导电型的半导体基底，例如P型基底。半导体基底的材料例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。墓底100也可以是非掺杂外延(Non-EPI)层、掺杂外延层、覆硅绝缘(SOI)基底或其组合。

以本发明的第一实施例的半导体元件10为例来详细说明，请同时参照图1、图2A以及图2B，栅极结构102a包括：第一部分P_1a以及第二部分P_2a。第一部分P_1a靠近源极区104a，且具有第一栅介电层108a位于基底100上。第二部分P_2a靠近漏极区106，且具有第二栅介电层110a位于基底100上。导体层112a覆盖第一栅介电层108a与第二栅介电层110a。第二栅介电层110a的厚度大于第一栅介电层108a的厚度。在一实施例中，第一栅介电层108a的厚度可介于5nm至30nm之间。第二栅介电层110a的厚度可介于10nm至100nm之间。导体层112a的厚度可介于80nm至500nm之间。第一栅介电层108a、第二栅介电层110a的材料可例如是氧化硅、氮化硅或是介电常数大于4的高介电常数材料，其形成方法例如是热氧化法或是化学气相沉积法。导体层112a的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法例如是化学气相沉积法。

同样地，另一个栅极结构102b包括：第一部分P_1b以及第二部分P_2b。 第一部分P_1b靠近源极区104b，且具有第一栅介电层108b位于基底100上。第二部分P_2b靠近漏极区106，且具有第二栅介电层110b位于基底100上。导体层112b覆盖第一栅介电层108b与第二栅介电层110b。第二栅介电层110b的厚度大于第一栅介电层108b的厚度。由于第一栅介电层108b、第二栅介电层110b以及导体层112b的厚度、材料以及形成方法同上述第一栅介电层108a、第二栅介电层110a以及导体层112a，于此便不再赘述。另外，第一实施例的半导体元件10还包括介电层110c配置于第三掺杂区118的基底100上，其覆盖第三掺杂区118的表面，以避免后续掺杂工艺、沉积工艺以及光刻刻蚀工艺对基底100表面的损害。但在后续形成接触窗的工艺中，第三掺杂区118上的介电层110c将会被移除，以电性连接第三掺杂区118与接触窗(未绘示)。

值得注意的是，相比于现有的场氧化层(FOX)的厚度(即200nm至700nm)，第二栅介电层110a、110b的厚度较薄，所以在形成第二栅介电层110a、110b时不会耗费过多的基底100材料，使得第二栅介电层110a、110b与基底100之间的界面较为平坦。如此一来，相比于现有技术，本实施例的半导体元件所产生的电流在流经第二栅介电层110a、110b下方的第五掺杂区122(如图2A所示)时的路径较短，进而降低其导通状态电阻。在一实施例中，相比于现有技术，第一实施例的半导体元件10的导通状态电阻可降低20％至40％。

请同时参照图1、图2A以及图2B，源极区104a包括：具有第一导电型的第一掺杂区114a以及具有第二导电型的多个第二掺杂区116a。第一掺杂区114a位于基底100中。第二掺杂区116a位于第一掺杂区114a中。各第二掺杂区116a彼此分离，且第一掺杂区114a围绕各第二掺杂区116a的周围。同样地，另一个源极区104b包括：具有第一导电型的第一掺杂区114b以及具有第二导电型的多个第二掺杂区116b。第一掺杂区114b位于基底100中。第二掺杂区116b位于第一掺杂区114b中。各第二掺杂区116b彼此分离，且第一掺杂区114b围绕各第二掺杂区116b的周围。在一实施例中，第一掺杂区114a、114b所注入的掺质可例如是磷或是砷，掺杂的浓度可例如是1×10¹⁷/cm³至8×10²⁰/cm³。第二掺杂区116a、116b所注入的掺质可例如是硼，掺杂的浓度可例如是1×10¹⁷/cm³至8×10²⁰/cm³。

漏极区106包括：具有第一导电型的第三掺杂区118以及具有第二导电型的多个第四掺杂区120。第三掺杂区118位于基底100中。第四掺杂区120位于第三掺杂区118中。各第四掺杂区120彼此分离。第二掺杂区116a、116b与第四掺杂区120彼此交错设置。换句话说，如图1所示，在同一A-A’线方向(或B-B’线方向)上，第二掺杂区116a、116b与第四掺杂区120并不会出现在同一剖面上。由于第二掺杂区116a、116b与第四掺杂区120彼此交错设置，所以，第二掺杂区116a/第一掺杂区114a/基底100/第三掺杂区118/第四掺杂区120所构成的P/N/P/N/P结的距离较长，进而提升本实施例的半导体元件的二次击穿电流(It₂)。所谓二次击穿电流代表半导体元件到达p/n结所能承受的最大电流值，在过了此点后，半导体元件就会出现永久性的破坏而具有相当大的漏电电流，无法恢复原本元件的特性。因此，提升本实施例的半导体元件的二次击穿电流也就是提升本实施例的半导体元件的静电放电保护的效能。在一实施例中，第三掺杂区118所注入的掺质可例如是磷或是砷，掺杂的浓度可例如是1×10¹⁷/cm³至8×10²⁰/cm³。第四掺杂区120所注入的掺质可例如是硼，掺杂的浓度可例如是1×10¹⁷/cm³至8×10²⁰/cm³。

另外，请同时参照图2A以及图2B，第一实施例的半导体元件10还包括：具有第一导电型的第五掺杂区122、具有第二导电型的第二阱区124、具有第二导电型的场区126、具有第一导电型的深阱区128以及具有第一导电型的第六掺杂区130。

第五掺杂区122位于基底100中。第三掺杂区118与第四掺杂区120位于第五掺杂区122中，且第五掺杂区122更延伸至栅极结构102a、102b的下方。在一实施例中，第五掺杂区122所注入的掺质可例如是磷或是砷，掺杂的浓度可例如是1×10¹⁵/cm³至5×10¹⁸/cm³。由于第五掺杂区122的掺杂深度较浅，且其掺杂浓度较高，因此，其可降低元件的导通状态电阻。

场区126位于基底100中。第一掺杂区114a、114b与第二掺杂区116a、116b皆位于场区126中，且场区126与第五掺杂区122相互接触。第二阱区124位于基底100中。第五掺杂区122以及场区126皆位于第二阱区124中。第二阱区124自场区126的下方延伸至第五掺杂区122的下方。第二阱区124位于深阱区128中。在一实施例中，第二阱区124所注入的掺质 可例如是硼，掺杂的浓度可例如是2×10¹⁴/cm³至1×10¹⁷/cm³。场区126所注入的掺质可例如是硼，掺杂的浓度可例如是1×10¹⁶/cm³至5×10¹⁸/cm³。本实施例可通过场区126的浓度来调整元件通道的特性，借此降低触发电压(Trigger Voltage)，以提升元件的静电放电保护的效能。

深阱区128位于基底100中。第六掺杂区130a位于第一掺杂区104a的一侧的基底100中，且延伸至栅极结构102a的下方。同样地，第六掺杂区130b位于第一掺杂区104b的一侧的基底100中，且延伸至栅极结构102b的下方。在一实施例中，深阱区128所注入的掺质可例如是磷或是砷，掺杂的浓度可例如是5×10¹³/cm³至8×10¹⁶/cm³。第六掺杂区130a、130b所注入的掺质可例如是磷或是砷，掺杂的浓度可例如是1×10¹⁵/cm³至5×10¹⁷/cm³。

此外，第一实施例的半导体元件10还包括两隔离结构200配置于两源极区104a、104b两侧的基底100中，借此电性隔离其他元件。隔离结构200的材料可例如是掺杂或未掺杂的氧化硅、低应力氮化硅、氮氧化硅或其组合，其形成的方法可例如是局部区域热氧化法(LOCOS)或是浅沟道隔离法(STI)。

综上所述，本发明可通过厚度较薄的第二栅介电层来降低元件的导通状态电阻。另外，由于第二掺杂区与第四掺杂区交错设置，因此，本发明可并联第二掺杂区、第一掺杂区、基底、第三掺杂区、第四掺杂区，以形成BJT结构(即P/N/P与N/P/N结构)，进而提升本实施例的半导体元件的二次击穿电流。因此，本发明不仅可降低功率半导体元件的导通状态电阻，还可以提升本实施例的半导体元件的静电放电保护的效能。

图3A与图3B分别是依照本发明的第二实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

请参照图3A与图3B，本发明的第一实施例的半导体元件10与第二实施例的半导体元件20相似，两者不同之处在于：第二实施例的半导体元件20没有位于第二阱区124中的场区126。

图4A与图4B分别是依照本发明的第三实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

请参照图4A与图4B，本发明的第二实施例的半导体元件20与第三 实施例的半导体元件30相似。两者不同之处在于：第三实施例的半导体元件30以具有第一导电型的第一阱区222取代半导体元件20的第五掺杂区122；且以具有第二导电型的第二阱区224a、224b取代半导体元件20的第二阱区124。第一阱区222位于深阱区128中。第三掺杂区118与第四掺杂区120位于第一阱区222中。第二阱区224a、224b皆位于深阱区128中。第一掺杂区114a与第二掺杂区116a位于第二阱区224a中，且第一掺杂区114b与第二掺杂区116b位于第二阱区224b中。第一阱区222与第二阱区224a、224b皆不相互接触。第一阱区222与第二阱区224a之间具有距离D1；而第一阱区222与第二阱区224b之间具有距离D2。第三实施例的半导体元件30可通过调整距离D1、D2来调整半导体元件30的击穿电压。另一方面，第三实施例的半导体元件30也可以通过调整第一阱区222的掺杂浓度与掺杂深度来控制半导体元件30的静电放电保护的效能。在一实施例中，第一阱区222所注入的掺质可例如是磷或是砷，掺杂的浓度可例如是2×10¹⁴/cm³至5×10¹⁷/cm³，掺杂的深度可介于1000nm至4000nm之间。第二阱区224a、224b所注入的掺质可例如是硼，掺杂的浓度可例如是2×10¹⁴/cm³至1×10¹⁷/cm³。

图5A与图5B分别是依照本发明的第四实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

请参照图5A与图5B，本发明的第一实施例的半导体元件10与第四实施例的半导体元件40相似，两者不同之处在于：第四实施例的半导体元件40没有位于基底100中的深阱区128。

图6A与图6B分别是依照本发明的第五实施例的半导体元件的A-A’线与B-B’线的剖面示意图。

请参照图6A与图6B，本发明的第一实施例的半导体元件10与第五实施例的半导体元件50相似。两者不同之处在于：第五实施例的半导体元件50具有位于深阱区128中的第二阱区324a、324b，且第二阱区324a、324b彼此分离。第二阱区324a、324b之间具有距离D3。由于第二阱区324a、324b并未延伸至第五掺杂区122的下方，因此，半导体元件50可保持第五掺杂区122表面的掺杂浓度，以降低半导体元件50的导通状态电阻。

图7是依照本发明的另一实施例所绘示的半导体元件的上视示意图。

请参照图7，本发明提供另一种半导体元件2，包括：栅极结构202、多个源极区204以及多个漏极区206。源极区204与漏极区206呈棋盘式间隔地配置。栅极结构202可例如是连续的网状结构，其配置在源极区204与漏极区206之间的基底100上，以围绕源极区204与漏极区206。详细地说，栅极结构202包括第一部分P_1c以及第二部分P_2c。第一部分P_1c靠近源极区204，且具有第一栅介电层位于基底上(未绘示)。第二部分P_2c靠近漏极区206，且具有第二栅介电层位于基底上(未绘示)。导体层覆盖第一栅介电层与第二栅介电层。第二栅介电层的厚度大于第一栅介电层的厚度(未绘示)。由于半导体元件2的第一栅介电层、第二栅介电层以及导体层的厚度、材料以及形成方法同上述第一栅介电层108a、第二栅介电层110a以及导体层112a，于此便不再赘述。

同样地，半导体元件2的源极区204也包括：具有第一导电型的第一掺杂区214以及具有第二导电型的第二掺杂区216。第一掺杂区214位于基底100中。第二掺杂区216位于第一掺杂区214中。第一掺杂区214围绕第二掺杂区216的周围。漏极区206包括：具有第一导电型的第三掺杂区218以及具有第二导电型的第四掺杂区220。第三掺杂区218位于基底100中。第四掺杂区220位于第三掺杂区218中。第三掺杂区218围绕第四掺杂区220的周围。由于半导体元件2的第一掺杂区214、第二掺杂区216、第三掺杂区218以及第四掺杂区220的掺质以及掺杂浓度同上述第一掺杂区114a、第二掺杂区116a、第三掺杂区118以及第四掺杂区120，于此便不再赘述。虽然图1与图7所绘示的半导体元件的结构分别为条形(Strip)以及方形(Square)，但本发明并不以此为限。在其他实施例中，半导体元件的结构可例如是矩形、六边形、八边形、圆形或其组合。

图8A是现有的半导体元件的ESD测试结果的电压电流图。图8B是本发明的第一实施例的半导体元件的ESD测试结果的电压电流图。

此测试是利用传输线脉冲产生系统(Transmission Line Pulse，TLP)来进行。请同时参照图8A与图8B，依此测试结果，在现有的半导体元件与第一实施例的半导体元件具有相同的击穿电压状态(BV＝32V)下，现有的半导体元件的触发电压约为50V，第一实施例的半导体元件的触发电 压约为25V。第一实施例的半导体元件的触发电压(25V)远小于半导体元件的击穿电压(32V)。另外，第一实施例的半导体元件的TLP电流(也就是二次击穿电流)约为现有的半导体元件的2.2倍。由此可知，本实施例的半导体元件具有较好的静电放电保护效能。

综上所述，本发明可通过厚度较薄的第二栅介电层来降低元件的导通状态电阻。另外，由于第二掺杂区与第四掺杂区交错设置，因此，本发明可并联第二掺杂区、第一掺杂区、基底、第三掺杂区、第四掺杂区，以形成BJT结构(即P/N/P与N/P/N结构)，进而提升本实施例的半导体元件的二次击穿电流。再加上本发明也可以利用不同掺杂区的掺杂浓度、掺杂深度以及各掺杂区之间的距离来调整半导体元件的击穿电压，因此，本发明不仅可降低功率半导体元件的导通状态电阻、调整半导体元件的击穿电压，还可以提升本实施例的半导体元件的静电放电保护的效能。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，故本发明的保护范围当视权利要求所界定者为准。