一种沟槽电容及其制备方法与流程

本发明涉及半导体技术领域，具体涉及一种沟槽电容的制备方法以及该方法制备的沟槽电容。

背景技术：

在集成电路半个多世纪的发展历程中，晶体管的特征尺寸遵循摩尔定律不断缩小，实现集成电路功能与性能的不断提高。然而，电容作为最重要的存储单元，其尺寸却一直受制于介电材料，无法有效缩小，大大增加了芯片的总面积，从而，显著增加了芯片的制造成本。

为此，研发人员设计出三种电容结构：平面电容、堆叠电容、沟槽电容，以减少电容尺寸。为了得到较高的电容密度，一般采用较高介电常数的薄膜作为平面电容的介电层以减少平面电容尺寸。然而，由于电容击穿电压与介电层的介电常数成反比，因此，采用该方法获得的平面电容都具有较低的击穿电压。堆叠电容通过多层电容极板与介电层的间隔叠加，有效减少了电容尺寸，然而，随着芯片有源层厚度的减少，限制了堆叠电容的层数，从而无法有效降低电容尺寸。沟槽电容则可以使用高密度的深沟结构在垂直于衬底方向上对电容面积进行有效扩展，有效减少了电容尺寸，而且，其他元件还可以形成在沟槽电容上部，进一步减少芯片尺寸，从而降低了芯片的制造成本。

中国专利文献CN103346148A公开了一种直立式电容结构及其制备方法，该方法包括如下步骤：步骤1，在晶圆衬底上并排制作两个条形深沟结构；步骤2，在所述条形深沟结构内侧壁及晶圆衬底上表面淀积绝缘层；步骤3，在绝缘层之间的深沟中填满导电材料，形成两个条形导电层；步骤4， 通过刻蚀手段，将所述两个条形导电层之间的晶圆衬底及绝缘层去掉，形成一条直立的、与导电层等高的深沟结构；步骤5，在步骤4形成的深沟结构内填充介电材料，形成介电层；步骤6，在晶圆衬底背部减薄处理，直至裸露导电层。该直立式电容结构能够有效减少电容的平面面积，从而实现芯片体积的减小，然而，在集成电路领域，元件的尺寸是限制工艺的主要因素。从该专利文献的实施例2中可以看出，深沟的深度为60μm-500μm、宽度为3μm-5μm、间距为2μm-5μm，刻蚀深宽比过大、深沟间的间距过小。现有技术中，无论是干法刻蚀工艺还是湿法刻蚀工艺，均无法实现在衬底上形成两个间距仅为2μm-5μm，且深度深达60μm-500μm的条形深沟，两条深沟极易刻穿，良品率极低、生产成本极高，不具有实际工业生产运用价值。因此，上述方法很难实现甚至不能实现如此精密电容结构的工业化生产。

技术实现要素：

为此，本发明所要解决的是现有沟槽电容的制备方法精度要求高、不易实现工业化生产的问题，从而提供一种工艺简单、易实施的沟槽电容的制备方法以及该方法制备的沟槽电容。

为解决上述技术问题，本发明采用的技术方案如下：

本发明所述的一种沟槽电容的制备方法，包括如下步骤：

S1、在衬底上开设第一沟槽；

S2、在所述第一沟槽中形成至少一个多晶硅电容极板，所述电容极板的厚度方向与所述第一沟槽的深度方向垂直；

S3、在所述电容极板上形成与之直接层叠设置的介电层。

作为本发明实施方式之一，所述步骤S2包括：

S211、在所述第一沟槽中填充多晶硅，并对所述多晶硅进行离子掺杂，形成多晶硅填充层；

S212、在所述多晶硅填充层中开设在长度方向和深度方向贯通的第二沟槽，形成电容第一极板；

所述步骤S3中，所述介电层直接层叠设置在所述第一极板上。

所述步骤S3之后还包括：在所述第二沟槽内填充多晶硅，并对所述多晶硅进行离子掺杂；通过光刻、刻蚀方法去除晶片表面沉积的多晶硅，形成电容第二极板。

作为本发明又一实施方式，所述步骤S2包括：

S221、在所述第一沟槽中填充多晶硅，并对所述多晶硅进行离子掺杂，形成多晶硅填充层；

S222、在所述多晶硅填充层中开设沿所述第一沟槽长度方向和深度方向贯通的第二沟槽，形成两层彼此分离的电容第一极板和第二极板。

所述步骤S3包括：在所述第二沟槽中填充介电材料，形成介电层。

优选地，所述第一沟槽的横截面为方形或者圆形或者长条形。

优选地，所述第一沟槽的开设步骤为：

在所述衬底上形成第一掩膜层；

以所述第一掩膜层为掩膜对所述衬底进行刻蚀。

所述第二沟槽的开设步骤为：

在所述多晶硅填充层上形成第二掩膜层；

以所述第二掩膜层为掩膜对所述多晶硅填充层进行刻蚀。

优选地，所述步骤S3之后还包括形成覆盖所述沟槽电容的第四氧化层的步骤。

优选地，还包括在所述第四氧化层中形成贯通所述第四氧化层，并分别接触所述第一极板、所述第二极板的电容引线孔，并在所述电容引线孔中沉积导电引线形成电容引线的步骤。

本发明的上述技术方案相比现有技术具有以下优点：

1、本发明所述的一种沟槽电容的制备方法，通过两次刻蚀、两次沉积工艺制得，工艺简单、介电层厚度可调、精度要求低，不但能实现工业化生产，而且制备成本低。

2、本发明所述的一种沟槽电容的制备方法，所述沟槽电容中的各组件能够与同一IC中的薄膜晶体管同层制备，能够有效简化生产工艺，降低工艺成本。

3、本发明所述的一种沟槽电容，不但介电层厚度小，单位面积电容值高，而且制备工艺简单、易实现工业化生产。

附图说明

为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明，其中

图1-8为本发明实施例1所述沟槽电容在制备流程中的剖视图；

图9-12为本发明实施例2所述沟槽电容在制备流程中的剖视图；

图13是本发明实施例1所述的沟槽电容的制备流程图；

图14是本发明实施例2所述的沟槽电容的制备流程图；

图中附图标记表示为：1-衬底、2-钝化层、31-多晶硅填充层、32-第一极板、33-第二极板、4-介电层、51-第一掩膜层、52-第二掩膜层、6-第四氧化层、7-电容引线孔、8-电容引线。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

本发明可以以许多不同的形式实施，而不应该被理解为限于在此阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且将把本发明的构思充分传达给本领域技术人员，本发明将仅由权利要求来限定。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。

实施例1

本实施例提供一种沟槽电容及其制备方法，如图8所示，所示沟槽电容包括垂直形成在衬底1中且彼此隔离的电容第一极板32、第二极板33，以及夹设在两块所示电容极板32、33中的介电层4。

本实施例中，所述电容极板32、33为掺入杂质P的多晶硅极板，电阻值小于15Ω/□，赋予所述沟槽电容较大的电容值。

所述衬底1为硅衬底，作为本发明的可变换实施例，所述衬底1选自但不限于N型硅衬底及P型硅衬底，均可以实现本发明的目的，属于本发明的保护范围。

所述沟槽电容的制备方法，如图13所示，包括如下步骤：

S1、如图1所示，在所述衬底1上生长第一氧化层，在所述第一氧化层上形成第一光刻胶层，通过曝光、显影工艺在所述第一氧化层上形成光刻胶掩膜图案，通过刻蚀工艺对所述第一氧化层进行刻蚀，形成第一掩膜层51；然后去除光刻胶。

本实施例中，所述第一氧化层为二氧化硅层，厚度为作为本发明可变换实施例，所述第一氧化层厚度可以为均可以实现本发明的目的，属于本发明的保护范围。

如图2所示，以所述第一掩膜层51为掩膜对所述衬底1进行刻蚀，在衬底1上开设第一沟槽61，并除去所述第一掩膜层51。

所述第一沟槽61的横截面选自但不限于方形或者圆形或者长条形等任意形状，本实施例中，为了进一步减少所述沟槽电容的面积，增大单位面积的电容值，所述第一沟槽61的横截面优选为四边为直线的长条形。作为本发明 的可变换实施例，所述长条形的四边还可以为曲线或折线，均可以实现本发明的目的，属于本发明的保护范围。

所述第一沟槽61的长度可以根据产品要求与衬底尺寸任意选择，所述第一沟槽61的宽度可以为不小于1μm，所述第一沟槽61的深度可以为2μm～20μm；本实施例中，所述第一沟槽61的长度优选为100μm，所述第一沟槽61的宽度优选为2μm，所述第一沟槽61的深度优选为20μm。

S2、在所述第一沟槽61中形成至少一个多晶硅电容极板，所述电容极板的厚度方向与所述第一沟槽61的深度方向垂直，本实施例中具体为：

S221、如图3所示，在所述第一沟槽61的侧壁上沉积第二氧化层，形成钝化绝缘层2；所述第二氧化层为二氧化硅层，厚度为作为本发明可变换实施例，所述第二氧化层厚度可以为均可以实现本发明的目的，属于本发明的保护范围。

如图4所示，采用低压化学气相沉积(LPCVD)工艺，在所述第一沟槽61中填充多晶硅，并采用临场掺杂(in-siti)工艺在所述多晶硅中掺入杂质P³⁺，形成多晶硅填充层31。

S222、如图5所示，在所述多晶硅填充层31上生长第三氧化层，并在所述第三氧化层上形成第二光刻胶层，通过曝光、显影工艺在所述第三氧化层上形成光刻胶掩膜图案，以所述第二光刻胶层为掩膜，通过刻蚀工艺对所述第三氧化层进行图案化，形成所述第二掩膜层52。

如图6所示，以所述第二掩膜层52为掩膜，通过刻蚀工艺，先进行多晶硅回刻(由所述多晶硅填充层31上表面回刻至钝化绝缘层2)，再在所述多晶硅填充层31中开设在长度方向和深度方向贯通的第二沟槽62，仅形成电容第一极板32。

S3、如图6所示，在所述第一极板32靠近所述第二沟槽62的侧壁上生长介电材料，形成介电层4；本方法中，所述介电层4通过炉管热氧化生长制得，其厚度可以任意选择，即本发明所述的方法能够实现所述电容介电层4的厚度可控。由于所述介电层的厚度越大，单位面积电容值越低，因此，本 实施例所述介电层4的厚度优选为

如图7所示，在所述第二沟槽62中填充多晶硅，并对所述多晶硅进行离子掺杂，通过光刻，刻蚀去除晶片表面除第二电极引线的多晶硅，形成电容第二极板33。在此步刻蚀中，由于第一电极32上只有介电层4很薄的氧化层阻挡，为了有效避免第一电极32中的多晶硅损伤，需要按第二次沉积的多晶硅厚度，及蚀刻速率控制刻蚀的时间，不能过刻太大。

S4、优选地，如图8所示，步骤S3之后还包括形成覆盖电容所述第一极板32、所述第二极板33以及所述介电层4的第四氧化层6的步骤。其中，所述第四氧化层6厚度为700nm～900nm，优选为通过PECVD或APCVD沉积的硼磷硅玻璃(BPSG)，在炉管900℃左右回流平坦化制得。作为本发明的可变换实施例，工艺回流平坦化工艺还可以为850℃～950℃，均可以实现本发明的目的，属于本发明的保护范围。

S5、优选地，如图8所示，在所述第四氧化层6中形成贯通所述第四氧化层6，并分别接触所述第一极板32、所述第二极板33电容引线孔7，所述电极孔7应沿所述第一沟槽61的长度方法均匀分布。

在所述电极孔7内溅射导电物质，本实施例优选为铝，通过刻蚀工艺图案化，最终形成电容引线8。

实施例2

本实施例提供一种沟槽电容及其制备方法，如图12所示，所示沟槽电容包括垂直形成在衬底1中且彼此隔离的电容第一极板32、第二极板33，以及夹设在两块所示电容极板32、33中的介电层4。

本实施例中，所述电容极板32、33为掺入杂质P的多晶硅极板，电阻值小于15Ω/□，赋予所述沟槽电容较大的电容值。

所述衬底1为硅衬底，作为本发明的可变换实施例，所述衬底1选自但不限于N型硅衬底及P型硅衬底，均可以实现本发明的目的，属于本发明的保护范围。

所述沟槽电容的制备方法，如图14所示，包括如下步骤：

S1、如图1所示，在所述衬底1上生长第一氧化层，在所述第一氧化层上形成第一光刻胶层，通过曝光、显影工艺在所述第一氧化层上形成光刻胶掩膜图案，通过刻蚀工艺对所述第一氧化层进行刻蚀，形成第一掩膜层51；然后去除光刻胶。

本实施例中，所述第一氧化层为二氧化硅层，厚度为作为本发明可变换实施例，所述第一氧化层厚度可以为均可以实现本发明的目的，属于本发明的保护范围。

如图2所示，以所述第一掩膜层51为掩膜对所述衬底1进行刻蚀，在衬底1上开设第一沟槽61，并除去所述第一掩膜层51。

所述第一沟槽61的横截面选自但不限于方形或者圆形或者长条形等任意形状，本实施例中，为了进一步减少所述沟槽电容的面积，增大单位面积的电容值，所述第一沟槽61的横截面优选为四边为直线的长条形。作为本发明的可变换实施例，所述长条形的四边还可以为曲线或折线，均可以实现本发明的目的，属于本发明的保护范围。

所述第一沟槽61的长度可以根据产品要求与衬底尺寸任意选择，所述第一沟槽61的宽度可以为不小于1μm，所述第一沟槽61的深度可以为2μm～20μm；本实施例中，所述第一沟槽61的长度优选为100μm，所述第一沟槽61的宽度优选为2μm，所述第一沟槽61的深度优选为20μm。

S2、在所述第一沟槽61中形成至少一个多晶硅电容极板，所述电容极板的厚度方向与所述第一沟槽61的深度方向垂直，本实施例中具体为：

S211、如图3所示，在所述第一沟槽61的侧壁上沉积第二氧化层，形成钝化绝缘层2；所述第二氧化层为二氧化硅层，厚度为作为本发明可变换实施例，所述第二氧化层厚度可以为均可以实现本发明的目的，属于本发明的保护范围。

如图4所示，采用低压化学气相沉积(LPCVD)工艺，在所述第一沟槽61中填充多晶硅，并采用临场掺杂(in-siti)工艺在所述多晶硅中掺入杂质P³⁺， 形成多晶硅填充层31。本实施例中，所述杂质离子通过炉管掺杂，剂量可达10E16ion/cm²；作为本发明的可变换实施例，所述掺杂离子的种类和掺杂浓度不限于此，所述离子还可以为P³⁺、As³⁺、B⁺中的至少一种，所述多晶硅填充层31的电阻小于15Ω/□即可实现本发明的目的，属于本发明的保护范围。

S212、如图9所示，在所述多晶硅填充层31上生长第三氧化层，并在所述第三氧化层上形成第二光刻胶层，通过曝光、显影工艺在所述第三氧化层上形成光刻胶掩膜图案，以所述第二光刻胶层为掩膜，通过刻蚀工艺对所述第三氧化层进行图案化，形成所述第二掩膜层52。

如图10所示，以所述第二掩膜层52为掩膜，通过刻蚀工艺，先进行多晶硅回刻(由所述多晶硅填充层31上表面回刻至钝化绝缘层2)，再在所述多晶硅填充层31中开设在长度方向和深度方向贯通的第二沟槽62，形成两层彼此分离的电容第一极板32、第二极板33。

S3、如图11所示，通过LPCVD淀积TEOS(正硅酸乙酯)工艺在所述第二沟槽62中填充电容介电材料，形成介电层4。

此时，由于所述第二沟槽62的宽度即为电容介电层4的厚度，即实现了所述电容介电层4的厚度可控，所述第二沟槽62的宽度决定了所述沟槽电容单位面积电容值的大小。所述第二沟槽62的宽度可以为40nm～100nm，本实施例优选为40nm。

去除所述第二光刻胶层，并通过氧化刻蚀工艺(buffer oxide etch，BOE)去除所述第二掩膜层52，并预留出所述沟槽电容电极引线的位置。

S4、优选地，如图12所示，步骤S3之后还包括形成覆盖电容所述第一极板32、所述第二极板33以及所述介电层4的第四氧化层6的步骤。其中，所述第四氧化层6厚度为700nm～900nm，优选为通过PECVD或APCVD沉积的硼磷硅玻璃(BPSG)，在炉管900℃左右回流平坦化制得。作为本发明的可变换实施例，工艺回流平坦化工艺还可以为850℃～950℃，均可以实现本发明的目的，属于本发明的保护范围。

S5、优选地，如图12所示，在所述第四氧化层6中形成贯通所述第四氧 化层6，并分别接触所述第一极板32、所述第二极板33电容引线孔7，所述电极孔7应沿所述第一沟槽61的长度方法均匀分布。

在所述电极孔7内溅射导电物质，本实施例优选为铝，通过刻蚀工艺图案化，最终形成电容引线8。

由上述实施例可以明显看出，本发明所述的沟槽电容的制备方法，其制备工艺完全同CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)制备工艺，不但能够与COMS工艺可以完全融合，而且，工艺成熟、可靠性高、制造成本低。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。