半导体元件的制作方法

本发明涉及一种半导体元件，尤其是涉及一种具有萧基二极管(SchottkyDiode)的半导体元件。

背景技术：

萧基二极管为一种以电子作为载流子的单极性元件，因没有载流子复合(carrier recombination)的因素，而享有速度快，以及施加低正向偏压(forward bias voltage，V_f)时即有较大的顺向电流与较短的反向回复时间(reverse recovery time；t_RR)等特性。此外，萧基二极管在高频运作时，不会产生类似如PN接面电流信号难以快速截止的现象。

请参阅图1与图2，图1与图2为现有具有萧基二极管的半导体元件的示意图。如图1与图2所示，现有具有萧基二极管的半导体元件100的结构，至少具有一基底102、一大范围的n型阱区104、一环状绝缘层106、一金属硅化物层108、一环状隔离结构110以及一作为源极的n型掺杂区112。如图1与图2所示，环状绝缘层106，例如是自对准金属硅化物阻挡(self-aligned silicide blocking，以下简称为SAB)层，形成在n型阱区104上，用以定义出金属硅化物层108所欲形成的区域，而此金属硅化物层108与n型阱区104即形成一萧基二极管。

另外需注意的是，在基底102上仍设置有其他的集成电路组成元件，举例来说，基底102上可设置有晶体管元件。并且在完成基底102上其他组成元件的制作后，通常于基底102上形成一内层介电(inter-layer dielectric，以下简称为ILD)层130，并通过平坦化制作工艺移除多余的介电材料。然而，如图1所示，在进行平坦化制作工艺时，由于萧基二极管是设置在一大范围的n型阱区104上，而此处元件密度与其他区域元件密度的不同，故平坦化制作工艺常在此发生过度研磨(over-polishing)的问题，或称盘凹效应(dishing effect)。是以，通常在平坦化制作工艺之后，萧基二极管上的ILD层130内常形成一凹槽140，造成后续内连线结构的建置问题。

此外，在形成ILD层130之后，半导体集成电路或可依产品需要再进行其他步骤，例如进行取代金属栅极(replacement metal gate，以下简称为RMG)制作工艺。此时ILD层130的平坦化制作工艺会更进一步研磨基底102上的其他膜层，例如接触洞蚀刻停止层(contact etch stop layer，CESL)124甚或晶体管元件内原本用来保护虚置栅极120的硬掩模层/覆盖层122。在此研磨制作工艺中，盘凹效应可能进一步恶化，甚至造成金属硅化物层108的损害。除此之外，在RMG制作工艺中，移除虚置栅极120形成栅极沟槽(图未示)，并于栅极沟槽内填入功函数金属层与填充金属层，以及再度进行平坦化制作工艺以移除多余金属材料以形成金属栅极150时，金属材料152将会如图2所示，残留于凹槽140中，严重影响后续内连线结构的建置。

由此可知，具有萧基二极管的半导体元件因萧基二极管的存在产生许多制作工艺上的困难，更有可能导致集成电路整体电路可靠性的问题。因此，目前仍需要一种可避免上述问题的半导体元件。

技术实现要素：

根据本发明的一实施例，提供一种半导体元件，该半导体元件包含有一基底、一形成于该基底内的第一阱区、一形成于该第一阱区内的第一隔离结构、一形成于该第一阱区内的萧基势垒结构、以及多个形成于该第一阱区上的辅助结构。该基底包含有一第一导电型态，该第一阱区包含有一第二导电型态，且该第二导电型态与该第一导电型态互补(complementary)。更重要的是，该等辅助结构实体接触第一阱区。

根据本发明的一实施例，另提供一种半导体元件，该半导体元件包含有一基底、一形成于该基底内的第一阱区、一形成于该第一阱区内的第一隔离结构、一形成于该第一阱区内的萧基势垒结构、多个形成于该第一阱区上的辅助结构、以及多个形成于该第一阱区内的第一接触插塞。该基底包含有一第一导电型态，该第一阱区包含有一第二导电型态，且该第二导电型态与该第一导电型态互补。该等辅助结构实体接触该第一阱区，且该等辅助结构与该等第一接触插塞彼此电连接。

根据本发明所提供的半导体元件，在第一阱区内形成多个电性浮置(electrically floating)或与接触插塞电连接的辅助结构，以增加萧基二极管处的元件密度，故可有效地避免后续平坦化制作工艺中发生盘凹效应。

附图说明

图1与图2为现有具有萧基二极管的半导体元件的示意图；

图3为本发明所提供的一具有萧基二极管的半导体元件的第一优选实施例的布局结构示意图；

图4为第一优选实施例所提供的具有萧基二极管的半导体元件的示意图，且为图3中沿A-A’切线所得的剖视图；

图5为本发明所提供的一具有萧基二极管的半导体元件的第二优选实施例的布局结构示意图；

图6为第二优选实施例所提供的具有萧基二极管的半导体元件的示意图，且为图5中沿B-B’切线所得的剖视图；

图7～图10分别为本发明所提供的具有萧基二极管的半导体元件中，辅助结构的其他实施型态的示意图。

主要元件符号说明

100 具有萧基二极管的半导体元件

102 基底

104 n型阱区

106 环状绝缘层

108 金属硅化物层

110 环状隔离结构

112 n型掺杂区

120 虚置栅极

122 硬掩模层/覆盖层

124 接触洞蚀刻停止层

130 内层介电层

140 凹槽

150 金属栅极

152 残余金属材料

200、300 具有萧基二极管的半导体元件

202、302 基底

204、304 第一阱区

206、306 第二阱区

210、310 第一隔离结构

212、312 第二隔离结构

220、320 第一掺杂区

222、322 第二掺杂区

230、330、430 自对准金属硅化物阻挡层

232、332 预定区域

240、340、440 辅助结构

242 栅极导电层

342 导电层

344 介电层

250、350、450 萧基势垒结构

260、360、460 第一接触插塞

262 第二接触插塞

A-A’、B-B’ 切线

S 源极

D 漏极

具体实施方式

请参阅图3与图4，图3为本发明所提供的一具有萧基二极管的半导体元件的第一优选实施例的布局结构示意图，图4为第一优选实施例所提供的具有萧基二极管的半导体元件的示意图，且图4为图3中沿A-A’切线所得的剖视图。如图3与图4所示，本优选实施例提供一具有萧基二极管的半导体元件200，其包含有一基底202，基底202包含有一第一导电型态，且在本实施例中第一导电型态为p型。另外，在本实施例中基底202可为一硅基底，然而基底202可包含任何合适的材料。举例来说，在本发明的其他实施例中，基底202可包含元素半导体例如锗(germanium)，基底202也可包含化合物半导体例如锑化铟(indium antimonide，InSb)、砷化铟(indium arsenide，InAs)、磷化铟(indium phosphide，InP)、氮化镓(gallium nitride，GaN)、砷化镓(gallium arsenide，GaAs)、锑化镓(gallium antimonide，GaSb)、碲化铅(lead telluride，PbTe)，或上述材料的组合。此外，在本发明的其他实施例中，基底202上也可包含外延(epitaxial)层。基底202内，如图3与图4所示，形成有环状的第一隔离结构210与环状的第二隔离结构212。在本实施例中第一隔离结构210与第二隔离结构212可包含浅沟隔离(shallow trench isolation，以下简称为STI)结构，但不限于此。

请继续参阅图3与图4。基底202内形成有一第一阱区204，且第一阱区204包含有一第二导电型态。第二导电型态与第一导电型态互补(complementary)，因此在本优选实施例中，第二导电型态为n型。此外如图3与图4所示，第一隔离结构210形成于第一阱区204内，而第二隔离结构212形成于基底202内，尤其是形成于基底202与第一阱区204之间。且第二隔离结构212环绕第一隔离结构210与第一阱区204，用以提供半导体元件200与其他元件之间的电性隔离。另外，在第一隔离结构210下方的第一阱区204内，设置有一环状的第二阱区206(仅示于图4)，且第二阱区206包含该第一导电型态。在环状的第一隔离结构210内侧，设置有一环状的第一掺杂区220。如图3与图4所示，第一掺杂区220形成于第一阱区204内，且第一掺杂区220包含第一导电型态，故第一掺杂区220为一p型掺杂区。而在第一隔离结构210与第二隔离结构212之间，还设置有一环状的第二掺杂区222，且第二掺杂区222包含第二导电型态，故第二掺杂区222为一n型掺杂区。另外需注意的是，第二掺杂区222作为具有萧基二极管的半导体元件200的源极S。

请继续参阅图3与图4。在本优选实施例中，基底202上还形成一环状的SAB层230。此外需注意的是，第一掺杂区220形成于SAB层230下方，且第一掺杂区220完全被SAB层230覆盖。此一环状的SAB层230可定义出一预定区域232，而预定区域232即为萧基二极管的预定形成范围。更重要的是，在本优选实施例中，基底202上还形成多个辅助结构240，形成于第一阱区204上，且如图4所示，辅助结构240实体接触第一阱区204。在此需注意的是，辅助结构240可包含多晶硅。又或者，在RMG制作工艺中，作为虚置栅极的多晶硅可被金属栅极取代，此时可同时移除第一阱区上204的多晶硅并以与金属栅极相同的金属材料(例如包含阻障金属层、功函数金属层、与填充金属层)取代多晶硅。因此，辅助结构240可包含一导电层，且该导电层可以是多晶硅层或金属层。此外，辅助结构240的导电层可依产品所需而为一单一导电层或一复合导电层。更重要的是，此导电层实体接触并电连接第一阱区204。如图3所示，在本优选实施例中辅助结构240排列成一阵列图案，但不限于此。在本发明的其他实施例中，辅助结构240也可排列成格栅图案、框状图案或条状图案，该等图案绘示于图7～图10，并将于后续说明中详述。

另外值得注意的是，本优选实施例所提供的具有萧基二极管的半导体元件200中，所有的组成元件可依制作工艺需要与基底202上其他的半导体元件同时形成。举例来说，第一隔离结构210与第二隔离结构212即可与基底202上其他区域所需的隔离结构(图未示)利用STI制作工艺同时形成，辅助结构240可与基底202上用以作为栅极导电层242的多晶硅或金属材料(图皆未示)同时形成，而SAB层230则可与基底202上其他区域所需的SAB层(图未示)同时形成。上述元件的形成步骤与步骤顺序为本领域所熟知者，故于此不加以赘述。更重要的是，在完成上述组成元件以及基底202内其他阱区或掺杂区域的制作后，可进行金属硅化物制作工艺。熟悉该项技术的人士应知，在半导体集成电路中，常于栅极结构、源极/漏极或其他半导体材料上需形成金属材料以建置电连接之处形成金属硅化物，以降低半导体材料与金属材料等相异材料之间的接触电阻。而在本优选实施例中，即可利用金属硅化制作工艺，在暴露出来的第一阱区204表面形成一金属硅化物层，且此一形成于第一阱区204内的金属硅化物层即作为一萧基势垒结构250。据此，萧基势垒结构250与其下方的第一阱区204构成一萧基二极管。值得注意的是，在第一阱区204内SAB层230与辅助结构240形成之处，金属材料被SAB层230与辅助结构240阻挡而无法与硅材料反应，故SAB层230与辅助结构240形成之处未能有萧基势垒结构250的形成。且如图3所示，萧基势垒结构250可形成辅助结构240之间。

请继续参阅图3与图4。本优选实施例所提供的具有萧基二极管的半导体元件200还包含有多个第一接触插塞260与多个第二接触插塞262。第一接触插塞260与多个第二接触插塞262都形成于第一阱区204内，其中第一接触插塞260实体接触并电连接第一阱区204，且第一接触插塞260还电连接至一漏极D。值得注意的是，本优选实施例所提供的第二接触插塞262分别形成于辅助结构240上。更重要的是，在本优选实施例中，由于辅助结构240为实体接触第一阱区204的导电层，故形成于辅助结构240上的第二接触插塞262通过辅助结构240与第一阱区204电连接。由此可知，辅助结构240通过第一阱区204与第一接触插塞260电连接，而第二接触插塞262则通过第一阱区204与辅助结构240与第一接触插塞260电连接。

根据本优选实施例所提供的具有萧基二极管的半导体元件200，在第一阱区204内形成多个与接触插塞260/262电连接的辅助结构240。因此，在完成ILD层沉积并进行平坦化制作工艺，以及完成RMG制作工艺的金属栅极填充以及平坦化制作工艺时，辅助结构240能在原本第一阱区204内大范围的空旷处增加元件密度，故可有效地避免上述平坦化制作工艺中发生盘凹效应。

请参阅图5与图6，图5为本发明所提供的一具有萧基二极管的半导体元件的第二优选实施例的布局结构示意图，图6为第二优选实施例所提供的具有萧基二极管的半导体元件的示意图，且图6为图5中沿B-B’切线所得的剖视图。首先需知的是，本实施例中与第一优选实施例相同的组成元件可包含相同的导电型态与材料选择，故该等细节于后续说明中将不再赘述。如图5与图6所示，本优选实施例提供一具有萧基二极管的半导体元件300，其包含有一基底302，且基底302内如图5与图6所示，形成有环状的第一隔离结构310与环状的第二隔离结构312。在本实施例中第一隔离结构310与第二隔离结构312可包含STI结构，但不限于此。

请继续参阅图5与图6。基底302内形成有一第一阱区304，且第一隔离结构310形成于第一阱区304内，而第二隔离结构312形成于基底302与第一阱区304之间，并环绕第一隔离结构310与第一阱区304，用以提供半导体元件300与其他元件之间的电性隔离。另外，在第一隔离结构310下方的第一阱区304内，设置有一环状的第二阱区306(仅示于图6)。在环状的第一隔离结构310内侧，设置有一环状的第一掺杂区320。如图5与图6所示，第一掺杂区320形成于第一阱区304内，而在第一隔离结构310与第二隔离结构312之间，还设置有一环状的第二掺杂区322。另外需注意的是，第二掺杂区322作为具有萧基二极管的半导体元件300的源极S。

请继续参阅图5与图6。在本优选实施例中，基底302上更形成一环状的SAB层330。此外需注意的是，第一掺杂区320形成于SAB层330下方，且第一掺杂区320完全被SAB层330覆盖。此一环状的SAB层330可定义出一预定区域332，而预定区域332即为萧基二极管的预定形成范围。更重要的是，在本优选实施例中，基底302上还形成多个辅助结构340，形成于第一阱区304上。且如图6所示，辅助结构340实体接触第一阱区304。在此需注意的是，本优选实施例中的辅助结构340包含一导电层342与一介电层344，且导电层342形成于介电层344上。如图6所示，辅助结构340的介电层344实体接触第一阱区304，然而辅助结构的导电层342通过介电层344与第一阱区304电性隔离。由此可知，辅助结构340虽然与第一阱区304实体接触，但辅助结构340通过介电层344与第一阱区304电性隔离。辅助结构340可与基底302上其他元件同时形成，举例来说，辅助结构340的介电层344可与基底上其他MOS元件的栅极介电层同时形成，而其导电层342可与MOS元件的栅极导电层同时形成。因此，辅助结构340的导电层342可包含多晶硅。又或者，在RMG制作工艺中，作为虚置栅极的多晶硅可被金属栅极取代，此时可同时移除第一阱区上304的多晶硅，并以与金属栅极相同的材料(例如包含高介电常数(high-k)栅极介电层、阻障金属层、功函数金属层、与填充金属层)取代。简单地说，辅助结构340的介电层344可包含一现有栅极介电层或一high-k栅极介电层，而辅助结构340的导电层342则可包含多晶硅层或金属层。此外，辅助结构340的导电层342可依产品所需而为一单一导电层或一复合导电层。此外，本优选实施例中辅助结构340排列成一阵列图案，但不限于此。在本发明的其他实施例中，辅助结构340也可排列成格栅图案、框状图案或条状图案，该等图案绘示于图7～图10，并将于后续说明中详述。

另外值得注意的是，本优选实施例所提供的具有萧基二极管的半导体元件300中，所有的组成元件可依制作工艺需要与基底302上其他的半导体元件同时形成。举例来说，第一隔离结构310与第二隔离结构312即可与基底302上其他区域所需的隔离结构(图未示)利用STI制作工艺同时形成，辅助结构340的导电层342与介电层344可与基底302上其他区域的导电层342与介电层344同时形成，而SAB层330则可与基底302上其他区域所需的SAB层(图未示)同时形成。上述元件的形成步骤与步骤顺序为本领域所熟知者，故于此不加以赘述。更重要的是，在完成上述组成元件以及基底302内其他阱区或掺杂区域的制作后，可进行金属硅化物制作工艺。而在本优选实施例中，即可利用金属硅化制作工艺，在暴露出来的第一阱区304表面形成一金属硅化物层，且此一形成于第一阱区304内的金属硅化物层即作为一萧基势垒结构350。据此，萧基势垒结构350与其下方的第一阱区304构成一萧基二极管。如前所述，在第一阱区304内，SAB层330与辅助结构340形成之处因金属材料被SAB层330与辅助结构340阻挡而无法与硅材料反应，故SAB层330与辅助结构340形成之处并未有萧基势垒结构350的形成。且如图5与图6所示，萧基势垒结构350可形成辅助结构340之间。

请继续参阅图5与图6。本优选实施例所提供的具有萧基二极管的半导体元件300还包含有多个形成于第一阱区304内的第一接触插塞360，第一接触插塞360实体接触并电连接第一阱区304，且第一接触插塞360电连接至一漏极D。值得注意的是，本优选实施例所提供的辅助结构340通过介电层344与第一阱区304电性隔离，因此辅助结构340还与第一阱区304上的第一接触插塞360电性隔离。由此可知，本优选实施例所提供的辅助结构340为一与其他组成元件都电性隔离的结构，故本优选实施例所提供的辅助结构340也可被视为电性浮置(electrically floating)。

根据本优选实施例所提供的具有萧基二极管的半导体元件300，在第一阱区304内形成多个电性浮置的辅助结构340。因此，在完成ILD层沉积并进行平坦化制作工艺，以及完成RMG制作工艺的金属栅极填充以及平坦化制作工艺时，辅助结构340能在原本第一阱区304内大范围的空旷处增加元件密度，故可有效地避免上述平坦化制作工艺中发生盘凹效应。

另外，请参阅图7～图10，图7～图10为本发明所提供的具有萧基二极管的半导体元件中，辅助结构的其他实施型态。值得注意的是，在图7～图10中仅绘示出辅助结构、SAB层、萧基势垒结构以及第一接触插塞，以强调上述四者的空件配置关系，然而熟悉该项技术的人士仍可依据前述的第一与第二优选实施例了解本发明中辅助结构、SAB层、萧基势垒结构、第一接触插塞与其他组成元件的关系。此外需注意的是，图7～图10所述的实施型态也可实施于第一优选实施例或本发明的其他实施例中。如图7所示，本实施例所提供的辅助结构440的排列图案，除上述的阵列图案外，在本发明的一实施例中，辅助结构440可排列成一框状图案，甚或形成一如图7所示的框状连续形结构。且如图7所示，辅助结构440设置于第一接触插塞460与SAB层430之间。此外，框状连续形结构的数量可依产品需要增加，不限于图7所示者。举例来说，辅助结构440可如图8所示，为同心设置的多个框状连续形结构。又或者，辅助结构400可以包含一大框与多个设置于大框内的小框，而不限于图8所示者。如图9所示，在本发明的另一实施例中，辅助结构440可为条状图案，且辅助结构440设置于第一接触插塞460彼此之间，以及第一接触插塞460与SAB层430之间。如图10所示，在本发明的另一实施例中，辅助结构440包含格栅图案，且第一接触插塞460设置于此一格栅图案的网眼内。因此，辅助结构440可视为设置于第一接触插塞460彼此之间，以及第一接触插塞460与SAB层430之间。另外需注意的是，当辅助结构440与第一接触插塞460电连接时，辅助结构440上还可如第一优选实施例所述，设置有第二接触插塞(图未示)。重要的是，不论辅助结构440的图案形状为何，辅助结构440的设置都是为了增加萧基二极管形成处的元件密度，以避免后续平坦化制作工艺中发生盘凹效应。

综上所述，根据本发明所提供的半导体元件，在第一阱区内形成多个电性浮置或与接触插塞电连接的辅助结构，以增加萧基二极管处的元件密度，故可有效地避免后续平坦化制作工艺中发生盘凹效应。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。