鳍式场效应晶体管的制作方法

背景技术：

公开的技术大体上涉及半导体器件，更具体地涉及鳍状场效应晶体管(finfet)。

晶体管的物理缩小在每一代技术中不断构成新的挑战。技术创新诸如应变工程(如应变硅)和替代材料(如高k栅极电介质和金属栅极)已经使制造商能够不断缩小晶体管，以使沟道长度短至20-30nm。对于高性能逻辑应用，所推荐的将晶体管物理缩小以使沟道长度在20-30nm以下的途径包括：绝缘体上硅(soi)技术，在该技术中，使用形成在埋置绝缘体层上的超薄硅层来形成晶体管沟道以进一步缩小晶体管；以及多栅极晶体管，诸如双栅极和三栅极晶体管，在多栅极晶体管中使用薄板坯(如竖直的鳍状)结构来形成二维或三维晶体管沟道。对于后一种方法，在竖直和水平两个方向上缩小晶体管的沟道区的物理尺寸(如高度、宽度)同时保持高导通电流和导通/关断比仍然是一个挑战。

技术实现要素：

一方面，半导体器件包括：半导体衬底，该半导体衬底中形成有隔离区；以及鳍状半导体结构，该鳍状半导体结构竖直地突出到隔离区之上并沿第一方向横向地延伸。另外，该器件包括包覆鳍状半导体结构的沟道区的栅极电介质和包覆栅极电介质的栅电极。沟道区沿第一方向介于源极区与漏极区之间，并且具有倾斜的侧壁，沟道区具有从沟道区的基部朝向顶部连续地减小的宽度。沟道区包括体积反转区(volumeinversionregion，体反型区)，该体积反转区具有在约3nm至约4nm之间的最小宽度和在约4nm至约8nm之间的最大宽度，其中体积反转区还具有大于沟道区的总高度的约25％的高度。

另一方面，半导体器件包括半导体衬底和鳍状半导体结构，该鳍状半导体结构沿第一方向横向地延伸，并且该鳍状半导体结构具有突出到相邻隔离区之上的突出部分。另外，该器件包括形成在突出部分的沟道区上的栅极堆叠体，其中沟道区横向地介于源极区与漏极区之间。栅极堆叠体包括形成在沟道区上的栅极电介质和形成在栅极电介质上的栅电极。沟道区具有不超过32nm的竖直高度和不超过16nm的基部宽度，其中沟道区具有相对的锥形侧壁，使得沟道区具有为沟道区的竖直高度的至少25％的体积反转区。体积反转区具有一掺杂浓度和物理尺寸，使得当向栅电极施加反转偏压时，贯穿沟道区的宽度，反转区内的导带能量和价带能量(ec，ev)下降到沟道区的体(bulk，块体、大块、主体)材料的对应的导带能量和价带能量(ec,bulk，ev,bulk)以下，其中沟道区的宽度沿与第一方向相交的第二方向延伸。

附图说明

图1a是体晶体管的示意性截面图。

图1b是绝缘体上硅(soi)晶体管的示意性截面图。

图2是根据实施方案的具有体积反转区的鳍状场效应晶体管(finfet)的等轴侧视图。

图3示出了根据实施方案的具有体积反转区的finfet的区域的多个电子带图。

图4a至图4d是根据不同实施方案的具有不同尺寸和不同配置的体积反转区的finfet的沟道区的截面图。

图5是根据实施方案的具有体积反转区的多个鳍状场效应晶体管(finfet)的等轴侧视图。

具体实施方式

“理想”的金属氧化物硅(mos)晶体管包括形成在源极和漏极之间的沟道区。在沟道区上形成栅极电介质，并且使用形成在栅极电介质上的栅极来控制晶体管的沟道区。当施加在栅极和源极之间的电压的幅度的增加使得栅极-源极(vgs)电压超过晶体管的阈值电压(vt)时，晶体管的在栅极之下的沟道区变为反转的，即，在沟道的表面附近的一片传导的电荷——被称为反转层或表面反转层——在源极和漏极之间形成传导沟道，从而使晶体管“导通”。随着晶体管的大小缩小，由于行业中被称为短沟道效应(sce)的现象，通过栅极对沟道区的控制劣化，这导致各种性能指标下降，包括减小的导通/关断电流比和增加的亚阈值斜率(ss)。在下文中，将使用一种类型的晶体管如其中由一片电子形成沟道区的n沟道晶体管进行某些说明性示例。然而，这种概念同样适用于另一种类型，如其中由一片空穴形成沟道区的p型沟道晶体管。

图1a示出了形成在p型衬底14a中的n沟道平面体晶体管10a。平面体晶体管10a包括横向地介于高掺杂(n⁺)源极18a与高掺杂(n⁺)漏极22a之间的p型沟道区30a。栅极电介质26a形成在p型沟道区30a上，并且栅电极34a形成在栅极电介质26a上。晶体管10a可以是例如当vgs在晶体管10a的阈值电压(vt)以下时沟道保持在关断(不传导)状态的n沟道增强型mosfet。在运行中，当vgs>vt时，p型沟道区30a的表面区域变为反转的，并形成n型反转层38a，从而在源极18a与漏极22a之间形成反转的沟道。当施加正的漏极-源极电压vds时，电子将从源极18a流到漏极22a。栅极偏压的增加增大了反转区38a中的电子的浓度，并且引起更多的电流流动。

短沟道效应(sce)是指随着沟道长度在尺寸上减小观察到mosfetvt减小的现象。仍然参照图1a，当器件的尺寸缩小时，由源极-衬底耗尽区46a和漏极-衬底耗尽区50a占据的沟道区30a的部分(fraction)增加，从而使由栅极34a控制的沟道区30a中的电荷的部分减少。因此，现在需要较少的栅极电荷以及因此较小的栅极电势来反转沟道，从而导致较低的vt以及较低的导通/关断电流比。对于沟道长度大于约20-30nm的平面晶体管，已经采用增加沟道区30a的掺杂浓度作为减小耗尽区厚度的一种缓解方法。然而，增加沟道掺杂浓度在沟道长度在约20-30nm以下的晶体管中可能产生有限的益处，这是因为其可能使阈值电压增加并且由于载流子的散射增加而使载流子迁移率劣化。

已经使用形成在绝缘体上硅(soi)衬底中的晶体管来减小短沟道效应(sce)。图1b示出了形成在绝缘体上硅(soi)中的n沟道晶体管10b。与上文关于图1a所描述的n沟道晶体管10a类似，平面晶体管10b包括横向地介于高掺杂(n⁺)源极18b与高掺杂(n⁺)漏极22b之间的p型沟道区30b。栅极电介质26b形成在p型沟道区30b上，并且栅电极34b形成在栅极电介质26a上。与图1的晶体管10a不同，n沟道晶体管10b形成在薄硅层16b中，该薄硅层通过被称为埋置氧化物60b(盒状物(box)，如sio2)的埋置绝缘材料与体衬底14b分离。box60b可以通过限制上文关于图1a所描述的源极-衬底耗尽区和漏极-衬底耗尽区的形成来减小短沟道效应。

soi晶体管诸如图1b的n沟道晶体管10b的特性尤其取决于薄硅层16b的厚度(tsi)和box60b之上的沟道区30b的掺杂浓度。为了最大化soi技术的益处，soi晶体管具有的硅层16b的厚度tsi比耗尽区42b的厚度小，使得当沟道区30b反转时，硅层16b的整个体积都被耗尽。这样的晶体管有时被称为全耗尽soi(fdsoi)。虽然soi晶体管有效地减小了短沟道效应，但却构成若干制造挑战。例如，制作均匀的超薄硅层16b(通常<沟道长度lg的1/3至1/4)可能是一种挑战。另外，由于可以使从沟道区到衬底的散热减少的box的存在，soi晶体管可能由于温度升高而导致劣化的载流子迁移率。另外，集成soi衬底对于大批量制造来说可能是昂贵的。发明人已经发现，具有鳍状沟道并且具有本文所描述的物理特征的finfet可以提供fdsoi平面晶体管关于短沟道效应的优点，同时降低成本和加工复杂度，并且提高关于导通电流、导通/关断电流比以及亚阈值斜率的性能。

图2是根据实施方案的具有鳍状沟道的finfet200的等轴侧视图。finfet200包括沿z方向远离体衬底204竖直地突出的薄的鳍状半导体结构。该鳍状结构沿y方向介于一对隔离区212之间，上述隔离区例如为埋置一部分鳍状结构的浅沟槽隔离(sti)区。鳍状结构包括埋置的鳍部分208，该埋置的鳍部分由隔离区212埋置并且没有突出到隔离区212的顶表面之上。另外，鳍状结构包括突出到隔离区212的顶表面之上的有源(active，活动、有效、起作用的)鳍部分216。有源鳍部分216沿沟道方向(x方向)横向地延伸，并且包括沿x方向介于源极区216s与漏极区216d之间的沟道区216a。另外，finfet200包括栅极堆叠体，该栅极堆叠体包括电介质220和栅电极224。栅极电介质220包覆有源鳍部分216的沟道区216a，并且栅电极224包覆栅极电介质220。在所示的实施方案中，栅极电介质220形成在栅电极224与沟道区216a之间。栅极堆叠体沿y方向延伸跨过相邻的隔离区212。在所示的实施方案中，有源鳍部分216具有侧壁228，这些侧壁面向彼此并且以相对于z轴呈小于90度的角度成锥形即倾斜。因此，有源鳍部分216形成包括梯形沟道区216a并且沿x方向延伸的梯形鳍状结构。有源鳍部分216和沟道区216a在与隔离区212的表面相对应的竖直水平处具有基部宽度wfinbase。finfet200具有沿x方向(即沟道方向)与栅电极224的宽度相对应的物理栅极长度lg。finfet200的栅极宽度wg由y-z平面中栅极电介质220与有源鳍部分216之间交线(intersection)的长度限定。因此，沟道的面积可以被限定为lg×wg，其对应于栅电极224与有源鳍部分216之间的重叠区域。

发明人已经发现，当finfet被缩小为使得其沟道区216a具有小于约16nm的基部宽度并且还具有倾斜的侧壁时，沟道区的一些区域的器件物理学显著地偏离经典的半导体物理学。根据本文所描述的实施方案，通过设计沟道区的一些区域的物理特性，可以获得具有优化性能的finfet，包括减小的短沟道效应、增强的导通电流和导通/关断电流比以及减小的亚阈值斜率。特别地，具有小于约16nm的沟道基部宽度的finfet可以被设计为具有本文所称的体积反转区(图2中的r2)。在不受理论约束的情况下，体积反转区r2可以具有一定的物理形状、尺寸和掺杂水平，使得在反转状况下，贯穿沟道区，体积反转区的导带能量和价带能量(ec，ev)小于体半导体材料的导带能量和价带能量(ec,bulk，ev,bulk)，如当沿y方向以能量-距离图进行绘制时。特别地，实施方案包括的沟道区包括由沟道区的竖直部分限定的体积反转区，该体积反转区具有的最小宽度在约3nm至约7nm之间、在约3nm至约5nm之间或在约3nm至约4nm之间，以及具有的最大宽度在约4nm至约8nm之间或在约5nm至约7nm之间，例如约6nm。

在一些实施方案中，体积反转区(r2)直接从体衬底延伸。在一些情况下，体积反转区竖直地介于本文所称的表面反转区(r1)与本文所称的量子限制区(r3)之间，其中表面反转区在体积反转区(r2)之下，量子限制区在体积反转区之上。量子限制区(r3)是指其中物理尺寸接近或小于半导体材料中的激子的玻尔半径的区域。在si中，发明人已经发现，在某些情况下量子限制发生在鳍状结构的宽度小于如约3-4nm的区域中。在不受任何理论约束的情况下，与体积反转区(r2)不同，r1的器件物理学可以通过经典的半导体模型来描述，其中在反转状况下，导带能量和价带能量在半导体体积的表面附近降低，但是在形成的耗尽区外增加到其体值。下文关于图3的电子带图更详细地描述体积反转状况和表面反转状况。根据实施方案，当除了体积反转区(r2)之外还存在表面反转区(r1)和量子限制区(r3)中的一者或两者时，沟道区被设计为使得体积反转区(r2)具有大于沟道区的总高度的约25％的高度，该沟道区的总高度可以被限定为r1、r2和r3的总高度。另外，根据实施方案，沟道区可以被设计为使得表面反转区(r1)具有小于沟道区的总高度的约70％的高度，并且量子限制区(r3)具有小于沟道区的总高度的约20％的高度。

图2中所示的实施方案的表面反转区(r1)、体积反转区(r2)以及量子限制区(r3)的物理特性将在下文中更详细地描述。在所示的实施方案中，finfet200的沟道区216a一体地连接到体衬底204，并且该沟道区从其基部开始包括表面反转区(r1)、连接到r1的体积反转区(r2)以及连接到r2的量子限制区(r3)。沟道区216a在隔离区212的表面之上具有总高度hfin，该总高度包括高度为hr1的r1的高度、高度为hr2的r2的高度以及高度为hr3的r3的高度。虽然在所示的实施方案中，三个区r1、r2和r3全部都包括在沟道区216a中，但是其他的实施方案也是有可能的。例如，在其他实施方案中，沟道区216a包括图2中的三个区r1、r2和r3中的两个连续的区。例如，沟道区216a可以包括r1和r2但不包括r3，或者包括r2和r3但不包括r1。在另外的其他实施方案中，沟道区216a仅包括r2。下面参照图2、图3的示意性带图以及图4a至图4d的不同实施方案来描述三个区r1、r2和r3中的每一个的尺寸和属性。

仍然参照图2，在一些实施方案中，基部鳍宽度wfinbase通常可以对应于有时被称为“x节点”的技术节点，其中x是对应于如最小特征大小的特征尺寸(如，处于纳米级)。例如，“100nm节点”可以指其中栅极长度或其他关键的光刻(lithographical)限定特征可以在物理上为约100nm的逻辑技术。然而，最小特征大小可以实质上不同于命名的技术节点。在不同实施方案中，wfinbase不超过16nm、12nm、9nm或6nm。在不同实施方案中，wfinbase可以：在约12nm至约16nm之间或在约13nm至约15nm之间，例如约14nm(如图4a)；在约8nm至约12nm之间或在约9nm至约11nm之间，例如约10nm(如图4b)；在约5nm至约9nm之间或在约6nm至约8nm之间，例如约7nm(如图4c)；或在约2nm至约6nm之间或在约3nm至约5nm之间，例如约4nm(如图4d)。

在不同实施方案中，总沟道区高度hfin不超过约34nm。在不同实施方案中，hfin可以：在约27nm至约35nm之间或在约29nm至约33nm之间，例如约32nm(如图4a)；在约17nm至约25nm之间或在约19nm至约23nm之间，例如约22nm(如图4b)；在约12nm至约20nm之间或在约14nm至约18nm之间，例如约17nm(如图4c)；或在约8nm至约16nm之间或在约10nm至约14nm之间，例如约12nm(如图4d)。

仍然参照图2，发明人已经发现，体积反转区r2可以特别地被配置为通过具有一定宽度而在反转状况下基本上完全体积反转。在不同实施方案中，r2具有的最小宽度在约3nm至约7nm之间、在约3nm至约5nm之间或在约3nm至约4nm之间，例如约3nm，并且具有的最大宽度在约4nm至约8nm之间或在约5nm至约7nm之间，例如约6nm。在图2中，最大宽度和最小宽度对应于由r2限定的梯形区域的下宽度和上宽度。

另外，发明人已经发现，具有相对于总沟道区高度hfin的特定高度hr2的r2对于最大性能可能是有利的。在不同实施方案中，hr2表示大于总沟道区高度hfin的约25％、约30％、约50％或约90％，或者在这些百分比值之间的任何范围，诸如在hfin的约50％至90％之间。

仍然参照图2，在不同实施方案中，量子限制区(r3)具有为如上所述的r2的最小宽度的最大宽度。此外，在不同实施方案中，r3具有的高度hr3不超过约3nm，例如在约3nm至约1nm之间，或者不超过约2nm，例如在约2nm至约1nm之间。在一些实施方案中，hr3表示小于总沟道区高度hfin的5％、10％、15％或20％，或者在这些百分比值之间的任何范围。在不受任何理论约束的情况下，量子限制区是指其中物理尺寸接近或小于半导体材料中的激子的玻尔半径的区域。载流子(电子和空穴或激子)可以经受量子力学载流子的限制，除了其他效果以外，这可能导致半导体材料的带隙增加，该带隙增加又会导致vt的局部增加。因此，发明人已经发现，具有上述尺寸有利于实现不受r3不利影响的finfet的整体性能，上述不利影响诸如例如除了其他finfet特性以外的增加的vt分布和亚阈值斜率。

仍然参照图2，在不同实施方案中，表面反转区(r1)具有为如上所述的r2的最大宽度的最小宽度以及为如上所述的wfinbase的最大宽度。另外，在不同实施方案中，r1具有高度hr1＝hfin-hr2-hr3。例如，r1可以小于hfin的70％、55％、35％或15％。

在一些实施方案中，类似于上文关于图1b所描述的埋置氧化物60b的埋置氧化物可以竖直地介于埋置的鳍部分208与衬底204之间。通过具有上文关于图2所描述的r1、r2和r3的特定配置，发明人已经发现，埋置氧化物不提供额外的益处，因此可以在鳍状半导体结构与衬底204之间排除，如图2中所示的。因此，产生的finfet200可以以相对较低的成本制造。

在不同实施方案中，衬底204是半导体衬底。在一些实施方案中，衬底是使(100)晶体平面族中的一个作为主表面(图2中面向z方向的表面)的硅衬底。在一些实施方案中，鳍状半导体结构沿<110>族硅晶体方向延伸，并且产生的finfet200的漏极电流id沿<110>方向流动。在这样的实施方案中，产生的finfet对于p沟道晶体管可能是最佳化的，这是由于与沿其他晶体方向相比，硅中的沿<110>方向的空穴迁移率可能相对较高。在一些其他实施方案中，鳍状半导体结构旋转45^o使得它们沿<100>族硅晶体方向延伸，并且产生的finfet200的漏极电流id沿<100>方向流动。在这样的实施方案中，产生的finfet对于n沟道晶体管可能是最佳化的，这是由于与沿其他晶体方向相比，沿<100>方向的电子迁移率可能相对较高。在另外的其他实施方案中，n沟道finfet具有沿<100>方向延伸的沟道，而p沟道finfet具有沿<110>方向延伸的沟道。

仍然参照图2，根据不同实施方案，鳍状半导体结构的沟道区216a对于n沟道finfet可以p掺杂的，对于p沟道finfet可以是n掺杂的，或者对于p沟道finfet或n沟道finfet任一者均没有进行掺杂以基本上保持本征。在不同实施方案中，沟道区216a具有在约1.5×10¹⁰/cm³至约1.0×10¹⁶/cm³之间、在约1.5×10¹⁰/cm³至约1.0×10¹⁴/cm³之间或在约1.5×10¹⁰/cm³至约1.0×10¹²/cm³之间的净掺杂浓度。在一些实施方案中，具有较低掺杂浓度可以提高载流子迁移率，这可以增加ion和ion/off比。如本文所使用的，净掺杂浓度是指形成finfet的沟道区的类型的掺杂剂的浓度与相反类型掺杂剂的浓度之间的差。

仍然参照图2，根据不同实施方案，包覆沟道区216a的栅极电介质220可以由合适的栅极电介质材料形成，该栅极电介质材料包括诸如但不限于以下电介质材料：sio2、si3n4、ta2o5、srtio3、zro2、hfo2、al2o3、la2o3、y2o3、hfsio4、laalo3或非化学计量型的上述各项的不同混合物及其组合或叠堆体，仅举几例。

可以针对晶体管的期望驱动电流来选择栅极电介质220的有效氧化物厚度(eot)，并且该eot可以被选择为具有基于沟道长度lg、有效沟道宽度以及鳍基部宽度中的一个或多个的值。在不同实施方案中，栅极电介质220的eot可以被选择为具有以下值，该值在约0.5nm至约2nm之间、在约0.7nm至约1.5nm之间或在约0.9nm至1.3nm之间的值，例如约1.0nm。

取决于finfet200是n沟道finfet(n-finfet)还是p沟道finfet(p-finfet)，并且基于阈值电压的期望值，可以使用合适的金属或半导体材料来形成栅电极224。在栅电极224包括金属的实施方案中，阈值电压部分地取决于栅电极224的金属材料的金属功函数与沟道区216a的费米能级之间的能量差；或者在栅电极224包括半导体的实施方案中，阈值电压部分地取决于栅电极224的费米能级与沟道区216a的费米能级之间的能量差。

在finfet200是n-finfet的实施方案中，用于栅电极224的合适材料包括p掺杂半导体诸如p掺杂多晶硅或者合适的“p型”金属，使得栅电极224的功函数φm,n可以调节到在约4.1ev至约4.65ev之间、在约4.1ev至约4.4ev之间或在约4.4ev至约4.65ev之间。

在finfet200是p-finfet的实施方案中，用于栅电极224的合适材料包括n掺杂半导体诸如n掺杂多晶硅或者合适的金属，使得栅电极224的功函数φm,p可以调节到在约4.65ev至约5.2ev之间、在约4.65ev至约4.9ev之间或在约4.9ev至约5.2ev之间。

在不同实施方案中，用于栅电极224的合适金属包括如钨(w)、钛(ti)、钽(ta)、钼(mo)、铷(ru)、tin、tan、tacn以及tasixny，仅举几例。将会理解，对于低电压cmos应用，n-finfet和p-finfet两者可以包括类似或相同的基部材料，其中具有杂质以实现上述的期望功函数。

在一些实施方案中，由于电源电压(vdd)的缩小，所以期望对于两种晶体管类型(n-finfet和p-finfet)实现低且对称的阈值电压。为了对于两种晶体管类型实现对称的阈值电压，在一些实施方案中，针对n-finfet和p-finfet选择栅电极使得差(φm,p-ef)和(φm,n-ef)不超过约0.5ev、0.3ev或0.2ev，其中ef是沟道区216a的费米能级。

仍然参照图2，发明人已经发现，出于若干原因，将有源鳍部分216配置为具有大体上梯形的形状可以是有利的。从制造角度来看，具有梯形形状为有源鳍部分216提供了增强的结构支撑。另外，与基本上竖直(如，在89至90度之间)的侧壁相比，具有锥形侧壁228可以显著地更容易加工。此外，具有锥形侧壁228通常使得更容易使用一技术，诸如化学气相沉积或高密度等离子体化学气相沉积，来填充隔离区212，而不会在隔离区中形成不期望的空隙。在不同实施方案中，锥形侧壁228可以形成相对于z轴介于约88度和约80度之间、介于约88度和约82度之间或介于约88度和约85度之间的角度。

仍然参照图2，发明人已经发现，为了抑制finfet200中的短沟道效应，在隔离区212的表面之上的有源区的基部宽度优选地约等于或大于栅极长度lg。因此，对于图2的finfet200的、具有在隔离区212的表面水平之上宽度连续地减小的梯形形状的所示出实施方案，wfinbase在lg的约80％至约200％之间、或者在lg的约90％至约150％之间、或者在lg的约100％至约120％之间。

图3示出了表示finfet的两个区的示意性电子带图，这两个区与上文关于图2所描述的finfet200的表面反转区r1和体积反转区r2类似。大体上，电子带图绘制随例如宽度内的横向位置(图2中的y方向)变化的电子能量。在finfet中，栅电极在finfet的沟道区的两个侧壁上的接近导致与上文关于图1a和图1b所描述的平面晶体管显著不同的静电场。在不受理论约束的情况下，已经发现，由于沟道区的相对较窄的宽度，反转电荷分布可能在沟道区的各个部分内显著变化，这尤其取决于沟道区的宽度。

图3示意性地示出了电子带图300和350，其在物理上对应于图2的finfet200分别在与表面反转区(r1)内取得的宽度(w1)相对应的竖直水平处和与体积反转区(r2)内取得的宽度(w2)相对应的竖直水平处截取的跨过沟道区216a的截面。带图300示出了在与r1(图2)内的w1相对应的竖直水平处的沟道区的第一侧和第二侧上的栅极电介质的电子带320a与320b之间的finfet的沟道区的导带304和价带308。带图350示出了在与r2(图2)内的w2相对应的竖直水平处的沟道区的第一侧和第二侧上的栅极电介质的电子带320c与320d之间的finfet的沟道区的导带354和价带358。ef,bulk是指finfet的沟道区的费米能量。还由虚线表示出在对应的体单栅极平面晶体管中的导带324(ec,bulk)和价带328(ev,bulk)。

图3中的各种带的弯曲示出了在恒定的栅极-源极电压vgs下沟道区的宽度减小的效果，如由在栅电极处的能级移位(evgs)所指示的。带图300示出了在表面反转区r1中，在反转状况下，w1大于或等于耗尽宽度wdepm(在具有相同的掺杂和材料的对应体沟道中形成的耗尽宽度)的两倍，即，在沟道区的两侧内，w1≥2wdepm。在这种状况下，存在在其中发生非常少量的带弯曲或基本上不发生带弯曲的中性区域312，这对应于图2中的区域204。在中性区域中，导带304和价带308分别接近对应的体能量ec,bulk和ev,bulk的值。在这种状况下，反转电荷qinv相对地局限于在栅极电介质与沟道区的半导体材料之间的界面区域316a和316b处。反转区中的载流子的浓度部分地由电压降ψs确定。因为存在两个在其中发生表面反转的界面区域316a和316b，所以与具有单栅极的平面晶体管相比，驱动电流ids增加(如，加倍)。

与表面反转区r1不同，在体积反转区r2中，在反转状况下，w2小于最大耗尽宽度wdepm的两倍(即，在沟道区两侧内，w2<2wdepm)，并且不存在中性区域。在这种状况下，由于栅电极在沟道区的两侧上的接近，导带354和价带358的能量在沟道区的整个宽度上下降到对应的体能量ec,bulk和ev,bulk以下，并且反转电荷qinv不再局限于界面区域316b和316b，而是遍布r2的体积分布。如本文所使用的，这种状况被称为体积反转。发明人已经发现，期望的是具有被配置为在finfet导通时经受体积反转的、相对较大体积的沟道区。在不受任何理论约束的情况下，具有相对较大体积的反转区r2的优点之一是，更大量的电流进一步远离栅极电介质/沟道界面区域流动。这可以是有利的，原因在于这些界面区域尤其可以具有可能会使电子和/或空穴迁移率(μn和/或μp)劣化的界面散射中心，这样的劣化又会导致驱动电流和/或亚阈值斜率劣化。另外，有源鳍区域的宽度w2可以基本上降低到2wdepm以下，并且仍然保持高ion和高的on/ioff比。

在上文中，当相对于地如衬底或者鳍状结构的埋置部分向栅电极施加在约0.2v至1.0v之间、在约0.2v至约0.8v之间或在约0.2v至约0.6v之间的栅极电压时，可以满足反转条件。

图4a至图4d分别示出了根据不同实施方案的finfet400、420、440和460的截面图。finfet400、420、440和460可以但不受限制地分别对应于技术节点14nm、10nm、7nm和4nm。图4a至图4d的视图表示沟道区的截面(类似于图2中的沟道区216a沿垂直于沟道方向(x方向)的平面(y-z平面)截取的)。所示的finfet包括埋置的鳍部分208，该埋置的鳍部分的相邻处或周围形成有隔离区212。埋置的鳍部分208可以具有与上文关于图2所描述的半导体衬底相似的材料、定向和掺杂水平。图4a至图4d中所示的finfet的沟道区沿x方向横向地在页面的内外延伸，并且介于源极区和漏极区(类似于图2的源极区216s和漏极区216d，在图4a至图4d中未示出)之间。为了清楚起见，栅极电介质和栅电极未在图4a至图4d中示出，但是以类似于关于图2所描述的方式存在。也就是说，栅极电介质包覆沟道区，并且栅电极包覆栅极电介质。

在图4a至图4d的finfet400、420、440和460中，沟道区包括上文关于图2所描述的三个区——即表面反转区(r1)、体积反转区(r2)和量子限制区(r3)——中的至少体积反转区(r2)和量子限制区(r3)。finfet400、420、440和460具有一体积反转区(r2)，该体积反转区具有在约3nm至约4nm之间的最小宽度以及在约4nm至约8nm之间的最大宽度，并且具有大于沟道区的总高度的约25％的高度。图4a至图4d中的finfet的r1类似于上文关于图2和图3所描述的r1，并且具有在鳍的基部处的由wfinbase给出的最大宽度，以及具有在r2的基部处的由wr2max给出的最小宽度。r1内的宽度大于或等于耗尽宽度的两倍即2wdepm，如上文关于图3所描述的，使得在反转状况下，不受任何理论约束，在中心区域(类似于图2中的204)中存在中性区域，在该中性区域中没有发生带弯曲并且导带能量和价带能量的最大值各自都没有下降到对应的体能量ec,bulk和ev,bulk以下。

另外，图4a至图4d中的finfet的r2类似于上文关于图2和图3所描述的r2，并且具有在r2的基部处的由wr2max给出的最大宽度，以及在r3的基部处的由wr2min给出的最小宽度。r2内的宽度小于耗尽宽度的两倍即2wdepm，如上文关于图3所描述的，使得在反转状况下，不受任何理论约束，不存在中性区域，并且导带能量和价带能量在基本上r2的整个体积上分别都下降到对应的体能量ec,bulk和ev,bulk以下。

另外，图4a至图4d中的finfet的r3类似于上文关于图2所描述的r3，并且具有值由在r3的基部处的wr2min给出的最大宽度，以及朝向鳍的顶部连续地减小。

图4a至图4d中的finfet具有倾斜的侧壁，该侧壁的角度可以由r2的侧壁处相对于z方向的θ来量化，并且具有类似于上文关于图2所描述的值。

参照图4a，根据一种实施方案的finfet400包括：连接到埋置的鳍部分208的半导体材料并且形成埋置的鳍部分的半导体材料的延伸部的表面反转区(r1)418；连接到r1418的半导体材料并且形成r1418的半导体材料的延伸部的体积反转区(r2)408；以及连接到r2408的半导体材料并且形成r2408的半导体材料的延伸部的量子限制区(r3)404。finfet400具有的基部宽度wfinbase406在约12nm至约16nm之间或在约13nm至约15nm之间，例如约14nm；具有的最大体积反转宽度wr2max414在约4nm至约8nm之间，例如约7nm；以及具有的最小体积反转宽度wr2min412在约3nm至约4nm之间，例如约3nm。

finfet400具有的第一高度hr1在约17nm至约25nm之间或在约19nm至约23nm之间，例如约21nm；具有的第二高度hr2在约8nm至约12nm之间或在约9nm至约11nm之间，例如约10nm；以及具有的第三高度hr3小于约2nm，例如约1nm。finfet400具有的总高度hfin在约28nm至约36nm之间或在约30nm至约34nm之间，例如约32nm。

finfet400的第二高度hr2与总高度hfin之比超过约30％。

参照图4b，类似于图4a的finfet400，根据另一实施方案的finfet420包括表面反转区(r1)438、体积反转区(r2)428和量子限制区(r3)424。

finfet420具有的基部宽度wfinbase426在约8nm至约12nm之间或在约9nm至约11nm之间，例如约10nm；具有的最大体积反转宽度wr2max434在约4nm至约8nm之间，例如约7nm；以及具有的最小体积反转宽度wr2min432在约3nm至约4nm之间，例如约3nm。

finfet420具有的r1的第一高度hr1在约8nm至约12nm之间或在约9nm至约11nm之间，例如约10nm；具有的第二高度hr2在约9nm至约13nm之间或在约10nm至约12nm之间，例如约11nm；以及具有的第三高度hr3小于约2nm，例如约1nm。finfet400具有的总高度hfin在约17nm至约25nm之间或在约19nm至约23nm之间，例如约21nm。

finfet420的第二高度hr2与总高度hfin之比超过约50％。

参照图4c，分别类似于图4a的finfet400和图4b的finfet420，根据另一实施方案的finfet440包括体积反转区(r2)448和量子限制区(r3)444。然而，与finfet400(图4a)和420(图4b)不同，finfet440不包括表面反转区(r1)。因此，在反转状况下，当r2进行体积反转时，finfet440中不发生表面反转。

finfet440具有的基部宽度wfinbase446等于wr2max且在约4nm至约8nm之间，例如约7nm，以及具有的最小体积反转宽度wr2min452在约3nm至约4nm之间，例如约3nm。

finfet440具有的第二高度hr2在约14nm至约18nm之间或在约15nm至约17nm之间，例如约16nm；以及具有的第三高度hr3小于约2nm，例如约1nm。finfet440具有的总高度hfin在约13nm至约21nm之间或在约15nm至约19nm之间，例如约17nm。

finfet440的第二高度hr2与总高度hfin之比超过90％。

参照图4d，分别类似于图4a的finfet400和图4b的finfet420，根据另一实施方案的finfet460包括体积反转区(r2)468和量子限制区(r3)464。然而，与finfet400和420不同但类似于图4c的finfet440，finfet460不包括表面反转区(r1)。因此，在反转状况下，当r2进行体积反转时，finfet460中不发生表面反转。

finfet460具有的基部宽度wfinbase466等于wr2max且在约4nm至约8nm之间，例如约4nm，以及具有的最小体积反转宽度wr2min462在约3nm至约4nm之间，例如约3nm。

finfet460具有的第二高度hr2在约8nm至约12nm之间或在约9nm至约11nm之间，例如约10nm，以及具有的第三高度hr3小于约2nm，例如约1nm。finfet460具有的总高度hfin在约10nm至约14nm之间或在约11nm至约13nm之间，例如约12nm。

finfet460的第二高度hr2与总高度hfin之比超过约90％。

参照图5，多个与上述各实施方案类似的finfet可以由公共栅电极连接，以增加整体的驱动电流。图5示出了finfet器件500，该器件包括多个有源鳍区域516a、516b和516c，每个有源鳍区域由相邻的隔离区512分离，并且每个有源鳍区域都具有源极区(分别为516s-1、516s-2和516s-3)以及漏极区(分别为516d-1、516d-2和516d-3)。有源鳍区域516a、516b和516c分别形成埋置的鳍部分508a、508b和508c的连续延伸部，上述埋置的鳍部分中的每一个从体衬底504中连续地延伸。多个有源鳍区域被栅极电介质520a、520b和520c包覆，如所示的实施方案中，该栅极电介质可以是连续的。公共栅电极524形成在栅极电介质上，使得多个有源鳍区域由施加到栅电极524的单个栅极电压控制。在栅极电介质520a、520b和520c中的每一个的下面并且在栅电极524的下面，以及在相应的源极区与漏极区之间形成有沟道区(未标记)。

虽然已经根据某些实施方案描述了本发明，但是对于本领域普通技术人员而言明了的其他实施方案也在本发明的范围之内，包括没有提供本文阐述的所有特征和优点的实施方案。此外，上述各实施方案可以组合以提供其他实施方案。另外，在一个实施方案的上下文中示出的某些特征也可以并入其他实施方案中。因此，本发明的范围仅通过参考所附权利要求来限定。