相变存储器的制备方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种相变存储器的制备方法。

背景技术：

随着技术的发展，半导体存储器，如闪存(flash)、静态随机存储器(sram)及动态随机存储器(dram)等，正逐步面临其在更先进工艺技术节点下“技术瓶颈”问题。发展新型存储技术，以克服当前半导体存储技术面临的限制，适应高容量、低功耗以及快速存取等应用需求具有重要的研发价值。

近年来，以相变材料为存储介质的相变存储器(phase-changememory，pcm)正受到高度关注。与半导体存储器相比，pcm属于电阻型存储器，具有一些明显的优势，如制造成本低、抗辐射、具有优异的尺寸微缩性能及多位元存储能力以适应更高容量存储等，目前已被认可为下一代主流存储技术。pcm通常基于ge、sb以及te元素的二元或三元合金为核心相变存储材料，然而在pcm制备过程中，相变材料与接触电极之间的接触性能，相变材料的生长条件以及相变材料的非晶态都有对pcm的性能产生影响。这样会造成相变存储材料以及加热电极的组分与物性发生变化，继而严重影响pcm的工作性能，如造成多次编程操作后初始状态出现漂移，循环寿命下降，长期数据保持力降低等。

技术实现要素：

本发明的目的在于，提供一种相变存储器的制备方法，解决现有技术中相变材料与接触电极之间的接触问题。

为解决上述技术问题，本发明提供一种相变存储器的制备方法，包括：

提供半导体衬底，所述半导体衬底的表面包括第一介质层以及位于所述第一介质层中、用于引出电极的连接塞；

沉积第二介质层，所述第二介质层覆盖所述第一介质层以及所述连接塞；

去除部分所述连接塞以及部分所述第一介质层上的所述第二介质层，形成一沟槽；

沉积覆盖所述沟槽的底壁、所述沟槽的侧壁以及所述第二介质层的底部接触电极，沉积位于所述沟槽内并覆盖所述底部接触电极的外延层和位于所述沟槽内并覆盖所述外延层的第三介质层；

去除所述沟槽中的所述第一介质层上的所述底部接触电极、所述外延层以及所述第三介质层，随后沉积第四介质层以填满所述沟槽；

依次沉积相变材料层和顶部接触电极，所述相变材料层以及所述顶部接触电极依次覆盖所述底部接触电极。

可选的，在沉积所述相变材料层之前，还包括去除位于所述沟槽的侧壁上的部分所述底部接触电极，形成一凹槽。

可选的，所述底部接触电极的剖面形状为l型。

可选的，所述底部接触电极的位于所述沟槽的侧壁上的厚度为5nm～15nm。

可选的，所述底部接触电极的材料为tin、tan、ticn或tisin。

可选的，所述外延层的材料为硅。

可选的，采用原子沉积工艺沉积所述外延层，并且，采用的反应气体包括sih4和h2，或sih2cl2和h2，其中，通入的sih4或sih2cl2的流量为50sccm～200sccm，通入的h2的流量为50sccm～200sccm，采用的温度为200℃～400℃，压强为10pa～200pa。

可选的，沉积的所述外延层的厚度为3nm～5nm。

可选的，所述第三介质层的材料为氧化硅或氮化硅。

可选的，所述相变材料层为ge2sb2te5、n掺杂ge2sb2te5、c掺杂ge2sb2te5、ti掺杂ge2sb2te5、o掺杂ge2sb2te5、si掺杂ge2sb2te5、ge2sbte5、gete、sb2te3中的任意一种或多种形成的合金材料。

可选的，所述半导体衬底中还包括浅沟槽隔离结构、阱区、第一掺杂区以及第二掺杂区。

可选的，制备所述相变存储器的同时制备外围电路，所述外围电路包括mos晶体管。

本发明提供的相变存储器的制备方法，在所述底部接触电极表面原位生长 一层外延层，之后再沉积所述第三介质层，避免接触的电极的表面被氧化，提高底部接触电极与相变材料层之间的接触性能，提高相变存储器的性能。

附图说明

图1为本发明一实施例中相变存储器的制备方法的流程图；

图2a为本发明一实施例中的形成第二介质层的结构示意图；

图2b为本发明一实施例中的形成沟槽的结构示意图；

图2c为本发明一实施例中的形成底部接触电极、外延层和第三介质层的结构示意图；

图2d为本发明一实施例中的形成抗反射层、低温氧化层以及第二图形化的光阻的结构示意图；

图2e为本发明一实施例中的刻蚀底部接触电极、外延层和第三介质层的结构示意图；

图2f为本发明一实施例中的形成第四介质层的结构示意图；

图2g为本发明一实施例中的形成凹槽的结构示意图；

图2h为本发明一实施例中的相变材料层和顶部接触电极的结构示意图；

图3为本发明一实施例中制备的相变存储器的结构图。

具体实施方式

下面将结合示意图对本发明的相变存储器的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

本发明的核心思想在于，在所述底部接触电极表面原位生长一层外延层，之后再沉积所述第三介质层，避免底部接触电极的表面被氧化，提高底部接触电极与相变材料层之间的接触性能，提高相变存储器的性能。

图1为本发明一实施例中制备相变存储器的流程图，下文结合图2a-图2g以及图3对本发明的相变存储器的制备方法的各步骤进行具体说明，本领域技术人员应该理解的是，下文中的“第一”、“第二”、“底部”以及“顶部”等仅 为了便于区分制备过程中的不同结构，可以表示相同的材料等。而且，图2a-图2g的并非按照实际比例，而是按位置关系进行示意性的绘制。相变存储器的制备流程具体包括如下步骤：

参考图2a所示，执行步骤s1，提供半导体衬底10，所述半导体衬底10中包括阱区13、浅沟槽隔离结构14、第一掺杂区15以及第二掺杂区16，其中，浅沟槽隔离结构14为氧化硅等材料，阱区13为as掺杂的硅，第一掺杂区15为n掺杂区，第二掺杂区16为p掺杂区，所述阱区13、浅沟槽隔离结构14、第一掺杂区15以及第二掺杂区16的制备方法为本领域技术人员都可以理解的，在此不作赘述。此外，所述半导体衬底10的表面覆盖第一介质层11，所述第一介质层11为氮化硅或氧化硅材料，并且选择性刻蚀所述第一介质层11之后，在刻蚀的区域填充金属形成用于引出电极的连接塞12。

继续参考图2a所示，执行步骤s2，沉积第二介质层20，所述第二介质层20覆盖所述第一介质层11以及所述连接塞12。本实施例中，所述第二介质层20为氮化硅或氧化硅材料。

参考图2b所示，执行步骤s3，在所述第二介质层20上形成第一图形化的光阻21，以第一图形化的光阻21为掩膜选择性刻蚀所述第二介质层20，去除部分所述连接塞12以及部分所述第一介质层11上的所述第二介质层20，形成一沟槽22。之后，去除所述第一图形化的光阻21。

参考图2c所示，执行步骤s4，在所述半导体衬底10上依次沉积底部接触电极31、外延层32以及第三介质层33，所述底部接触电极31覆盖所述沟槽22的底壁、所述沟槽22的侧壁以及所述第二介质层20，所述外延层32位于所述沟槽22内并覆盖所述底部接触电极31，所述第三介质层33位于所述沟槽22内并覆盖所述外延层32。在本实施例中，采用原子层沉积工艺沉积所述底部接触电极31，所述底部接触电极31的材料为tin、tan、ticn或tisin，所述底部接触电极31用于与连接塞12电连接。沉积完所述底部接触电极31之后，原位采用原子层沉积工艺沉积外延层32，所述外延层32的材料的硅，所述第三介质层33为氧化硅或氮化硅。采用原子沉积工艺沉积所述外延层32的过程中，采用的反应气体包括sih4和h2，或sih2cl2和h2，其中，sih4或sih2cl2的流量为50sccm～200sccm，h2的流量为50sccm～200sccm，采用的温度为200℃～400℃， 压强为10pa～200pa，并且沉积的所述外延层32的厚度为3nm～5nm，外延层32完全覆盖在底部接触电极31上，避免在沉积第三介质层33或者在后续的其他有氧存在的工艺过程中，底部接触电极31的表面与氧接触而被氧化。

参考图2d所示，执行步骤s5，在所述半导体衬底10的表面上沉积抗反射层41、低温氧化层42以及第二图形化的光阻43，抗反射层41填满所述沟槽22并覆盖所述第三介质层33，所述低温氧化层42覆盖所述抗反射层41，接着，以所述第二图形化的光阻43为掩膜进行刻蚀，去除所述沟槽22中的所述第一介质层11上的所述底部接触电极31、所述外延层32、所述第三介质层33、所述抗反射层41以及所述低温氧化层42，形成如图2e中的结构。

接着，参考图2f所示，去除所述抗反射层41、所述低温氧化层42以及所述第二图形化的光阻43。之后，在沟槽22中沉积第四介质层50，所述第四介质层50填满所述沟槽22，其中，所述第四介质层50可以为氧化硅或氮化硅。采用等离子体刻蚀去除第二介质层20上的底部接触电极31、所述外延层32、所述第三介质层33以及部分所述第四介质层50，形成如图2g所示的结构。此时，从图2g中可以看出，形成的所述底部接触电极31的形状为“l”型。所述底部接触电极31的位于所述沟槽22的侧壁上的厚度d为5nm～15nm，所述底部接触电极31的“l”型，可以减小与连接塞12之间的接触电阻，确保相变存储器的低功耗。同时，由于所述底部接触电极31的外还形成有一层外延层32，避免底部接触电极31的氧化，从而提高后续的底部接触电极31的接触性能。

继续参考图2g所示，刻蚀部分所述底部接触电极31，去除位于所述沟槽22的侧壁上的部分所述底部接触电极31，在所述底部接触电极31中形成凹槽51。接着，参考图2h所示，执行步骤s6，依次沉积相变材料层61和顶部接触电极62，所述相变材料层61覆盖所述底部接触电极31、部分所述第二介质层20以及部分所述第四介质层50，其中，所述相变材料层61为ge2sb2te5、n掺杂ge2sb2te5、c掺杂ge2sb2te5、ti掺杂ge2sb2te5、o掺杂ge2sb2te5、si掺杂ge2sb2te5、ge2sbte5、gete、sb2te3中的任意一种或多种形成的合金材料。所述相变材料层61通过凹槽61与顶部接触电极31接触，减小两者之间的接触面积，减小接触电阻。之后，所述顶部接触电极62覆盖所述相变材料层61。同样的，所述顶部接触电极62可以为tin或tan材料。

参考图3所示，需要说明的是，制备所述相变存储器的同时制备外围电路，所述外围电路包括mos晶体管，mos晶体管包括n阱71、源区或漏区72以及栅极73，其制备的方法及结构为本领域技术人员都可以理解的，在此不作赘述。

综上所述，本发明的相变存储器的制备方法，在所述底部接触电极表面原位生长一层外延层，之后再沉积所述第三介质层，避免接触的电极的表面被氧化，提高底部接触电极与相变材料层之间的接触性能，提高相变存储器的性能。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。