晶片封装体及其制造方法与流程

本发明有关于一种晶片封装技术，特别为有关于一种晶片封装体及其制造方法。

背景技术：

晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。

感测晶片与集成电路晶片在技术发展上有所差异，因此考量到制造成本，具有感测功能的晶片封装体通常与其他集成电路晶片各自独立地设置于电路板上，再通过打线彼此电性连接。

然而，上述制造方法限制了电路板的尺寸，进而导致具有感测功能的电子产品的尺寸难以进一步缩小。

因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题。

技术实现要素：

本发明实施例提供一种晶片封装体，包括：一感测装置；一第一导电结构，设置于感测装置上，且电性连接感测装置；一晶片及一第二导电结构，设置于感测装置上，其中晶片内包括一集成电路装置，第二导电结构位于晶片上，且电性连接集成电路装置及第一导电结构；以及一绝缘层，覆盖感测装置及晶片，其中绝缘层内具有一孔洞，第一导电结构位于孔洞的底部下方，且绝缘层的一顶表面与第二导电结构的一顶表面共平面。

本发明实施例提供一种晶片封装体的制造方法，包括：在一感测装置上形成一第一导电结构，第一导电结构电性连接感测装置；在感测装置上提供一晶片及一第二导电结构，晶片内包括一集成电路装置，第二导电结构位于晶片上且电性连接集成电路装置及第一导电结构；以及形成一绝缘层，以覆盖感测装置及晶片，其中绝缘层内具有一孔洞，第一导电结构位于孔洞的底部下方，且绝缘层的一顶表面与第二导电结构的一顶表面共平面。

本发明能够降低晶片封装体的高度，进而缩小具有感测功能的电子产品的尺寸。

附图说明

图1A至1F是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。

图2是绘示出根据本发明一实施例的晶片封装体的平面示意图。

图3及4是绘示出根据本发明其他实施例的晶片封装体的剖面示意图。

图5A至5D是绘示出根据本发明又另一实施例的晶片封装体的制造方法的剖面示意图。

图6是绘示出根据本发明又另一实施例的晶片封装体的平面示意图。

其中，附图中符号的简单说明如下：

100 基底

100a 第一表面

100b 第二表面

110 半导体基底

120 绝缘层

130 晶片区

140 感测装置

150a 顶层导电垫

150b 底层导电垫

160 内连线结构

170 光学部件

180 间隔层

190 盖板

200 空腔

210 开口

220 绝缘层

230 重布线层

240 第一导电结构

240s 顶表面

250 晶片

260 集成电路装置

270 导电垫

280 内连线结构

290 第二导电结构

290s 顶表面

300 粘着层

310 绝缘层

320 孔洞

330 重布线层

340 保护层

350 第三导电结构

360 保护层

370 承载基底。

具体实施方式

以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。

本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical System，MEMS)、生物辨识元件(biometric device)、微流体系统(micro fluidic systems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package，WSP)制程对影像感测元件、发光二极管(light-emitting diodes，LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、指纹辨识器(fingerprint recognition device)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。

其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆栈(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)或系统级封装(System in Package，SIP)的晶片封装体。

以下配合图1A至1F及图2说明本发明一实施例的晶片封装体的制造方法，其中图1A至1F是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图，且图2是绘示出根据本发明一实施例的晶片封装体的平面示意图。

请参照图1A，提供一基底100，其具有一第一表面100a及与其相对的一第二表面100b，且由一半导体基底110及邻接的一绝缘层120所构成。半导体基底110邻近于第二表面100b，且可为一硅基底或其他半导体基底。举例来说，半导体基底110可为一硅晶圆，以利于进行晶圆级封装制程。绝缘层120邻近于第一表面100a，且可由层间介电层(interlayer dielectric，ILD)、金属间介电层(inter-metal dielectric，IMD)及覆盖的钝化层(passivation)组成。为简化图式，此处仅绘示出单层的绝缘层120。在本实施例中，绝缘层120可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。

在本实施例中，基底100包括多个晶片区130，为简化图式，此处仅绘示出单一晶片区130。每一晶片区130的半导体基底110内具有一感测装置140，其可邻近于半导体基底110与绝缘层120之间的界面。在本实施例中，感测装置140包括一影像感测元件(例如，互补式金属氧化物半导体影像感测元件(Complementary Metal-Oxide-Semiconductor Image Sensor，CIS))。在其他实施例中，感测装置140用以感测生物特征(例如，感测装置140可包括一指纹辨识元件)，或用以感测环境特征(例如，感测装置140可包括一温度感测元件、一湿度感测元件、一压力感测元件、一电容感测元件或其他适合的感测元件)。

每一晶片区130的绝缘层120内具有一个或一个以上的导电垫，导电垫可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以上下堆迭的顶层导电垫150a及底层导电垫150b作为范例说明。在其他范例中，顶层导电垫150a与底层导电垫150b之间具有中间导电垫及介层窗(via)。在本实施例中，顶层导电垫150a及底层导电垫150b可包括铜、铝或其他适合的导电材料。顶层导电垫150a及底层导电垫150b可通过绝缘层120内的内连线结构与半导体基底110内的感测装置140电性连接。为简化图式，此处仅以虚线160表示感测装置140与底层导电垫150b之间的内连线结构。

可通过涂布、曝光及显影制程，在基底100的第一表面100a上形成对应于感测装置140的一光学部件170。光学部件170可包括滤光层及微透镜或其他适合的光学部件。

接着，可通过一间隔层(或称作围堰(dam))180，将一盖板190贴附于基底100的第一表面100a上，间隔层180、盖板190及基底100围绕出一空腔200，使得光学部件170位于空腔200内。在一实施例中，间隔层180大致上不吸收水气。在一实施例中，间隔层180不具有粘性，因此间隔层180可与额外的粘着胶接触。在另一实施例中，间隔层180可具有粘性，因此间隔层180可不与任何的粘着胶接触，以确保间隔层180的位置不因粘着胶而移动。同时，由于不需使用粘着胶，可避免粘着胶溢流而造成污染。在本实施例中，间隔层180可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene，BCB)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates))、光阻材料或其他适合的绝缘材料。再者，盖板190可包括玻璃、蓝宝石或其他适合的保护材料。

请参照图1B，以盖板190作为承载基板，对基底100的第二表面100b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、机械研磨(mechanical grinding)制程或化学机械研磨(chemical mechanical polishing)制程)，以减少基底100的厚度。

接着，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区130的基底100内形成多个开口210。开口210自基底100的第二表面100b朝第一表面100a延伸，且开口210穿过半导体基底110而延伸至绝缘层120内，以分别露出对应的底层导电垫150b的顶表面。

接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在基底100的第二表面100b上形成一绝缘层220，绝缘层220顺应性延伸至基底100的开口210内，且覆盖露出的底层导电垫150b。在本实施例中，绝缘层220可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。

请参照图1C，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，去除开口210的底部上的绝缘层220，以露出底层导电垫150b的顶表面。

接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层220上形成图案化的重布线层(redistribution layer，RDL)230。重布线层230位于第二表面100b上，且顺应性延伸至开口210的侧壁及底部上。重布线层230经由开口210直接电性接触或间接电性连接至露出的底层导电垫150b，并通过绝缘层220与半导体基底110电性隔离。因此，开口210内的重布线层230也称为硅通孔电极(through silicon via，TSV)。在一实施例中，重布线层230可包括铜、铝、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。

接着，将多个第一导电结构240对应地形成于第二表面100b上的重布线层230上。在本实施例中，可通过打线接合(Wire Bonding)制程形成第一导电结构240，此时第一导电结构240为球体(例如，接合球(bonding ball))，且第一导电结构240可包括金或其他适合的导电材料。在其他实施例中，也可先在重布线层230上形成绝缘层，绝缘层具有露出重布线层230的开口，并依序进行无电镀制程、微影制程及电镀制程而在上述开口内形成第一导电结构240，此时第一导电结构240为柱体(例如，导电柱)，且第一导电结构240可包括铜或其他适合的导电材料。

请参照图1D，在基底100的第二表面100b上提供一晶片250，晶片250的上表面上具有多个第二导电结构290，并通过一粘着层(例如，粘着胶)300将具有第二导电结构290的晶片250贴附于绝缘层220上。在本实施例中，晶片250内包括一集成电路装置260。再者，集成电路装置260可包括信号处理元件(例如，影像信号处理元件(Image Signal Process，ISP))或其他特定应用集成电路元件(Application-specific integrated circuit，ASIC)。晶片250内可包括一个或一个以上的导电垫，其可邻近于晶片250的上表面，且第二导电结构290位于对应的导电垫上。为简化图式，此处仅绘示出晶片250内的两个导电垫270。在一实施例中，导电垫270可为单层导电层或具有多层的导电层结构，此处仅以单层导电层作为范例说明。在一实施例中，导电垫270可通过晶片250内的内连线结构(如虚线280所示)而与集成电路装置260电性连接。

在本实施例中，可先提供具有集成电路装置260及导电垫270的晶圆，且将第二导电结构290形成于晶圆的导电垫270上，并对晶圆依序进行薄化制程及切割制程而形成晶片250，后续直接在第二表面100b上贴附具有第二导电结构290的晶片250，如此一来不仅有利于第二导电结构290的制作，也能够防止晶片250产生破裂。详细而言，晶片250的厚度远比晶圆的厚度小，若将晶片250贴附于第二表面100b上之后再形成第二导电结构290，则在形成第二导电结构290的步骤期间，晶片250将因厚度小及支撑力不足而产生破裂。

在某些实施例中，可在晶圆上进行打线接合制程，以将第二导电结构290形成于导电垫270上，此时第二导电结构290为球体且可包括金或其他适合的导电材料。在其他实施例中，也可在晶圆上依序进行无电镀制程、微影制程及电镀制程而形成第二导电结构290，此时第二导电结构290为柱体且可包括铜或其他适合的导电材料。在本实施例中，第二导电结构290的材料可相同或不同于第一导电结构240的材料，且第二导电结构290的形成方法可相同或不同于第一导电结构240的形成方法。

在本实施例中，基底100的尺寸大于晶片250的尺寸。再者，当基底100的尺寸足够大时，可在基底100的第二表面100b上设置一个以上具有不同集成电路功能的晶片250。在一实施例中，晶片250与基底100的感测装置140完全上下重叠。在其他实施例中，晶片250也可与基底100的感测装置140部分上下重叠或未上下重叠。

在将具有第二导电结构290的晶片250贴附于绝缘层220上之后，可通过模塑成型(molding)制程或沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在基底100的第二表面100b上形成一绝缘层310，以覆盖基底100、第一导电结构240、重布线层230、晶片250及第二导电结构290。在本实施例中，绝缘层310未填入基底100的开口210内。在其他实施例中，绝缘层310可部分填入基底100的开口210内或将其填满。在本实施例中，绝缘层310可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。

请参照图1E，对绝缘层310的顶表面进行研磨制程(例如，机械研磨制程或化学机械研磨制程)，直到露出被绝缘层310覆盖的第二导电结构290。在上述研磨制程期间，不仅绝缘层310的厚度降低，第二导电结构290的顶表面也会被局部研磨，使得绝缘层310的顶表面与第二导电结构290的顶表面共平面。在本实施例中，第二导电结构290为球体，在上述研磨制程之前，第二导电结构290的顶表面为不平坦的，而在上述研磨制程之后，第二导电结构290的顶表面的一部分变为平坦的，如图1E中的顶表面290s所示。在其他实施例中，第二导电结构290为柱体，在上述研磨制程之前及之后，第二导电结构290的顶表面皆为平坦的。

接着，可通过激光钻孔(laser drilling)制程或其他适合的制程，在经研磨的绝缘层310内形成多个孔洞320，以分别露出对应的第一导电结构240。在形成孔洞320的步骤中，第一导电结构240作为缓冲层，例如激光终止层(laser stopper)，因此第一导电结构240位于孔洞320的底部下方，且能够避免上述制程破坏重布线层230，因而能够提升晶片封装体的可靠度或品质。再者，由于绝缘层310经研磨而厚度降低，且重布线层230上形成有第一导电结构240，因此可降低孔洞320的深度，进而大幅降低孔洞320的深宽比(aspect ratio，AR)而有利于制作孔洞320。

在本实施例中，在形成孔洞320之前，第一导电结构240具有大致上平滑的顶表面，而在形成孔洞320之后，提供缓冲效果的第一导电结构240的顶表面变得不平滑，如图1E中的顶表面240s所示。

请参照图1F，其是绘示出沿着图2中的剖线I-I’的剖面示意图。可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层310上形成图案化的重布线层330。位于绝缘层310上的重布线层330直接电性接触或间接电性连接露出的第二导电结构290，且重布线层330还顺应性延伸至孔洞320的侧壁及底部上，并经由孔洞320直接电性接触或间接电性连接至露出的第一导电结构240。在其他实施例中，重布线层330也可填满绝缘层310的孔洞320。在本实施例中，重布线层330可包括铜、铝、金、铂、镍、锡、前述的组合或其他适合的导电材料。

接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在重布线层330及绝缘层310上形成一保护层340。在本实施例中，保护层340的一部分填入孔洞320，而在孔洞320内的重布线层330与保护层340之间形成空隙。在其他实施例中，保护层340可填满孔洞320。在本实施例中，保护层340可包括环氧树脂、绿漆(solder mask)、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他适合的绝缘材料。

接着，可通过微影制程及蚀刻制程，在每一晶片区130的保护层340内形成多个开口，以露出位于绝缘层310上的重布线层330的一部分。在一实施例中，当保护层340包括光阻材料时，可仅通过微影制程，在保护层340内形成开口。

接着，将多个第三导电结构350形成于保护层340的开口内，以直接电性接触或间接电性连接露出的重布线层330。在本实施例中，第三导电结构350可为凸块(例如，接合球或导电柱)或其他适合的导电结构。举例来说，可通过电镀制程、网版印刷制程或其他适合的制程，在保护层340的开口内形成焊料，且进行回焊制而形成焊球(solder ball)，以作为第三导电结构350。在本实施例中，第三导电结构350可包括锡、铅、铜、金、镍、前述的组合或其他适合的导电材料。

在一实施例中，第三导电结构350的尺寸大于第一导电结构240及/或第二导电结构290的尺寸。在一实施例中，第三导电结构350的材料不同于第一导电结构240及/或第二导电结构290的材料。在一实施例中，第三导电结构350的形成方法不同于第一导电结构240及/或第二导电结构290的形成方法。举例来说，第三导电结构350通过回焊制程所形成，而第一导电结构240及/或第二导电结构290可通过打线接合制程或电镀制程所形成。

根据本发明实施例，第一导电结构240及第二导电结构290的材料(例如，金)能够与重布线层230及330的材料(例如，铝)直接共晶接合，因此第一导电结构240及第二导电结构290可分别直接形成于重布线层230及330上，而无需额外对重布线层230及330进行表面处理(例如，额外形成镍层)。再者，由于可采用打线接合制程而非回焊制程来形成第一导电结构240及第二导电结构290，因此亦能够简化制程。

在本实施例中，某些第三导电结构350未重叠晶片250，且横向地位于第一导电结构240与第二导电结构290之间，如图1F及图2所示。再者，某些第三导电结构350可直接设置于第二导电结构290上方，因而与第二导电结构290及晶片250重叠，且重布线层330夹设于第二导电结构290与第三导电结构350之间，如图2所示。在本实施例中，开口210的尺寸大于第一导电结构240及孔洞320的尺寸。可以理解的是，第一导电结构240、第二导电结构290及第三导电结构350的位置、数量及形状取决于设计需求而不限定于此。

接着，沿着相邻晶片区130之间的切割道(未绘示)，进行切割制程，以形成多个独立的晶片封装体。在本实施例中，基底100及晶片250的信号或其他输出电路(例如，电源供应或接地)分别经由第一导电结构240及第二导电结构290向外输出。

根据本发明的上述实施例，感测装置及一个或一个以上的集成电路装置整合于同一晶片封装体内，进而能够缩小后续接合的电路板的尺寸。再者，覆盖基底及晶片的绝缘层经研磨而尽可能降低了厚度，第二导电结构为尺寸较小的接合球或导电柱而非打线，且因研磨绝缘层而露出的第二导电结构可直接构成外部导电路径，因此能够进一步降低晶片封装体的高度，进而缩小具有感测功能的电子产品的尺寸。

请参照图3，其绘示出根据本发明另一实施例的晶片封装体的剖面示意图，其中相同于前述图1A至1F及图2的实施例的部件使用相同的标号并省略其说明。图3中的晶片封装体的结构及制造方法类似于图1F及图2中的晶片封装体的结构及制造方法，差异在于图1F中的第一导电结构240为接合球，而图3中的第一导电结构240为导电柱，且图3中的晶片封装体还包括一保护层360。

在图3的实施例中，在形成图案化的重布线层230之后，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在重布线层230及绝缘层220上形成保护层360，保护层360填满或部分填入开口210。在本实施例中，保护层360可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他适合的绝缘材料。

接着，可通过微影制程及蚀刻制程，在每一晶片区130的保护层360内形成多个开口，以露出位于绝缘层220上的重布线层230的一部分。在一实施例中，当保护层360包括光阻材料时，可仅通过微影制程，在保护层360内形成开口。

接着，依序进行无电镀制程、微影制程及电镀制程，将第一导电结构240形成于保护层360的开口内，以直接电性接触或间接电性连接露出的重布线层230。此时，第一导电结构240为柱体(例如，导电柱)，且第一导电结构240可包括铜或其他适合的导电材料。

在形成第一导电结构240之后，将具有第二导电结构290的晶片250贴附于保护层360上。后续可通过类似或相同于图1D至1F所示的步骤完成图3中的晶片封装体的制作。

请参照图4，其绘示出根据本发明又另一实施例的晶片封装体的剖面示意图，其中相同于前述图1A至1F、图2及图3的实施例的部件使用相同的标号并省略其说明。图4中的晶片封装体的结构及制造方法类似于图1F、图2及图3中的晶片封装体的结构及制造方法。

类似于图1A所示的步骤，提供基底100。接着，在基底100的第一表面100a上提供一承载基底370。承载基底370可包括硅或其他适合的支撑材料。接着，以承载基底370作为支撑，对基底100的第二表面100b进行薄化制程，并在薄化的第二表面100b上形成光学部件170、间隔层180及盖板190。

类似于图1B所示的步骤，可通过微影制程及蚀刻制程形成开口210。开口210自承载基底370朝基底100延伸，且开口210穿过承载基底370而延伸至绝缘层120内，以分别露出对应的顶层导电垫150a的顶表面。接着，可通过沉积制程，在承载基底370上形成一绝缘层220，绝缘层220顺应性延伸至承载基底370的开口210内，且覆盖露出的顶层导电垫150a。

类似于图1C所示的步骤，去除开口210的底部上的绝缘层220，以露出顶层导电垫150a的顶表面。之后，在绝缘层220上形成图案化的重布线层230。重布线层230经由开口210直接电性接触或间接电性连接至露出的顶层导电垫150a。

类似于图3所示的步骤，在重布线层230及绝缘层220上形成保护层360，并在保护层360内形成开口，以露出位于绝缘层220上的重布线层230的一部分。接着，依序进行无电镀制程、微影制程及电镀制程，将第一导电结构240形成于保护层360的开口内。

类似于图1D所示的步骤，在晶圆上依序进行无电镀制程、微影制程及电镀制程，以形成第二导电结构290，并对晶圆依序进行薄化制程及切割制程而形成晶片250，后续将具有第二导电结构290的晶片250贴附于保护层360上。在本实施例中，第一导电结构240及第二导电结构290皆为导电柱，然而在其他实施例中第一导电结构240及/或第二导电结构290也可为接合球。

之后，在承载基底370上形成绝缘层310，以覆盖承载基底370、第一导电结构240、重布线层230、晶片250及第二导电结构290。后续可通过类似或相同于图1E至1F所示的步骤完成图4中的晶片封装体的制作。

以下配合图5A至5D及图6说明本发明又另一实施例的晶片封装体的制造方法，其中图5A至5D是绘示出根据本发明又另一实施例的晶片封装体的制造方法的剖面示意图，且图6是绘示出根据本发明又另一实施例的晶片封装体的平面示意图，且其中相同于前述图1A至1F及图2至4的实施例的部件使用相同的标号并省略其说明。

请参照图5A，类似于图1A所示的步骤，在基底100的第一表面100a上形成对应于感测装置140的光学部件170，且通过间隔层180，将盖板190贴附于基底100的第一表面100a上，并对基底100的第二表面100b进行薄化制程。

接着，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区130的基底100内形成多个开口210。开口210沿着晶片区130的边缘自第二表面100b朝第一表面100a延伸，进而穿过半导体基底110，开口210露出绝缘层120的顶表面而未延伸至绝缘层120内。

接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在基底100的第二表面100b上形成一绝缘层220，绝缘层220填满开口210，且覆盖露出的绝缘层120。

请参照图5B，可通过刻痕(notching)制程或其他适合的制程，去除邻近于晶片区130边缘的绝缘层220、绝缘层120、顶层导电垫150a及底层导电垫150b的一部分，使得开口210进一步延伸至绝缘层120内，以露出顶层导电垫150a及底层导电垫150b的侧表面。此时，各个晶片区130之间的半导体基底110彼此分离，且绝缘层220仍覆盖半导体基底110的侧壁。

接着，可通过沉积制程、微影制程及蚀刻制程，在绝缘层220上形成图案化的重布线层230。重布线层230位于第二表面100b上，且顺应性延伸至开口210的侧壁及底部上。重布线层230经由开口210直接电性接触或间接电性连接至顶层导电垫150a及底层导电垫150b，并通过绝缘层220与半导体基底110电性隔离。因此，重布线层230与顶层导电垫150a(或底层导电垫150b)构成T型接触(T-contact)。

请参照图5C，在重布线层230及绝缘层220上形成保护层360，并在保护层360内形成开口，以露出位于绝缘层220上的重布线层230的一部分。接着，依序进行无电镀制程、微影制程及电镀制程，将第一导电结构240形成于保护层360的开口内。

类似于图3所示的步骤，在晶圆上依序进行无电镀制程、微影制程及电镀制程，以形成第二导电结构290，并对晶圆依序进行薄化制程及切割制程而形成晶片250，后续将具有第二导电结构290的晶片250贴附于保护层360上。在本实施例中，第一导电结构240及第二导电结构290皆为导电柱，然而在其他实施例中第一导电结构240及/或第二导电结构290也可为接合球。

接着，可通过类似或相同于图1E至1F所示的步骤完成图5D中的晶片封装体的制作，其中图5D是绘示出沿着图6中的剖线I-I’的剖面示意图。在本实施例中，某些第三导电结构350未重叠晶片250，且横向地位于第一导电结构240与第二导电结构290之间，其他第三导电结构350可直接设置于第二导电结构290上方，因而与第二导电结构290及晶片250重叠，且重布线层330夹设于第二导电结构290与第三导电结构350之间。可以理解的是，第一导电结构240、第二导电结构290及第三导电结构350的位置、数量及形状取决于设计需求而不限定于此。

具有感测功能的晶片封装体内的感测装置及导电垫通常位于晶片封装体的有源面。由于有源面上的感测装置需避免被遮蔽，且无法通过打线接合制程在有源面与相对的非有源面之间形成电性连接通路，因此具有感测功能的晶片封装体通常与其他集成电路晶片各自独立地设置于电路板上，再通过打线而彼此电性连接。

在本发明各个实施例中，晶片封装体主要包括感测装置140。第一导电结构240设置于感测装置140上，且电性连接感测装置140。包括集成电路装置260的晶片250及第二导电结构290设置于感测装置140上。第二导电结构290位于晶片250上且电性连接集成电路装置260及第一导电结构240。绝缘层310覆盖感测装置140及晶片250，且绝缘层310内具有孔洞320。第一导电结构240位于孔洞320的底部下方，且绝缘层310的顶表面与第二导电结构290的顶表面290s共平面。

在一实施例中，如图1F、3、5D所示，感测装置140位于基底100内，第一导电结构240及晶片250位于基底100上，且绝缘层310还覆盖基底100。重布线层230位于基底100与第一导电结构240之间且延伸至开口210内，以电性连接顶层导电垫150a及底层导电垫150b。因此，图1F、3、5D中的晶片封装体具有前照式影像感测装置。

在另一实施例中，如图4所示，承载基底370位于感测装置140与晶片250之间，第一导电结构240位于承载基底370上且绝缘层310还覆盖承载基底370。顶层导电垫150a及底层导电垫150b位于感测装置140与承载基底370之间，且开口310穿过承载基底370以露出顶层导电垫150a及底层导电垫150b。重布线层230位于承载基底370与第一导电结构240之间且延伸至开口210内，以电性连接顶层导电垫150a及底层导电垫150b。因此，图4中的晶片封装体具有背照式影像感测装置。

根据本发明的上述实施例，由于采用硅通孔电极或T型接触构成基底100的外部导电路径，因此晶片250可设置于基底100的第二表面100b上而避免遮蔽感测装置140，并可通过第一导电结构240及第二导电结构290将基底100及晶片250的信号或其他输出电路(例如，电源供应或接地)向外输出。因此，根据本发明各个实施例，不论前照式或背照式影像感测装置或其他感测装置，皆能够将感测装置及一个或一个以上的集成电路装置整合于同一晶片封装体内，且缩小后续接合的电路板的尺寸，进而能够进一步缩小具有感测功能的电子产品的尺寸。另外，采用晶圆级制程来制作晶片封装体，可大量生产晶片封装体，进而降低成本并节省制程时间。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。